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TWI668687B - 包含鐵電記憶體及用於存取鐵電記憶體之裝置與方法 - Google Patents

包含鐵電記憶體及用於存取鐵電記憶體之裝置與方法 Download PDF

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TWI668687B
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史考特 J 德奈
克里斯多福 J 川村
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美商美光科技公司
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Abstract

本發明揭示包含鐵電記憶體及用於存取鐵電記憶體之裝置及方法。一種實例性方法包含：增大一電容器之一第一單元極板之一電壓以改變該電容器之一第二單元極板、一第二數位線及一第二感測節點之電壓。該第二單元極板及該第二數位線之電壓經減小以改變該第一單元極板、一第一數位線及一第一感測節點之電壓。回應於該第一節點之電壓大於該第二節點而將該第一節點驅動至一第一電壓且將該第二節點驅動至一第二電壓。回應於該第一節點之電壓小於該第二節點而將該第一節點驅動至該第二電壓且將該第二節點驅動至該第一電壓。

Description

包含鐵電記憶體及用於存取鐵電記憶體之裝置與方法
記憶體器件廣泛用於儲存各種電子器件(諸如電腦、無線通信器件、攝影機、數位顯示器及其類似者)中之資訊。藉由程式化一記憶體器件之不同狀態來儲存資訊。例如，二進位器件具有通常由一邏輯「1」或一邏輯「0」指示之兩種狀態。在其他系統中，可儲存兩種以上狀態。為存取儲存資訊，電子器件可讀取或感測記憶體器件中之儲存狀態。為儲存資訊，電子器件可寫入或程式化記憶體器件中之狀態。 存在各種類型之記憶體器件，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體及其他。記憶體器件可為揮發性或非揮發性的。即使缺乏一外部電源，非揮發性記憶體(例如快閃記憶體)亦可長時間儲存資料。揮發性記憶體器件(例如DRAM)會隨時間損失其儲存資料，除非其由一外部電源週期性地再新。一二進位記憶體器件可(例如)包含一充電或放電電容器。然而，一充電電容器會隨時間透過洩漏電流來變成放電以導致儲存資訊損失。揮發性記憶體之特定特徵可提供諸如較快讀取或寫入速度之效能優點，而非揮發性記憶體之特徵(諸如在不週期性再新的情況下儲存資料的能力)可為有利的。 FeRAM可使用類似於揮發性記憶體之器件架構，但可歸因於將一鐵電電容器用作一儲存器件而具有非揮發性。因此，與其他非揮發性及揮發性記憶體器件相比，FeRAM器件可具有改良效能。然而，可期望改良FeRAM器件之操作。例如，可期望具有記憶體單元感測期間之改良雜訊電阻、更小型電路及減小佈局大小及用於操作FeRAM器件之改良時序。
本發明揭示包含鐵電記憶體及用於存取鐵電記憶體之裝置及方法。在本發明之一態樣中，一種實例性方法包含：增大一電容器之一第一單元極板之一電壓以改變該電容器之一第二單元極板、一第二數位線及一第二感測節點之電壓。該第二單元極板及該第二數位線之電壓經減小以改變該第一單元極板、一第一數位線及一第一感測節點之電壓。回應於該第一節點之電壓大於該第二節點而將該第一節點驅動至一第一電壓且將該第二節點驅動至一第二電壓。回應於該第一節點之電壓小於該第二節點而將該第一節點驅動至該第二電壓且將該第二節點驅動至該第一電壓。 在本發明之另一態樣中，一種實例性裝置包含第一數位線及第二數位線、一鐵電記憶體單元、第一字線及第二字線、一感測組件及第一驅動器及第二驅動器。該鐵電記憶體單元包含一鐵電電容器、一第一選擇組件及一第二選擇組件。該第一選擇組件耦合於該第一數位線與該鐵電電容器之一第一極板之間，且該第二選擇組件耦合於該第二數位線與該鐵電電容器之一第二極板之間。該第一字線耦合至該第一選擇組件之一閘極且該第二字線耦合至該第二選擇組件之一閘極。該感測組件包含透過一開關耦合至該第一數位線之一第一感測節點，且進一步包含透過一隔離開關耦合至該第二數位線之一第二感測節點。該感測組件經組態以鎖存該第一感測節點及該第二感測節點之電壓。該第一驅動器電路耦合至該第一數位線且經組態以在被啟動時提供一讀取電壓。該第二驅動器電路耦合至該第二數位線且經組態以在被啟動時提供一接地電壓。
相關申請案之交叉参考 本申請案主張2016年8月31日申請之美國臨時申請案第62/381,900號之申請權利。該申請案之全文以引用的方式併入本文中且用於全部目的。 下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟悉技術者將清楚，可在無此等特定細節之情況下實踐本發明之實施例。再者，本文中所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。 圖1繪示根據本發明之各種實施例之支援鐵電記憶體之一實例性記憶體陣列100。記憶體陣列100亦可指稱一電子記憶體裝置。記憶體陣列100包含可經程式化以儲存不同狀態之記憶體單元105。各狀態可表示不同邏輯值。例如，針對儲存兩種狀態之一記憶體，可將邏輯值指示為一邏輯0及一邏輯1。在一些情況中，記憶體單元105經組態以儲存兩種以上邏輯狀態。一記憶體單元105可包含用於儲存表示可程式化狀態之一電荷的一電容器。例如，一充電及未充電電容器可分別表示兩種邏輯狀態。 一鐵電記憶體單元可包含具有一鐵電材料作為介電材料之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。鐵電記憶體單元105可具有可導致相對於其他記憶體架構之改良效能的有益性質，例如，在無需週期性再新操作的情況下永久儲存邏輯狀態。 可藉由啟動或選擇適當存取線110及數位線115來對記憶體單元105執行諸如讀取及寫入之操作。存取線110亦可指稱字線110。啟動或選擇一字線110或一數位線115可包含：將一電壓施加於各自線。字線110及數位線115由導電材料製成。例如，字線110及數位線115可由金屬(諸如銅、鋁、金、鎢等等)、金屬合金、摻雜半導體、其他導電材料或其類似者製成。根據圖1之實例，各列記憶體單元105耦合至字線110 WL-CT及WL-CB，且各行記憶體單元105耦合至數位線115 BL-CT及BL-CB。可藉由啟動各自字線110及數位線115 (例如，將一電壓施加於字線110或數位線115)來存取其等相交點處之一記憶體單元105。存取記憶體單元105可包含：讀取或寫入記憶體單元105。字線110及數位線115之相交點可指稱一記憶體單元之一位址。 在一些架構中，一單元之邏輯儲存器件(例如一電容器)可藉由選擇組件來與數位線電隔離。一字線110可耦合至且可控制一各自選擇組件。例如，選擇組件可為一電晶體且字線110可耦合至該電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與對應數位線115之間的一電耦合或閉合電路。接著，數位線可經存取以讀取或寫入記憶體單元105。 可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。在一些實例中，一列解碼器120自記憶體控制器140接收一列位址且基於所接收之列位址來啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包含多個字線110及多個數位線115。因此，可藉由啟動字線110 WL-CT及WL-CB及數位線115 BL-CT及BL-CB來存取其等相交點處之記憶體單元105。 在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至對應數位線115上。使鐵電電容器放電可基於加偏壓於或將一電壓施加於鐵電電容器。放電可引起數位線115之一電壓變化，感測組件125可比較該電壓與一參考電壓(圖中未展示)以判定記憶體單元105之儲存狀態。例如，若一數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之儲存狀態係一邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以偵測(例如，比較)及放大信號之一差異，其可包含鎖存放大差異。可對各對數位線BL-CT及BL-CB提供一單獨感測組件125。接著，記憶體單元105之偵測邏輯狀態可透過行解碼器130輸出為輸出135。 可藉由啟動相關字線110及數位線115來程式化或寫入一記憶體單元105。如上文所討論，啟動字線110使對應記憶體單元列105電耦合至其等各自數位線115。可藉由在啟動字線110時控制相關數位線115來寫入一記憶體單元105，例如，可將一邏輯值儲存於記憶體單元105中。行解碼器130可接受待寫入記憶體單元105之資料，例如輸入135。可藉由橫跨鐵電電容器施加一電壓來寫入一鐵電記憶體單元105。下文將更詳細討論此程序。 在一些記憶體架構中，存取記憶體單元105會降級或破壞已儲存之邏輯狀態，且可執行重寫(例如，恢復)操作以使原始邏輯狀態返回至記憶體單元105。例如，可在一感測操作期間使電容器部分或完全放電以損壞已儲存之邏輯狀態。因此，可在一感測操作之後重寫邏輯狀態。另外，啟動字線110可導致列中之全部記憶體單元放電。因此，需要重寫列中之若干或全部記憶體單元105。 記憶體控制器140可透過各種組件(諸如列解碼器120、行解碼器130及感測組件125)來控制記憶體單元105之操作(例如讀取、寫入、重寫等等)。記憶體控制器140可產生列及行位址信號以啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制記憶體陣列100之操作期間所使用之各種電壓電位。一般而言，本文中所討論之一施加電壓之量值、形狀或持續時間可經調整或變動且可因用於操作記憶體陣列100之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105。例如，可在一重設操作(其中將全部記憶體單元105或記憶體單元105之一群組設定成一單一邏輯狀態)期間同時存取記憶體陣列100之多個或全部單元。 圖2A繪示根據本發明之一實施例之包含一行記憶體單元之一實例性電路200。圖2A繪示根據本發明之各種實施例之包含記憶體單元105之一實例性電路200。電路200包含記憶體單元105 MC(0)至105 MC(n)，其中「n」取決於陣列大小。電路200進一步包含字線WL-CT(0)至WL-CT(n)及WL-CB(0)至WL-CB(n)、數位線BL-CT及BL-CB及感測組件125。字線、數位線及感測組件可分別為記憶體單元105、字線110、數位線115及感測組件125之實例，如參考圖1所描述。儘管圖2A中展示1行及n列記憶體單元105，但一記憶體陣列可包含多行及多列記憶體單元作為所展示之記憶體單元。 記憶體單元105可包含一邏輯儲存組件，諸如具有一第一極板(單元頂部230)及一第二極板(單元底部215)之電容器205。單元頂部230及單元底部215可透過定位於其等之間的一鐵電材料來電容耦合。可在不改變記憶體單元105之操作的情況下翻轉單元頂部230及單元底部215之定向。記憶體單元105可進一步包含選擇組件220及224。選擇組件220及224可為電晶體，例如n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及一個電容器(例如2T1C)。 電路200亦包含隔離開關231及參考開關233。將一參考信號VBLREF提供至參考開關233。隔離開關231及參考開關233耦合至感測組件125之一感測節點A。隔離開關231之啟動由一信號ISO控制且參考開關233之啟動由一信號ISOREF控制。在一些實施例中，參考開關233不包含於電路200中，例如在其中電路200自身提供用於判定由一記憶體單元105儲存之邏輯值之參考電壓的實施例中。在此等實施例中，無需將一單獨參考電壓(例如VBLREF參考信號之電壓VREF)提供至感測組件125。電路200亦包含開關235及驅動器電路237及239。在一些實例中，隔離開關231、參考開關233及開關235可為可藉由施加等於或大於其臨限電壓之一電壓來啟動之電晶體，例如n型場效電晶體。開關235之啟動由一信號RESTORE控制。驅動器電路237在被啟動時提供一VREAD電壓且驅動器電路239在被啟動時提供一接地電壓(GND)。 記憶體單元105可透過數位線BL-CT及數位線BL-CB與感測組件125電子通信。開關235可串聯耦合於感測組件125與數位線BL-CT及驅動器電路237之間。開關235使感測組件125與記憶體單元105及驅動器電路237電耦合或隔離。在圖2A之實例中，可經由數位線BL-CT存取單元頂部230且可經由數位線BL-CB存取單元底部。如上文所描述，可藉由使電容器205充電或放電來儲存各種狀態。 可藉由操作電路200中所表示之各種元件來讀取或感測電容器205之儲存狀態。電容器205可與數位線BL-CB及BL-CT電子通信。例如，可在停用選擇組件220及224時使電容器205與數位線BL-CB及BL-CT隔離，及可在啟動選擇組件220及224時將電容器205耦合至數位線BL-CB及BL-CT。啟動選擇組件220及224可指稱選擇記憶體單元105。在一些情況中，選擇組件220及224係電晶體且藉由將電壓施加於電晶體閘極來控制操作，其中電壓量值大於電晶體之臨限電壓。字線WL-CB可啟動選擇組件220且字線WL-CT可啟動選擇組件224。例如，將施加於字線WL-CB之一電壓施加於選擇組件220之電晶體閘極且將施加於字線WL-CT之一電壓施加於選擇組件224之電晶體閘極。因此，各自電容器205分別耦合至數位線BL-CB及BL-CT。當停用字線WL-CB及WL-CT兩者時，可將記憶體單元105視為處於儲存模式中。當啟動字線WL-CB及WL-CT兩者且數位線BL-CB及BL-CT之電壓相同時，亦可將記憶體單元105視為處於儲存模式中。 字線WL-CB(0)至WL-CB(n)及WL-CT(0)至WL-CT(n)分別與記憶體單元105 MC(0)至105 MC(n)之選擇組件220及224電子通信。因此，啟動一各自記憶體單元105之字線WL-CB及WL-CT可使記憶體單元105啟動。例如，啟動WL-CB(0)及WL-CT(0)使記憶體單元MC(0)啟動，啟動WL-CB(1)及WL-CT(1)使記憶體單元MC(1)啟動，等等。在一些實例中，選擇組件220及224之位置可經交換使得選擇組件220耦合於數位線BL-CT與單元頂部230之間且選擇組件224耦合於數位線BL-CB與單元底部215之間。 歸因於電容器205之極板之間的鐵電材料且如下文將更詳細討論，電容器205可在耦合至數位線BL-CB及BL-CT之後不放電。為感測由鐵電電容器205儲存之邏輯狀態，字線WL-CB及WL-CT可經加偏壓以選擇一各自記憶體單元105，且可由(例如)驅動器電路237將一電壓施加於數位線BL-CT。可在啟動選擇組件224之前或其之後施加數位線BL-CT偏壓。加偏壓於數位線BL-CT可導致橫跨電容器205之一電壓差，其可產生電容器205上之一儲存電荷變化。同樣地，加偏壓於數位線BL-CB亦可導致橫跨電容器205之一電壓差，其可產生電容器205上之一儲存電荷變化。儲存電荷變化之幅度可取決於各電容器205之初始狀態，例如，初始狀態是否儲存一邏輯1或一邏輯0。當由字線WL-CB啟動選擇組件220時，歸因於加偏壓於數位線BL-CT之儲存電荷變化可基於儲存於電容器205上之電荷來引起數位線BL-CB之一電壓變化。類似地，當由字線WL-CT啟動選擇組件224時，歸因於加偏壓於數位線BL-CB之儲存電荷變化可基於儲存於電容器205上之電荷來引起數位線BL-CT之一電壓變化。當分別啟動隔離開關231及開關235時，數位線BL-CB或BL-CT之電壓變化可引起感測節點A及B上之一變化。可由感測組件125比較數位線BL-CB或數位線BL-CT之所得電壓與一參考電壓以判定由各記憶體單元105之儲存狀態表示之邏輯值。在一些實施例中，可由感測組件125比較數位線BL-CB或數位線BL-CT之所得電壓與為一恆定電壓之一參考電壓(例如VBLREF信號之一VREF電壓)。在其他實施例中，可由感測組件125比較數位線BL-CB或數位線BL-CT之所得電壓與一自備參考電壓(例如由在一存取操作期間加偏壓於數位線BL-CB及BL-CT所致之一參考電壓)。 感測組件125可包含用於偵測及放大信號之一差異(其可包含鎖存放大差異)的各種電晶體或放大器。感測組件125可包含接收及比較其感測節點(例如感測節點A或B)之任一者之電壓與參考信號VBLREF之電壓(其可為一參考電壓)的一感測放大器。在一些實施例中，可比較任一感測節點之電壓與一自備參考電壓。例如，當感測節點A耦合至數位線BL-CB時且當感測節點B耦合至數位線BL-CT時，感測節點A及B之電壓可分別受數位線BL-CB及BL-CT之電壓影響。可基於比較來將感測放大器輸出(例如感測節點)驅動至較高供應電壓(例如一正供應電壓)或較低供應電壓(例如負供應電壓或接地)且可將另一感測節點驅動至互補電壓(例如，正供應電壓與負電壓或接地電壓互補，及負電壓或接地電壓與正供應電壓互補)。例如，若感測節點B具有高於參考信號VBLREF之一電壓或高於一自備參考電壓之一電壓，則感測放大器可將感測節點B驅動至一正供應電壓且將感測節點A驅動至一負電壓或接地電壓。感測組件125可鎖存感測放大器之狀態(例如感測節點A及/或感測節點B之電壓及/或數位線BL-CB及/或BL-CT之電壓)，其可用於判定記憶體單元105之儲存狀態及邏輯值(例如邏輯1)。替代地，若感測節點B具有低於參考信號VBLREF之一電壓或低於一自備參考電壓之電壓，則感測放大器可將感測節點B驅動至一負電壓或接地電壓且將感測節點A驅動至一正供應電壓。感測組件125亦可鎖存感測放大器狀態以判定記憶體單元105之儲存狀態及邏輯值(例如邏輯0)。儲存狀態可表示記憶體單元105之一邏輯值，該邏輯值接著可(例如)透過行解碼器130輸出為輸出135，參考圖1。在其中感測組件125亦將數位線BL-CB及BL-CT驅動至互補電壓的實施例中，可將互補電壓施加於記憶體單元105以恢復原始資料狀態讀取。因為資料被恢復，所以無需一單獨恢復操作。 如先前所描述，字線WL-CB及WL-CT及選擇組件220及224提供電容器205之單元底部215及單元頂部230之獨立控制以因此無需一共用單元極板，通常如同習知鐵電記憶體。因此，單元不易受干擾機制(例如與單元極板相關之型樣雜訊)影響。另外，無需共用單元極板設計所需之單元極板驅動器電路，此可減小電路大小。可將複數行記憶體單元之數位線驅動至彼此獨立之電壓。例如，可將一第一行記憶體單元之數位線BL-CT (透過一選擇組件耦合至單元頂部(其與單元底部對置)之數位線)驅動至獨立於一第二行記憶體單元之數位線BL-CT驅動至之電壓的一電壓。 圖2B繪示根據本發明之一實施例之一感測組件125。感測組件125包含p型場效電晶體252及256及n型場效電晶體262及266。電晶體252及電晶體262之閘極耦合至感測節點A。電晶體256及電晶體266之閘極耦合至感測節點B。電晶體252及256及電晶體262及266表示一感測放大器。一p型場效電晶體258經組態以耦合至一電源供應器(例如VREAD電壓電源供應器)且耦合至電晶體252及256之一共同節點。電晶體258由一作用中PSA信號(例如作用中低邏輯)啟動。一n型場效電晶體268經組態以耦合至一感測放大器參考電壓(例如接地)且耦合至電晶體262及266之一共同節點。電晶體268由一作用中NSA信號(例如作用中高邏輯)啟動。圖2B中亦展示耦合至感測節點A之參考開關233。將一參考信號VBLREF提供至參考開關233。參考開關233之啟動由一信號ISOREF控制。如先前所描述，在一些實施例中，參考開關233不包含於電路200中，諸如在其中電路200自身提供用於判定由一記憶體單元105儲存之邏輯值之參考電壓的實施例中。在此等實施例中，無需將一單獨參考電壓(例如VBLREF參考信號之電壓VREF)提供至感測組件125。 在操作中，藉由啟動PSA及NSA信號來啟動感測放大器以將感測放大器耦合至電源供應器之電壓及感測放大器參考電壓。當啟動感測放大器時，感測放大器比較感測節點A及B之電壓且藉由將感測節點A及B驅動至互補電壓位準(例如，將感測節點A驅動至VREAD且將感測節點B驅動至接地，或將感測節點A驅動至接地且將感測節點B驅動至VREAD)來放大一電壓差。當已將感測節點A及B驅動至互補電壓位準時，感測節點A及B之電壓由感測放大器鎖存且保持鎖存，直至停用感測放大器。 參考圖2A，為寫入記憶體單元105，可橫跨電容器205施加一電壓。可使用各種方法。在一些實例中，可分別透過字線WL-CB及WL-CT啟動選擇組件220及224以將電容器205電耦合至數位線BL-CB及BL-CT。針對一鐵電電容器205，可藉由控制單元頂部230 (透過數位線BL-CT)及單元底部215 (透過數位線BL-CB)之電壓以橫跨電容器205施加一正電壓或負電壓來橫跨電容器205施加一電壓。 在一些實例中，可在感測之後執行一恢復操作。如先前所討論，感測操作會降級或破壞記憶體單元105之原始儲存狀態。在感測之後，可將狀態回寫至記憶體單元105。例如，感測組件125可判定記憶體單元105之儲存狀態且接著可(例如)透過隔離開關231及開關235回寫相同狀態。 鐵電材料具有非線性極化性質。圖3A及圖3B以磁滯曲線300-a (圖3A)及300-b (圖3B)繪示根據本發明之各種實施例之鐵電記憶體之一記憶體單元之非線性電性質之實例。磁滯曲線300-a及300-b分別繪示一實例性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如圖2A之電容器205)上之電荷Q。 一鐵電材料之特徵為一自發電極化，例如，其在缺乏一電場的情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鋯鈦酸鉛(PZT)及鉭酸鍶鉍(SBT)。本文中所描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一淨電荷且透過電容器端子吸引相反電荷。因此，將電荷儲存於鐵電材料及電容器端子之界面處。由於可在缺乏一外部施加電場的情況下相對較長時間(甚至無限期地)維持電極化，所以可相較於(例如)揮發性記憶體陣列中所採用之電容器而顯著減少電荷洩漏。此可減少執行再新操作之需要，如上文針對一些揮發性記憶體架構所描述。 可自一電容器之一單一端子觀點瞭解磁滯曲線300。舉例而言，若鐵電材料具有一負極化，則正電荷累積於端子處。同樣地，若鐵電材料具有一正極化，則負電荷累積於端子處。另外，應瞭解，磁滯曲線300中之電壓表示橫跨電容器之一電壓差且具方向性。例如，可藉由將一正電壓施加於所考量之端子(例如一單元頂部230)且使第二端子(例如一單元底部215)維持接地(或約0伏特(0 V))來實現一正電壓。可藉由使所考量之端子維持接地且將一正電壓施加於第二端子來施加一負電壓，例如，可施加正電壓以使所考量之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加於適當電容器端子以產生磁滯曲線300中所展示之電壓差。 如磁滯曲線300-a中所描繪，鐵電材料可維持具有一0電壓差之一正極化或負極化以導致兩種可行充當狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，可在不失理解的情況下顛倒各自電荷狀態之邏輯值。 可藉由控制鐵電材料之電極化且因此控制電容器端子上之電荷(藉由施加電壓)來將一邏輯0或1寫入記憶體單元。例如，橫跨電容器施加一淨正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315之後，電荷狀態305-a跟隨路徑320變化，直至其在0電壓電位處達到電荷狀態305。類似地，藉由施加一淨負電壓325來寫入電荷狀態310，其導致電荷狀態310-a。在移除負電壓325之後，電荷狀態310-a跟隨路徑330變化，直至其在0電壓處達到電荷狀態310。電荷狀態305及310亦可指稱剩餘極化(Pr)值，其係在移除外部偏壓(例如電壓)之後留下之極化(或電荷)。 為讀取或感測鐵電電容器之儲存狀態，可橫跨電容器施加一電壓。作為回應，儲存電荷Q改變且變化程度取決於最初電荷狀態，因此，最終儲存電荷(Q)取決於最初是否儲存電荷狀態305-b或310-b。例如，磁滯曲線300-b繪示兩種可行之儲存電荷狀態305-b及310-b。可橫跨電容器施加電壓335，如先前所討論。儘管已將電壓335描繪為一正電壓，但電壓335可為負的。回應於電壓335，電荷狀態305-b可跟隨路徑340變化。同樣地，若最初儲存電荷狀態310-b，則其跟隨路徑345變化。電荷狀態305-c及電荷狀態310-c之最終位置取決於包含特定感測方案及電路之諸多因數。 在一些情況中，最終電荷可取決於耦合至記憶體單元之數位線之本質電容。例如，若電容器電耦合至數位線且施加電壓335，則數位線之電壓可歸因於本質電容而升高。因此，一感測組件處所量測之一電壓可不等於電壓335，而是可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析來判定。可相對於數位線電容來界定電荷狀態305-c及310-c。因此，電容器之電壓(電壓350或電壓355)可為不同的且可取決於電容器之最初狀態。 可藉由比較數位線電壓與一參考電壓來判定電容器之最初狀態。數位線電壓可為電壓335與橫跨電容器之最終電壓(電壓350或電壓355)之間的差(例如電壓335-電壓350)或(例如電壓335-電壓355)。一參考電壓可經產生使得其振幅介於兩個可行數位線電壓之間以判定所儲存之邏輯狀態，例如，數位線電壓是否高於或低於參考電壓。例如，參考電壓可為兩個數量(電壓335-電壓350)及(電壓335-電壓355)之一平均值。在另一實例中，可藉由以下操作來提供參考電壓：隔離一感測組件之第一感測節點上之一電壓，接著透過一數位線引起感測組件之一第二感測節點上之一電壓變化，且比較第二感測節點之所得電壓與第一感測節點之隔離電壓。在由感測組件比較之後，可判定所感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之儲存邏輯值(例如一邏輯0或1)。 圖4A至圖4E係根據本發明之一實施例之一讀取操作期間之各種信號之時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖4A至圖4E。圖4A至圖4E之實例性讀取操作可相對於用於判定一記憶體單元之儲存狀態(及對應邏輯值)之一參考電壓提供增大電壓容限。 在時間T0之前，透過一經啟動之隔離開關231將數位線BL-CB耦合至感測組件125之感測節點A。停用開關235，使得數位線BL-CT之電壓及感測節點B之電壓彼此獨立。使數位線BL-CB及感測節點A及數位線BL-CT及感測節點B全部預充電至諸如接地之一電壓。在時間T0處，啟動字線WL-CB以啟動選擇組件220來將單元底部215耦合至數位線BL-CB。在時間T1處，啟用驅動器電路237以將一電壓VREAD驅動至數位線BL-CT上。在時間T2處，啟動字線WL-CT以啟動選擇組件224來將單元頂部230耦合至數位線BL-CT (圖4A)。 透過經啟動之選擇組件224將電壓VREAD施加於單元頂部230以引起單元底部215處之一電壓變化。如先前所討論，單元底部215處所引起之電壓變化之幅度係至少部分基於由電容器205最初儲存之電荷狀態。自一初始電壓至一增大電壓之單元底部215處之電壓變化亦引起數位線BL-CB及感測節點A之電壓改變。當初始電荷狀態表示一邏輯1時，感測節點A (圖4C中之SENSEA-1)及數位線BL-CB (圖4B中之BL-CB-1)自接地(例如初始電壓)變成一第一電壓(例如增大電壓)(圖4C)。當初始電荷狀態表示一邏輯0時，感測節點A (圖4E中之SENSEA-0)及數位線BL-CB (圖4B中之BL-CB-0)自接地(例如初始電壓)變成一第二電壓(例如增大電壓)。在圖4A至圖4E所展示之實例中，第一電壓大於第二電壓。 在時間T2處，開關235仍不在作用中，因此，無法透過一作用開關235耦合數位線BL-CT及感測節點B。然而，在時間T2處透過數位線BL-CT及經啟動之選擇組件224將電壓VREAD耦合至單元頂部230亦引起感測節點B之電壓改變。當初始電荷狀態表示一邏輯1時，感測節點B (圖4C中之SENSEB-1)自接地變成一第三電壓。當初始電荷狀態表示一邏輯0時，感測節點B (圖4D中之SENSEB-0)自接地變成一第四電壓。在圖4所展示之實例中，第三電壓大於第四電壓，且第三電壓及第四電壓兩者小於第二電壓。感測節點A、感測節點B及數位線BL-CB之電壓在時間T2與T3之間發展。 在時間T3處，停用隔離開關231，使得感測節點A與數位線BL-CB隔離(圖5A)且開關235由信號RESTORE啟動以使電壓傳導於感測節點B與數位線BL-CT之間。接著，啟動參考開關233以將一參考信號VBLREF之一電壓VREF提供至感測節點A。參考信號VBLREF之電壓VREF係一恆定(例如，固定)電壓。因此，感測節點A之電壓藉由參考信號VBLREF來自第一電壓或第二電壓變成電壓VREF (圖4C及圖4E)。透過經啟動之開關235將感測節點B耦合至數位線BL-CT，其引起感測節點B之電壓自第三電壓或第四電壓變成電壓VREAD (其係數位線BL-CT之電壓)(圖4C及圖4E)。 在時間T4處，啟用驅動器電路239以將數位線BL-CB驅動至接地，其引起單元底部215亦變成接地。數位線BL-CB之電壓可自第一電壓(歸因於對應於邏輯1之電容器205之初始電荷狀態)變成接地(圖4B)或自第二電壓(歸因於對應於邏輯0之電容器205之初始電荷狀態)變成接地(圖4D)。自第一電壓至接地之電壓變化大於自第二電壓至接地之電壓變化。 橫跨電容器205耦合歸因於將數位線BL-CB驅動至接地之單元底部215之電壓變化以引起單元頂部230之一電壓變化。當感測節點B透過經啟動之選擇組件224、數位線BL-CT及經啟動之開關235耦合至單元頂部230時，電壓變化亦引起感測節點B之電壓改變。感測節點B之電壓變化將取決於數位線BL-CB之電壓變化。例如，當數位線BL-CB之電壓變化係自第一電壓至接地時，感測節點B之電壓自VREAD電壓變成一第五電壓(圖4C)，該第五電壓小於施加於感測節點A之VBLREF信號之電壓VREF。當數位線BL-CB之電壓變化係自第二電壓至接地時，感測節點B之電壓自VREAD電壓變成一第六電壓(SENSEB-0)，該第六電壓大於施加於感測節點A之VBLREF信號之電壓VREF。 在時間T5之前，由信號RESTORE停用開關235以使感測節點B與數位線BL-CT隔離。在時間T5處，啟動感測組件125且啟動隔離開關231以將感測節點A耦合至數位線BL-CB。亦在時間T5處或在其後不久，啟動開關235以將感測節點B耦合至數位線BL-CT。當啟動感測組件125時，偵測及放大感測節點A與感測節點B之間的一電壓差以將感測節點驅動至互補電壓(例如VREAD及接地)。同樣地，由感測組件125透過經啟動之隔離開關231及經啟動之開關235將數位線BL-CB及BL-CT驅動至互補電壓。例如，當感測節點B之電壓小於感測節點A之電壓VREF (例如，感測節點B處於第五電壓(圖4C中之SENSEB-1))時，經啟動之感測組件125將感測節點B (及數位線BL-CT)驅動至接地且將感測節點A (及數位線BL-CB)驅動至電壓VREAD。相比而言，當感測節點B之電壓大於感測節點A之VREF電壓(例如，感測節點B處於第六電壓(圖4E中之SENSEB-0))時，經啟動之感測組件125將感測節點B (及數位線BL-CT)驅動至電壓VREAD且將感測節點A (及數位線BL-CB)驅動至接地(圖4E)。在將感測節點A及感測節點B驅動至互補電壓之後，由感測組件125鎖存感測節點A及感測節點B之電壓。感測節點A及B之鎖存電壓表示一對應邏輯值，其可(例如)透過行解碼器130輸出為輸出135 (圖1)。 亦在時間T5處或在時間T5之後，啟動隔離開關231以將感測節點A耦合至數位線BL-CB (圖4A)。透過經啟動之開關235將感測節點B耦合至數位線BL-CT。因此，由感測組件125將感測節點A及B驅動至互補電壓亦使數位線BL-CB及BL-CT驅動至對應互補電壓。類似地，驅動數位線BL-CB及BL-CT亦使單元底部215及單元頂部230驅動至互補電壓。 例如，將感測節點B驅動至接地且將感測節點A驅動至電壓VREAD (圖4C)亦使數位線BL-CT及單元頂部230驅動至接地且使數位線BL-CB及單元底部215驅動至電壓VREAD (圖4B)。將感測節點B驅動至電壓VREAD且將感測節點A驅動至接地(圖4E)亦使數位線BL-CT及單元頂部230驅動至電壓VREAD且使數位線BL-CB及單元底部215驅動至接地(圖4D)。將單元頂部230及單元底部215驅動至互補電壓確保：讀取操作不會因恢復電容器205之原始電荷狀態而改變或降級電容器205之原始電荷狀態。 在時間T6處，停用感測組件125且將感測節點A及B及數位線BL-CB及BL-CT之電壓驅動至接地。在時間T7處，停用字線WL-CB及WL-CT (圖4A)以停用選擇組件220及224來使電容器205分別與數位線BL-CB及BL-CT隔離而完成讀取操作。 圖5A至圖5E係根據本發明之一實施例之一讀取操作期間之各種信號之時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖5A至圖5E。如下文將更詳細描述，圖5A至圖5E之讀取操作依賴用於判定由一記憶體單元儲存之邏輯值的自備參考電壓。因此，圖5A至圖5E之實例性讀取操作中無需用於此目的之一單獨參考電壓，其可降低電路複雜性且提高電路密度。例如，自備(例如，本端產生)參考電壓可允許自感測組件消除兩個電晶體，且可允許消除參考放大器及一參考分佈網路。另外，自備參考電壓可為有益的，此係因為鐵電記憶體單元經受循環、壓印及溫度變動敏感度以影響相對於一恆定參考電壓之一感測窗。 在時間T0之前，透過一作用隔離開關231將數位線BL-CB耦合至感測組件125之感測節點A。將數位線BL-CB及感測節點A及數位線BL-CT及感測節點B全部預充電至諸如接地之一參考電壓。在時間T0處，啟動字線WL-CB以啟動選擇組件220來將數位線BL-CB耦合至單元底部215。在時間T1處，啟用驅動器電路237以將一電壓VREAD驅動至數位線BL-CT上。在時間T2處，啟動字線WL-CT以啟動選擇組件224來將數位線BL-CT耦合至單元頂部230 (圖5A)。 透過經啟動之選擇組件224將電壓VREAD施加於單元頂部230以引起單元底部215處之一電壓變化。如先前所討論，單元底部215處所引起之電壓變化之幅度係至少部分基於由電容器205最初儲存之電荷狀態。單元底部215處之電壓變化亦引起數位線BL-CB及感測節點A之電壓改變。當初始電荷狀態表示一邏輯1時，感測節點A (圖5C中之SENSEA-1)及數位線BL-CB (圖5B中之BL-CB-1)自接地變成一第一電壓。當初始電荷狀態表示一邏輯0時，感測節點A (圖5E中之SENSEA-0)及數位線BL-CB (圖5D中之BL-CB-0)自接地變成一第二電壓。在圖5B至圖5E所展示之實例中，第一電壓大於第二電壓。 在時間T2處，開關235仍不在作用中，因此，無法透過一作用開關235耦合數位線BL-CT及感測節點B。然而，在時間T2處透過數位線BL-CT及經啟動之選擇組件224將電壓VREAD耦合至單元頂部230亦引起感測節點B之電壓改變。當初始電荷狀態表示一邏輯1時，感測節點B (圖5C中之SENSEB-1)自接地變成一第三電壓。當初始電荷狀態表示一邏輯0時，感測節點B (圖5D中之SENSEB-0)自接地變成一第四電壓。在圖5所展示之實例中，第三電壓大於第四電壓，且第三電壓及第四電壓兩者小於第二電壓。感測節點A、感測節點B及數位線BL-CB之電壓在時間T2與T3之間發展。 在時間T3處，停用隔離開關231，使得感測節點A與數位線BL-CB隔離(圖5A中)且開關235由信號RESTORE啟動以使電壓傳導於感測節點B與數位線BL-CT之間。因此，感測節點A之電壓可在不改變數位線BL-CB之電壓的情況下改變，且反之亦然。當啟動開關235以將感測節點B耦合至數位線BL-CT時，感測節點B之電壓自第三電壓或第四電壓變成電壓VREAD (其係數位線BL-CT之電壓)(圖5C及圖5E)。當停用隔離開關231時，數位線BL-CB保持於第一電壓或第二電壓處且感測節點A相對於第一電壓或第二電壓增大(圖5C及圖5E)。 在時間T4處，啟用驅動器電路239以將數位線BL-CB驅動至接地，其引起單元底部215亦變成接地。數位線BL-CB之電壓可自第一電壓(歸因於對應於邏輯1之電容器205之初始電荷狀態)變成接地(圖5B)或自第二電壓(歸因於對應於邏輯0之電容器205之初始電荷狀態)變成接地(圖5D)。自第一電壓至接地之電壓變化大於自第二電壓至接地之電壓變化。數位線BL-CB之電壓變化亦引起感測節點A之電壓改變。當感測節點A處於相對於第一電壓增大之一電壓時，感測節點A之電壓(圖5C中之SENSEA-1)歸因於將數位線BL-CB驅動至接地而變成一第五電壓。當感測節點A處於相對於第二電壓增大之一電壓時，感測節點A之電壓(圖5E中之SENSEA-0)歸因於將數位線BL-CB驅動至接地而變成一第六電壓。 橫跨電容器205耦合歸因於將數位線BL-CB驅動至接地之單元底部215之電壓變化以引起單元頂部230之一電壓變化。當感測節點B透過經啟動之選擇組件224、數位線BL-CT及經啟動之開關235耦合至單元頂部230時，電壓變化亦引起感測節點B之電壓改變。感測節點B之電壓變化將取決於數位線BL-CB之電壓變化。例如，當數位線BL-CB之電壓變化係自第一電壓至接地時，感測節點B之電壓自VREAD電壓變成一第七電壓(圖5C中之SENSEB-1)，該第七電壓小於感測節點A之第五電壓(圖5C中之SENSEA-1)。當數位線BL-CB之電壓變化係自第二電壓至接地時，感測節點B之電壓自VREAD電壓變成一第八電壓(圖5E中之SENSEB-0)，該第八電壓大於感測節點A之第六電壓(圖5E中之SENSEA-0)。 在時間T5之前，由信號RESTORE停用開關235以使感測節點B與數位線BL-CT隔離。在時間T5處，啟動感測組件125，且偵測及放大感測節點A與感測節點B之間的一電壓差以將感測節點驅動至互補電壓(例如VREAD及接地)。感測節點A處之電壓表示與感測節點B處之電壓比較的一參考電壓。感測節點A處之參考電壓係自備的且係基於由在時間T1處通過數位線BL-CT將單元頂部230驅動至電壓VREAD所致之單元底部215之電壓。當感測節點B之電壓小於感測節點A之電壓(例如，感測節點B處於第七電壓(圖5C中之SENSEB-1)且感測節點A處於第五電壓(圖5C中之SENSEA-1))時，經啟動之感測組件125將感測節點B驅動至接地且將感測節點A驅動至電壓VREAD。相比而言，當感測節點B之電壓大於感測節點A之電壓(例如，感測節點B處於第八電壓(圖5E中之SENSEB-0)且感測節點A處於第六電壓(圖5E中之SENSEA-0))時，經啟動之感測組件125將感測節點B驅動至電壓VREAD且將感測節點A驅動至接地。在將感測節點A及感測節點B驅動至互補電壓之後，由感測組件125鎖存感測節點A及感測節點B之電壓。感測節點A及B之鎖存電壓表示一對應邏輯值，其可(例如)透過行解碼器130輸出為輸出135 (圖1)。 亦在時間T5處或在時間T5之後，啟動隔離開關231以將感測節點A耦合至數位線BL-CB且啟動開關235以將感測節點B耦合至數位線BL-CT (圖5A)。透過經啟動之開關235將感測節點B耦合至數位線BL-CT。因此，由感測組件125將感測節點A及B驅動至互補電壓亦使數位線BL-CB及BL-CT驅動至對應互補電壓。類似地，驅動數位線BL-CB及BL-CT亦使單元底部215及單元頂部230驅動至互補電壓。 例如，將感測節點B驅動至接地且將感測節點A驅動至電壓VREAD (圖5C)亦使數位線BL-CT及單元頂部230驅動至接地且使數位線BL-CB及單元底部215驅動至電壓VREAD (圖5B)。將感測節點B驅動至電壓VREAD且將感測節點A驅動至接地(圖5E)亦使數位線BL-CT及單元頂部230驅動至電壓VREAD且使數位線BL-CB及單元底部215驅動至接地(圖5D)。將單元頂部230及單元底部215驅動至互補電壓確保：讀取操作不會因恢復電容器205之原始電荷狀態而改變或降級電容器205之原始電荷狀態。 在時間T6處，停用感測組件125且將感測節點A及B及數位線BL-CB及BL-CT之電壓驅動至接地。在時間T7處，停用字線WL-CB及WL-CT (圖5A)以停用選擇組件220及224來使電容器205分別與數位線BL-CB及BL-CT隔離而完成讀取操作。 所揭示之讀取操作之實施例(例如參考圖4A至圖4E及圖5A至圖5E所描述之讀取操作)可增大用於讀取鐵電記憶體單元之一感測窗，且避免在讀取操作期間耗費額外功率來將一電容器極板提升至一較高電壓。相比而言，最初驅動一電容器極板(例如，驅動至VREAD電壓)所耗費之功率可經再利用以增大感測窗。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖6。在圖6之實例性寫入操作中，將一邏輯「0」寫入當前儲存一邏輯「1」之一記憶體單元105。 在時間TA之前，啟動字線WL-CB及WL-CT以分別啟動選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CT耦合至電容器205之單元頂部230。數位線BL-CB之電壓處於表示當前儲存邏輯「1」之VREAD電壓且數位線BL-CT之電壓處於一參考電壓(例如接地)。亦在時間TA之前，數位線BL-CB透過經啟動之隔離開關231耦合至感測組件125之感測節點A，且數位線BL-CT透過經啟動之開關235耦合至感測組件125之感測節點B。因此，在時間TA之前，感測節點A及B分別耦合至單元底部215及單元頂部230。 在時間TA處，耦合至感測節點A及B之一寫入放大器(圖中未展示)將感測節點A自VREAD電壓驅動至接地且將感測節點B自接地驅動至VREAD電壓。感測節點A及B之電壓由感測組件125鎖存。當感測節點A及B由寫入放大器驅動時，數位線BL-CB之電壓變成接地且數位線BL-CT之電壓變成VREAD電壓。感測節點A及數位線BL-CB之接地電壓表示寫入電容器205之邏輯「0」。分別透過經啟動之選擇組件220及224將數位線BL-CB之接地電壓及數位線BL-CT之VREAD電壓施加於單元底部215及單元頂部230。因此，電容器205變成在一相反極化中極化以將儲存狀態資料自表示一邏輯「1」變成一邏輯「0」。 至時間TB時，感測節點A及B處之電壓已由感測組件125鎖存且感測節點A及B之電壓不再由寫入放大器驅動。在時間TB處，停用感測組件125且感測節點B (及數位線BL-CT)之電壓變成接地。當單元頂部230及單元底部215兩者處於相同電壓時，在時間TC處停用字線WL-CB及WL-CT以完成寫入操作。 圖7係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖7。在圖7之實例性寫入操作中，將一邏輯「1」寫入當前儲存一邏輯「0」之一記憶體單元105。 在時間TA之前，啟動字線WL-CB及WL-CT以分別啟動選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CT耦合至電容器205之單元頂部230。數位線BL-CB之電壓處於表示當前儲存邏輯「0」之接地且數位線BL-CT之電壓處於VREAD電壓。亦在時間TA之前，數位線BL-CB透過經啟動之隔離開關231耦合至感測組件125之感測節點A，且數位線BL-CT透過經啟動之開關235耦合至感測組件125之感測節點B。因此，在時間TA之前，感測節點A及B分別耦合至單元底部215及單元頂部230。 在時間TA處，耦合至感測節點A及B之一寫入放大器(圖中未展示)將感測節點A自接地驅動至VREAD電壓且將感測節點B自VREAD電壓驅動至接地。感測節點A及B之電壓由感測組件125鎖存。當感測節點A及B由寫入放大器驅動時，數位線BL-CB之電壓變成VREAD電壓且數位線BL-CT之電壓變成接地。感測節點A及數位線BL-CB之VREAD電壓表示寫入電容器205之邏輯「1」。分別透過經啟動之選擇組件220及224將數位線BL-CB之VREAD電壓及數位線BL-CT之接地電壓施加於單元底部215及單元頂部230。因此，電容器205變成在一相反極化中極化以將儲存狀態自表示一邏輯「0」變成一邏輯「1」。 至時間TB時，感測節點A及B處之電壓已由感測組件125鎖存且感測節點A及B之電壓不再由寫入放大器驅動。在時間TB處，停用感測組件125且感測節點B (及數位線BL-CT)之電壓變成接地。當單元頂部230及單元底部215兩者處於相同電壓時，在時間TC處停用字線WL-CB及WL-CT以完成寫入操作。 在一些實施例中，可結合一讀取操作(例如參考圖4A至圖4E及圖5A至圖5E所描述之讀取操作)執行參考圖6及圖7所描述之寫入操作。例如，參考圖4A至圖4E及圖5A至圖5E之實例性讀取操作，可在感測組件125將感測節點A及B、數位線BL-CB及BL-CT及單元底部215及單元頂部230驅動至互補電壓之後(例如，在圖4A至圖4E及圖5A至圖5E之時間T5之後)且當記憶體單元105儲存一邏輯1 (例如，BL-CB及單元底部215處於電壓VREAD且BL-CT及單元頂部230處於接地)時執行圖6之實例性寫入操作。在另一實例中，參考圖4A至圖4E及圖5A至圖5E之實例性讀取操作，可在感測組件125將感測節點A及B、數位線BL-CB及BL-CT及單元底部215及單元頂部230驅動至互補電壓之後(例如，在時間T5之後)且當記憶體單元105儲存一邏輯0 (例如，BL-CB及單元底部215處於接地且BL-CT及單元頂部230處於電壓VREAD)時執行圖7之實例性寫入操作。在其他實施例中，可結合不同操作執行圖6及圖7之實例性寫入操作。 如先前參考圖4及圖5所描述，一邏輯「1」由大於參考電壓(例如參考信號VBLREF之VREF電壓、自備參考電壓等等)之單元底部上之一電壓表示，且一邏輯「0」由小於參考電壓之單元底部上之一電壓表示。亦如先前參考圖6及圖7之實例性寫入操作所描述，藉由將VREAD電壓施加於單元底部且將接地施加於單元頂部來寫入一邏輯「1」，及藉由將接地施加於單元底部且將VREAD電壓施加於單元頂部來寫入一邏輯「0」。在一些實例中，可在不背離本發明之範疇的情況下顛倒對應於相對於參考電壓之電壓的邏輯值及用於寫入邏輯值之淨正/負電壓之施加。 參考圖4至圖7之讀取及寫入操作所描述之實例性電壓及信號時序僅供說明，且不意在限制本發明之範疇。應瞭解，可在不背離本發明之範疇的情況下修改電壓及相關信號時序。 圖8繪示根據本發明之包含記憶體單元105之一實例性實施例之一記憶體單元100之一部分。 記憶體陣列100之繪示區域包含數位線BL-CT及BL-CB。數位線BL-CT及BL-CB相對於彼此垂直偏移且可連接至一感測組件125。圖中展示一對相鄰記憶體單元105，其中此等相鄰記憶體單元位於記憶體陣列內之一彼此共同行中(例如，沿由數位線BL-CT及BL-CB表示之一共同行)。絕緣材料48經展示成包圍記憶體單元105之各種組件。在一些實施例中，記憶體單元105可指稱沿一記憶體陣列之一行之實質上相同記憶體單元，其中術語「實質上相同」意謂：在合理製造及量測公差內，記憶體單元彼此相同。 數位線BL-CB經展示位於一基底15上方且由基底15支撐。此基底可為一半導體材料。記憶體單元105各包含選擇組件220及224及一鐵電電容器205。電容器205垂直地介於記憶體單元105之選擇組件220與224之間。電容器205包含一第一極板(單元頂部230)及一第二極板(單元底部215)及安置於單元頂部230與單元底部215之間的一鐵電材料232。儘管單元頂部230經展示成容器形狀且單元頂部215經展示成在此容器形狀內延伸，但在其他實施例中，單元頂部及底部可具有其他組態。例如，單元頂部及底部可具有平面組態。支柱212自數位線BL-CT延伸至電容器205之單元頂部230，且支柱202自數位線BL-CB延伸至電容器205之單元底部215。 選擇組件224具有延伸至電容器205之單元頂部230之源極/汲極區域214，且具有延伸至數位線BL-CT之源極/汲極區域216。選擇組件224亦具有介於源極/汲極區域214與216之間的通道區域218。閘極211係沿通道區域218且藉由閘極介電材料213自通道區域偏移。閘極211可包含於一字線WL-CT中。 選擇組件220具有延伸至電容器205之單元底部215之源極/汲極區域204，且具有延伸至數位線BL-CB之源極/汲極區域206。選擇組件220亦具有介於源極/汲極區域204與206之間的通道區域208。閘極201係沿通道區域208且藉由閘極介電材料203自通道區域偏移。閘極201可包含於一字線WL-CB中。 如圖8之實施例中所展示，記憶體單元105之選擇組件220及224及電容器205經垂直堆疊，其可實現記憶體單元105被高整合度封裝。 在一些實施例中，數位線BL-CT及BL-CB之相對定向經顛倒使得數位線BL-CT位於一支撐基板15上方且數位線BL-CB位於數位線BL-CT上方。在此等其他實施例中，將相對於圖8之展示組態來反轉繪示電容器205，且相應地，容器形狀之單元頂部230將向上而非向下敞開。 圖9繪示根據本發明之各種實施例之記憶體900之一部分之一方塊圖，記憶體900包含支援一鐵電記憶體之記憶體陣列100。記憶體陣列100可指稱一電子記憶體裝置且包含記憶體控制器140及記憶體單元105，其等可為參考圖1、圖2或圖4至圖7所描述之記憶體控制器140及記憶體單元105之實例。 記憶體控制器140可包含偏壓組件905及時序組件910且可如圖1中所描述般操作記憶體陣列100。記憶體控制器140可與字線110、數位線115及感測組件125 (其等可為參考圖1、圖2或圖4至圖7所描述之字線110、數位線115及感測組件125之實例)電子通信。記憶體控制器140亦可與參考開關233、隔離開關231及開關235 (其等可分別為參考圖2或圖4至圖7所描述之參考開關233、隔離開關231及開關235之實例)電子通信。在一些實施例(例如使用一恆定參考電壓之實施例)中，記憶體控制器140可透過參考開關233將一參考信號VBLREF提供至感測組件125。記憶體陣列100之組件可彼此電子通信且可執行參考圖1至圖7所描述之功能。 記憶體控制器140可經組態以藉由將電壓施加於字線及數位線來啟動字線110或數位線115。例如，偏壓組件905可經組態以施加一電壓來操作記憶體單元105以如上文所描述般讀取或寫入記憶體單元105。在一些情況中，記憶體控制器140可包含一列解碼器、行解碼器或兩者，如參考圖1所描述。此可使記憶體控制器140能夠存取一或多個記憶體單元105。在一些實施例中，偏壓組件905亦可將一參考信號VBLREF提供至感測組件125。另外，偏壓組件905可提供用於操作感測組件125之電壓電位。偏壓組件905可包含(例如)經組態以在被啟動時提供讀取電壓VREAD之驅動器電路237及/或經組態以在被啟動時將數位線BL-CB驅動至接地之驅動器電路239。 記憶體控制器140可基於接收針對鐵電記憶體單元105之存取操作請求來啟動隔離開關231，即，記憶體控制器140可將記憶體單元105電連接至感測組件125。記憶體控制器140可基於啟動感測組件125來進一步判定鐵電記憶體單元105之一邏輯狀態，且將鐵電記憶體單元105之邏輯狀態回寫至鐵電記憶體單元105。 在一些情況中，記憶體控制器140可使用時序組件910來執行其操作。例如，時序組件910可控制各種字線選擇或單元頂部偏壓之時序，其包含用於執行本文中所討論之記憶體功能(諸如讀取及寫入)之切換及電壓施加的時序。在一些情況中，時序組件910可控制偏壓組件905之操作。例如，記憶體控制器140可控制偏壓組件905將一讀取電壓VREAD提供至數位線BL-CT以改變記憶體單元、數位線BL-CB及感測組件125之感測節點A之電壓。接著，記憶體控制器140可控制偏壓組件905將數位線BL-CB驅動至接地以改變記憶體單元、數位線BL-CT及感測節點B之電壓。在將數位線BL-CB驅動至接地之後，記憶體控制器140可控制感測組件125比較感測節點B之電壓與感測節點A (其處於一自備參考電壓)之電壓。 感測組件125可比較來自記憶體單元105之一信號(透過數位線115)與一參考電壓。如先前所討論，在一些實施例中，參考電壓可為一參考信號VBLREF之電壓。參考信號VBLREF可具有一電壓，其具有介於兩個感測電壓之間的一值，如參考圖2、圖4及圖5所描述。在其他實施例中，參考電壓可為自備的，例如，用作一參考電壓(由加偏壓於一記憶體單元105所致之一感測節點之電壓)。在判定及放大電壓差之後，感測組件125可鎖存狀態，其中可根據一電子器件(其之一部分係記憶體陣列100)之操作來使用該狀態。 圖10繪示根據本發明之各種實施例之支援一鐵電記憶體之一系統1000。系統1000包含一器件1005，其可為或包含用於連接或實體支撐各種組件之一印刷電路板。器件1005可為一電腦、筆記型電腦、膝上型電腦、平板電腦、行動電話或其類似者。器件1005包含一記憶體陣列100，其可為參考圖1及圖9所描述之記憶體陣列100之一實例。記憶體陣列100可含有記憶體控制器140及(若干)記憶體單元105，其等可為參考圖1及圖9所描述之記憶體控制器140及參考圖1、圖2及圖4至圖9所描述之記憶體單元105之實例。器件1005亦可包含一處理器1010、BIOS組件1015、(若干)周邊組件1020及輸入/輸出控制組件1025。器件1005之組件可透過匯流排1030彼此電子通信。 處理器1010可經組態以透過記憶體控制器140操作記憶體陣列100。在一些情況中，處理器1010可執行參考圖1及圖9所描述之記憶體控制器140之功能。在其他情況中，記憶體控制器140可整合至處理器1010中。處理器1010可為一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合。處理器1010可執行各種功能且如本文中所描述般操作記憶體陣列100。處理器1010可(例如)經組態以執行儲存於記憶體陣列100中之電腦可讀指令以引起器件1005執行各種功能或任務。 BIOS組件1015可為一軟體組件，其包含操作為韌體之一基本輸入/輸出系統(BIOS)，該BIOS可初始化及運行系統1000之各種硬體組件。BIOS組件1015亦可管理處理器1010與各種組件(例如周邊組件1020、輸入/輸出控制組件1025等等)之間的資料流動。BIOS組件1015可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 (若干)周邊組件1020可為整合至器件1005中之任何輸入或輸出器件或此等器件之一介面。實例可包含硬碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽。 輸入/輸出控制組件1025可管理處理器1010與(若干)周邊組件1020、輸入器件1035或輸出器件1040之間的資料通信。輸入/輸出控制組件1025亦可管理未整合至器件1005中之周邊設備。在一些情況中，輸入/輸出控制組件1025可表示至外部周邊設備之一實體連接或埠。 輸入1035可表示器件1005外之一器件或信號，其將輸入提供至器件1005或其組件。此可包含一使用者介面或具有其他器件或介於其他器件之間的介面。在一些情況中，輸入1035可為經由(若干)周邊組件1020與器件1005介接之一周邊設備或可由輸入/輸出控制組件1025管理。 輸出1040可表示器件1005外之一器件或信號，其經組態以自器件1005或其任何組件接收輸出。輸出1040之實例可包含一顯示器、揚聲器、一印刷器件、另一處理器或印刷電路板等等。在一些情況中，輸出1040可為經由(若干)周邊組件1020與器件1005介接之一周邊設備或可由輸入/輸出控制組件1025管理。 記憶體控制器140、器件1005及記憶體陣列100之組件可由經設計以實施其功能之電路組成。此可包含經組態以實施本文中所描述之功能之各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。 應自上文暸解，儘管本文中已出於說明目的描述本發明之特定實施例，但可在不背離本發明之精神及範疇的情況下作出各種修改。相應地，本發明僅受隨附申請專利範圍限制。
15‧‧‧基底/支撐基板
48‧‧‧絕緣材料
100‧‧‧記憶體陣列
105‧‧‧記憶體單元
110‧‧‧存取線/字線
115‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸入/輸出
140‧‧‧記憶體控制器
200‧‧‧電路
201‧‧‧閘極
202‧‧‧支柱
203‧‧‧閘極介電材料
204‧‧‧源極/汲極區域
205‧‧‧電容器
206‧‧‧源極/汲極區域
208‧‧‧通道區域
211‧‧‧閘極
212‧‧‧支柱
213‧‧‧閘極介電材料
214‧‧‧源極/汲極區域
215‧‧‧單元底部
216‧‧‧源極/汲極區域
218‧‧‧通道區域
220‧‧‧選擇組件
224‧‧‧選擇組件
230‧‧‧單元頂部
231‧‧‧隔離開關
232‧‧‧鐵電材料
233‧‧‧參考開關
235‧‧‧開關
237‧‧‧驅動器電路
239‧‧‧驅動器電路
252‧‧‧p型場效電晶體
256‧‧‧p型場效電晶體
258‧‧‧p型場效電晶體
262‧‧‧n型場效電晶體
266‧‧‧n型場效電晶體
268‧‧‧n型場效電晶體
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧最終電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧最終電荷狀態
315‧‧‧淨正電壓
320‧‧‧路徑
325‧‧‧淨負電壓
330‧‧‧路徑
335‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
900‧‧‧記憶體
905‧‧‧偏壓組件
910‧‧‧時序組件
1000‧‧‧系統
1005‧‧‧器件
1010‧‧‧處理器
1015‧‧‧基本輸入/輸出系統(BIOS)組件
1020‧‧‧周邊組件
1025‧‧‧輸入/輸出控制組件
1030‧‧‧匯流排
1035‧‧‧輸入器件/輸入
1040‧‧‧輸出器件/輸出
A‧‧‧感測節點
B‧‧‧感測節點
BL-CB‧‧‧數位線
BL-CT‧‧‧數位線
ISO‧‧‧信號
ISOREF‧‧‧信號
MC(0)至MC(n)‧‧‧記憶體單元
NSA‧‧‧作用中信號
PSA‧‧‧作用中信號
RESTORE‧‧‧信號
VBLREF‧‧‧參考信號
VREAD‧‧‧讀取電壓
VREF‧‧‧電壓
WL-CB‧‧‧字線
WL-CB(0)至WL-CB(n)‧‧‧字線
WL-CT‧‧‧字線
WL-CT(0)至WL-CT(n)‧‧‧字線
圖1係根據本發明之各種實施例之支援鐵電記憶體之一例示性記憶體陣列之一方塊圖。 圖2A係根據本發明之一實施例之包含一行記憶體單元之一實例性電路之一示意圖。圖2B係根據本發明之一實施例之一感測組件之一示意圖。 圖3A及圖3B係根據本發明之各種實施例之一鐵電記憶體單元之實例性非線性電性質之圖式。 圖4A至圖4E係根據本發明之一實施例之一讀取操作期間之各種信號之時序圖。 圖5A至圖5E係根據本發明之一實施例之一讀取操作期間之各種信號之時序圖。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。 圖7係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。 圖8係描繪根據本發明之一實施例之展示記憶體單元之一記憶體陣列之一部分之一橫截面側視圖的一圖式。 圖9係根據本發明之各種實施例之支援一鐵電記憶體之一記憶體陣列之一方塊圖。 圖10係根據本發明之各種實施例之支援一鐵電記憶體之一系統之一方塊圖。

Claims (30)

  1. 一種方法，其包括：增大一電容器之一第一單元極板(cell plate)之一電壓以改變該電容器之一第二單元極板、一第二數位線及一第二感測節點之一電壓；減小該第二單元極板及該第二數位線之該電壓以改變該第一單元極板、一第一數位線及一第一感測節點之該電壓；回應於該第一感測節點之該電壓大於該第二感測節點之該電壓而將該第一感測節點驅動至一第一電壓且將該第二感測節點驅動至一第二電壓；及回應於該第一感測節點之該電壓小於該第二感測節點之該電壓而將該第一感測節點驅動至該第二電壓且將該第二感測節點驅動至該第一電壓。
  2. 如請求項1之方法，其中當該電容器具有一第一極化時，該第一感測節點之該電壓大於該第二感測節點之該電壓，且其中當該電容器具有不同於該第一極化之一第二極化時，該第一感測節點之該電壓小於該第二感測節點之該電壓。
  3. 如請求項1之方法，其進一步包括：將一恆定電壓提供至該第二感測節點作為一參考電壓。
  4. 如請求項3之方法，其中減小該第二單元極板及該第二數位線之該電壓包括：將該第二單元極板之該電壓自該恆定電壓減小至接地。
  5. 如請求項1之方法，其中該電容器之該第二單元極板回應於針對該電容器之一第一極化增大該第一單元極板之該電壓而自一初始電壓變成一第一增大電壓，且其中該電容器之該第二單元極板回應於針對該電容器之一第二極化增大該第一單元極板之該電壓而自該初始電壓變成一第二增大電壓，該第一電壓及該第二電壓不同。
  6. 如請求項5之方法，其中減小該第二單元極板及該第二數位線之該電壓包括：將該第二單元極板之該電壓自該第一或第二增大電壓減小至該初始電壓。
  7. 一種方法，其包括：將一讀取電壓提供至一第一數位線及耦合至該第一數位線之一電容器之一第一極板以引起(cause)該電容器之一第二極板、耦合至該電容器之該第二極板之一第二數位線及一感測組件之一第二感測節點之一電壓自一初始電壓變成一增大電壓，該第二感測節點耦合至該第二數位線；將該感測組件之一第一感測節點耦合至該第一數位線；使該第二感測節點與該第二數位線解耦合(decoupling)；將該第二數位線及該電容器之該第二極板之該電壓自該增大電壓驅動至該初始電壓以引起該電容器之該第一極板、該第一數位線及該第一感測節點之一電壓改變；在該感測組件處比較該第一感測節點之該電壓與一參考電壓；及基於該比較，將該第一感測節點、該第一數位線及該電容器之該第一極板驅動至一第一電壓且將該第二感測節點、該第二數位線及該電容器之該第二極板驅動至一第二電壓，該第二電壓與該第一電壓互補(complementary)。
  8. 如請求項7之方法，其進一步包括：啟動選擇組件以將該電容器之該第一極板耦合至該第一數位線且將該電容器之該第二極板耦合至該第二數位線。
  9. 如請求項7之方法，其進一步包括：將該電容器之該第一極板及該第二極板之該電壓變成一相同電壓；及停用選擇組件以使該電容器之該第一極板及該第二極板分別與該第一數位線及該第二數位線隔離。
  10. 如請求項7之方法，其中該初始電壓係接地。
  11. 如請求項7之方法，其中將該第一感測節點、該第一數位線及該電容器之該第一極板驅動至一第一電壓且將該第二感測節點、該第二數位線及該電容器之該第二極板驅動至一第二電壓，該第二電壓與該第一電壓互補，包括：回應於該第一感測節點之該電壓小於該參考電壓而將該第一感測節點、該第一數位線及該電容器之該第一極板驅動至接地且將該第二感測節點、該第二數位線及該電容器之該第二極板驅動至該讀取電壓；及回應於該第一感測節點之該電壓大於該參考電壓而將該第一感測節點、該第一數位線及該電容器之該第一極板驅動至該讀取電壓且將該第二感測節點、該第二數位線及該電容器之該第二極板驅動至接地。
  12. 如請求項7之方法，其中該參考電壓係一恆定電壓。
  13. 如請求項7之方法，其中該參考電壓係回應於一第一增大電壓之一第一參考電壓，且其中該參考電壓係回應於一第二增大電壓之一第二參考電壓，該第二參考電壓不同於該第一參考電壓。
  14. 一種方法，其包括：橫跨(across)一電容器自一第一極板耦合至一第二極板之一電壓增大(voltage increase)，該第二極板處之一所得(resulting)電壓提供至一感測組件，該第二極板處之該所得電壓具有回應於該電容器具有一第一極化(polarization)之一第一電壓且具有回應於該電容器具有一第二極化之一第二電壓；橫跨該電容器自該第二極板耦合至該第一極板之一電壓減小，該第一極板處之一所得電壓提供至該感測組件；及在該感測組件處鎖存(latching)該第一極板處之該所得電壓與一參考電壓之間的一電壓差。
  15. 如請求項14之方法，其中該參考電壓係該第二極板處之該所得電壓。
  16. 如請求項14之方法，其中該參考電壓係一恆定電壓。
  17. 如請求項14之方法，其進一步包括：當該第一極板處之該所得電壓大於該參考電壓時，輸出一第一邏輯值；及當該第一極板處之該所得電壓小於該參考電壓時，輸出一第二邏輯值。
  18. 如請求項14之方法，其中橫跨該電容器自該第二極板耦合至該第一極板之一電壓減小包括：將該第二極板自該第二極板處之該所得電壓驅動至接地。
  19. 如請求項14之方法，其中橫跨一電容器自一第一極板耦合至一第二極板之一電壓增大包括：將該第一極板自接地驅動至一讀取電壓。
  20. 如請求項14之方法，其中在該感測組件處鎖存該第一極板處之該所得電壓與該參考電壓之間的一電壓差包括：偵測該第一極板處之該所得電壓與該參考電壓之間的該電壓差；及放大該第一極板處之該所得電壓與該參考電壓之間的該電壓差。
  21. 如請求項14之方法，其進一步包括：使用該等鎖存電壓來恢復該電容器之極化。
  22. 一種方法，其包括：將一讀取電壓提供至一鐵電記憶體單元(ferroelectric memory cell)之一第一極板以改變該鐵電記憶體單元之一第二極板上之一電壓；將該鐵電記憶體單元之該第二極板驅動至接地以改變該鐵電記憶體單元之該第一極板上之一電壓；在將該鐵電記憶體單元之該第二極板驅動至接地之後，比較該鐵電記憶體單元之該第一極板上之該電壓與一感測節點處之一參考電壓；回應於該鐵電記憶體單元之該第一極板上之該電壓小於該參考電壓而將一第一電壓提供至該感測節點；及回應於該鐵電記憶體單元之該第一極板上之該電壓大於該參考電壓而將一第二電壓提供至該感測節點。
  23. 如請求項22之方法，其進一步包括：回應於該鐵電記憶體單元之該第一極板上之該電壓小於該參考電壓而將該第二電壓提供至一互補感測節點；及回應於該鐵電記憶體單元之該第一極板上之該電壓大於該參考電壓而將該第一電壓提供至該互補感測節點。
  24. 如請求項22之方法，其進一步包括：回應於該鐵電記憶體單元之該第一極板上之該電壓小於該參考電壓而將該第一電壓提供至該鐵電記憶體單元之該第二極板；及回應於該鐵電記憶體單元之該第一極板上之該電壓大於該參考電壓而將該第二電壓提供至該鐵電記憶體單元之該第二極板。
  25. 如請求項22之方法，其進一步包括：將一參考信號提供至該感測節點，該參考信號具有該參考電壓。
  26. 如請求項22之方法，其中該感測節點處之該參考電壓係基於由將該讀取電壓提供至該鐵電記憶體單元之該第一極板所致之該鐵電記憶體單元之該第二極板上之該電壓。
  27. 如請求項22之方法，其中該感測節點處之該參考電壓係回應於該鐵電記憶體單元之一第一極化之一第一參考電壓，且該感測節點處之該參考電壓係回應於該鐵電記憶體單元之一第二極化之一第二參考電壓。
  28. 一種裝置，其包括：一第一數位線；一第二數位線；一鐵電記憶體單元，其包含一鐵電電容器、一第一選擇組件及一第二選擇組件，該第一選擇組件耦合於該第一數位線與該鐵電電容器之一第一極板之間，且該第二選擇組件耦合於該第二數位線與該鐵電電容器之一第二極板之間；一第一字線(word line)，其耦合至該第一選擇組件之一閘極；一第二字線，其耦合至該第二選擇組件之一閘極；一感測組件，其包含經組態以藉由一開關耦合至該第一數位線之一第一感測節點且進一步包含經組態以藉由一隔離開關(isolation switch)耦合至該第二數位線之一第二感測節點，該感測組件經組態以鎖存該第一感測節點及該第二感測節點之電壓；一第一驅動器電路，其耦合至該第一數位線且經組態以在被啟動時(when activated)提供一讀取電壓；及一第二驅動器電路，其耦合至該第二數位線且經組態以在被啟動時提供一接地電壓。
  29. 如請求項28之裝置，其進一步包括一參考開關，該參考開關耦合至該第二感測節點且經組態以在被啟動時將一恆定參考電壓提供至該第二感測節點。
  30. 如請求項28之裝置，其進一步包括一記憶體控制器，該記憶體控制器經組態以控制該第一驅動器電路將該第一數位線驅動至一讀取電壓且停用該第二選擇組件，該記憶體控制器進一步經組態以控制該第二驅動器電路將該第二數位線驅動至接地且控制該感測組件比較該第一感測節點之該電壓與該第二感測節點之該電壓。
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