[go: up one dir, main page]

TWI650751B - 包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法 - Google Patents

包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法 Download PDF

Info

Publication number
TWI650751B
TWI650751B TW106128400A TW106128400A TWI650751B TW I650751 B TWI650751 B TW I650751B TW 106128400 A TW106128400 A TW 106128400A TW 106128400 A TW106128400 A TW 106128400A TW I650751 B TWI650751 B TW I650751B
Authority
TW
Taiwan
Prior art keywords
voltage
memory
coupled
digital line
sensing
Prior art date
Application number
TW106128400A
Other languages
English (en)
Other versions
TW201812759A (zh
Inventor
史考特 J 德奈
克里斯多福 J 川村
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201812759A publication Critical patent/TW201812759A/zh
Application granted granted Critical
Publication of TWI650751B publication Critical patent/TWI650751B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明揭示包括鐵電記憶體及用於操作鐵電記憶體之裝置及方法。一種實例性裝置包括一電容器，其具有一第一極板、一第二極板及一鐵電介電材料。該裝置進一步包括一第一數位線及經組態以將該第一極板耦合至該第一數位線之一第一選擇組件，且亦包括一第二數位線及經組態以將該第二極板耦合至該第二數位線之一第二選擇組件。

Description

包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法
記憶體器件廣泛用於儲存各種電子器件(諸如電腦、無線通信器件、攝影機、數位顯示器及其類似者)中之資訊。藉由程式化一記憶體器件之不同狀態來儲存資訊。例如，二進位器件具有通常由一邏輯「1」或一邏輯「0」指示之兩種狀態。在其他系統中，可儲存兩種以上狀態。為存取儲存資訊，電子器件可讀取或感測記憶體器件中之儲存狀態。為儲存資訊，電子器件可寫入或程式化記憶體器件中之狀態。 存在各種類型之記憶體器件，其包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體及其他。記憶體器件可為揮發性或非揮發性的。即使缺乏一外部電源，非揮發性記憶體(例如快閃記憶體)亦可長時間儲存資料。揮發性記憶體器件(例如DRAM)會隨時間損失其儲存資料，除非其由一外部電源週期性地再新。一二進位記憶體器件可(例如)包括一充電或放電電容器。然而，一充電電容器會隨時間透過洩漏電流來變成放電以導致儲存資訊損失。揮發性記憶體之特定特徵可提供諸如較快讀取或寫入速度之效能優點，而非揮發性記憶體之特徵(諸如在不週期性再新的情況下儲存資料的能力)可為有利的。 FeRAM可使用類似於揮發性記憶體之器件架構，但可歸因於將一鐵電電容器用作一儲存器件而具有非揮發性。因此，與其他非揮發性及揮發性記憶體器件相比，FeRAM器件可具有改良效能。然而，可期望改良FeRAM器件之操作。例如，可期望具有記憶體單元感測期間之改良雜訊電阻、更小型電路及減小佈局大小及用於操作FeRAM器件之改良時序。
本發明揭示包括鐵電記憶體及用於操作鐵電記憶體之裝置及方法。在本發明之一態樣中，一種實例性裝置包括一電容器，其具有一第一極板、一第二極板及一鐵電介電材料。該裝置進一步包括一第一數位線及經組態以將該第一極板耦合至該第一數位線之一第一選擇組件，且亦包括一第二數位線及經組態以將該第二極板耦合至該第二數位線之一第二選擇組件。 在本發明之另一態樣中，一種實例性方法包括：將一記憶體電容器之一第一極板耦合至一第一數位線；及將該記憶體電容器之一第二極板耦合至一第二數位線。將一讀取電壓提供至該記憶體電容器之該第一極板以引起該記憶體電容器之該第二極板處之一電壓變化。感測該記憶體電容器之該第二極板處之一電壓與一參考電壓之間的一電壓差，且放大該電壓差以提供一放大電壓差。分別通過該第一數位線及該第二數位線將該放大電壓差施加於該記憶體電容器之該第一極板及該第二極板。使該記憶體電容器之該第一極板與該第一數位線解耦合且使該記憶體電容器之該第二極板與該第二數位線解耦合。
相關申請案之交叉参考 本申請案主張2016年8月31日申請之美國臨時申請案第62/381,879號之申請權利。該申請案之全文以引用的方式併入本文中且用於全部目的。 下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟悉技術者將清楚，可在無此等特定細節之情況下實踐本發明之實施例。再者，本文中所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。 圖1繪示根據本發明之各種實施例之支援鐵電記憶體之一實例性記憶體陣列100。記憶體陣列100亦可指稱一電子記憶體裝置。記憶體陣列100包括可經程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可經程式化以儲存指示為一邏輯0及一邏輯1之兩種狀態。在一些情況中，記憶體單元105經組態以儲存兩種以上邏輯狀態。一記憶體單元105可包括用於儲存表示可程式化狀態之一電荷的一電容器。例如，一充電及未充電電容器可分別表示兩種邏輯狀態。 一鐵電記憶體單元可包括具有一鐵電材料作為介電材料之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。鐵電記憶體單元105可具有可導致相對於其他記憶體架構之改良效能的有益性質，例如，在無需週期性再新操作的情況下永久儲存邏輯狀態。 可藉由啟動或選擇適當存取線110及數位線115來對記憶體單元105執行諸如讀取及寫入之操作。存取線110亦可指稱字線110。啟動或選擇一字線110或一數位線115可包括：將一電壓施加於各自線。字線110及數位線115由導電材料製成。例如，字線110及數位線115可由金屬(諸如銅、鋁、金、鎢等等)、金屬合金、摻雜半導體、其他導電材料或其類似者製成。根據圖1之實例，各列記憶體單元105耦合至字線110 WL-CT及WL-CB，且各行記憶體單元105耦合至數位線115 BL-CT及BL-CB。可藉由啟動各自字線110及數位線115 (例如，將一電壓施加於字線110或數位線115)來存取其等相交點處之一記憶體單元105。存取記憶體單元105可包括：讀取或寫入記憶體單元105。字線110及數位線115之相交點可指稱一記憶體單元之一位址。 在一些架構中，一單元之邏輯儲存器件(例如一電容器)可藉由選擇組件來與數位線電隔離。一字線110可耦合至且可控制一各自選擇組件。例如，選擇組件可為一電晶體且字線110可耦合至該電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與對應數位線115之間的一電耦合或閉合電路。接著，數位線可經存取以讀取或寫入記憶體單元105。 可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。在一些實例中，一列解碼器120自記憶體控制器140接收一列位址且基於所接收之列位址來啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包括多個字線110及多個數位線115。因此，可藉由啟動字線110 WL-CT及WL-CB及數位線115 BL-CT及BL-CB來存取其等相交點處之記憶體單元105。 在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至對應數位線115上。使鐵電電容器放電可基於加偏壓於或將一電壓施加於鐵電電容器。放電可引起數位線115之一電壓變化，感測組件125可比較該電壓與一參考電壓(圖中未展示)以判定記憶體單元105之儲存狀態。例如，若一數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之儲存狀態係一邏輯1，且反之亦然。感測組件125可包括各種電晶體或放大器以偵測及放大信號之一差異，其可指稱鎖存。可對各對數位線BL-CT及BL-CB提供一單獨感測組件125。接著，記憶體單元105之偵測邏輯狀態可透過行解碼器130輸出為輸出135。 可藉由啟動相關字線110及數位線115來程式化或寫入一記憶體單元105。如上文所討論，啟動字線110使對應記憶體單元列105電耦合至其等各自數位線115。可藉由在啟動字線110時控制相關數位線115來寫入一記憶體單元105，例如，可將一邏輯值儲存於記憶體單元105中。行解碼器130可接受待寫入記憶體單元105之資料，例如輸入135。可藉由橫跨鐵電電容器施加一電壓來寫入一鐵電記憶體單元105。下文將更詳細討論此程序。 在一些記憶體架構中，存取記憶體單元105會降級或破壞已儲存之邏輯狀態，且可執行重寫或再新操作以使原始邏輯狀態返回至記憶體單元105。例如，可在一感測操作期間使電容器部分或完全放電以損壞已儲存之邏輯狀態。因此，可在一感測操作之後重寫邏輯狀態。另外，啟動字線110可導致列中之全部記憶體單元放電。因此，需要重寫列中之若干或全部記憶體單元105。 記憶體控制器140可透過各種組件(諸如列解碼器120、行解碼器130及感測組件125)來控制記憶體單元105之操作(例如讀取、寫入、重寫等等)。記憶體控制器140可產生列及行位址信號以啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制記憶體陣列100之操作期間所使用之各種電壓電位。一般而言，本文中所討論之一施加電壓之振幅、形狀或持續時間可經調整或變動且可因用於操作記憶體陣列100之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105。例如，可在一重設操作(其中將全部記憶體單元105或記憶體單元105之一群組設定成一單一邏輯狀態)期間同時存取記憶體陣列100之多個或全部單元。 圖2A繪示根據本發明之一實施例之包括一行記憶體單元之一實例性電路200。圖2A繪示根據本發明之各種實施例之包括記憶體單元105之一實例性電路200。電路200包括記憶體單元105 MC(0)至105 MC(n)，其中「n」取決於陣列大小。電路200進一步包括字線WL-CT(0)至WL-CT(n)及WL-CB(0)至WL-CB(n)、數位線BL-CT及BL-CB及感測組件125。字線、數位線及感測組件可分別為記憶體單元105、字線110、數位線115及感測組件125之實例，如參考圖1所描述。儘管圖2A中展示一行記憶體單元105，但一記憶體陣列可包括複數行記憶體單元作為所展示之記憶體單元。 記憶體單元105可包括一邏輯儲存組件，諸如具有一第一極板(單元頂部230)及一第二極板(單元底部215)之電容器205。單元頂部230及單元底部215可透過定位於其等之間的一鐵電材料來電容耦合。可在不改變記憶體單元105之操作的情況下翻轉單元頂部230及單元底部215之定向。記憶體單元105可進一步包括選擇組件220及224。選擇組件220及224可為電晶體，例如n型場效電晶體。在此一實例中，各記憶體單元105包括兩個電晶體及一個電容器。 電路200亦包括隔離開關231及參考開關233。將一參考信號VBLREF提供至參考開關233。隔開開關231耦合至感測組件125之一感測節點A且參考開關233耦合至感測組件125之一感測節點B。隔離開關231之啟動由一信號ISO控制且參考開關233之啟動由一信號ISOREF控制。電路200亦包括開關235及驅動器電路237。在一些實例中，開關235可為一電晶體(例如一n型場效電晶體)且可藉由施加等於或大於其臨限電壓之一電壓來啟動。開關235之啟動由一信號RESTORE控制。驅動器電路237在被啟動時提供一VREAD電壓。 記憶體單元105可透過數位線BL-CT及數位線BL-CB與感測組件125電子通信。開關235可串聯耦合於感測組件125與數位線BL-CT及驅動器電路237之間。開關235使感測組件125與記憶體單元105及驅動器電路237電耦合或隔離。在圖2A之實例中，可經由數位線BL-CT存取單元頂部230且可經由數位線BL-CB存取單元底部。如上文所描述，可藉由使電容器205充電或放電來儲存各種狀態。 可藉由操作電路200中所表示之各種元件來讀取或感測電容器205之儲存狀態。電容器205可與數位線BL-CB及BL-CT電子通信。例如，可在停用選擇組件220及224時使電容器205與數位線BL-CB及BL-CT隔離，及可在啟動選擇組件220及224時將電容器205耦合至數位線BL-CB及BL-CT。啟動選擇組件220及224可指稱選擇記憶體單元105。在一些情況中，選擇組件220及224係電晶體且藉由將電壓施加於電晶體閘極來控制操作，其中電壓振幅大於電晶體之臨限電壓。字線WL-CB可啟動選擇組件220且字線WL-CT可啟動選擇組件224。例如，將施加於字線WL-CB之一電壓施加於選擇組件220之電晶體閘極且將施加於字線WL-CT之一電壓施加於選擇組件224之電晶體閘極。因此，各自電容器205分別與數位線BL-CB及BL-CT耦合。當停用字線WL-CB及WL-CT兩者時，可將記憶體單元105視為處於儲存模式中。當啟動字線WL-CB及WL-CT兩者且數位線BL-CB及BL-CT之電壓相同時，亦可將記憶體單元105視為處於儲存模式中。 字線WL-CB(0)至WL-CB(n)及WL-CT(0)至WL-CT(n)分別與記憶體單元105 MC(0)至105 MC(n)之選擇組件220及224電子通信。因此，啟動一各自記憶體單元105之字線WL-CB及WL-CT可使記憶體單元105啟動。例如，啟動WL-CB(0)及WL-CT(0)使記憶體單元MC(0)啟動，啟動WL-CB(1)及WL-CT(1)使記憶體單元MC(1)啟動，等等。在一些實例中，選擇組件220及224之位置可經交換使得選擇組件220耦合於數位線BL-CT與單元頂部230之間且選擇組件224耦合於數位線BL-CB與單元底部215之間。 歸因於電容器205之極板之間的鐵電材料且如下文將更詳細討論，電容器205可在耦合至數位線BL-CB及BL-CT之後不放電。為感測由鐵電電容器205儲存之邏輯狀態，字線WL-CB及WL-CT可經加偏壓以選擇一各自記憶體單元105，且可由(例如)驅動器電路237將一電壓施加於數位線BL-CT。可在啟動選擇組件224之前或其之後施加數位線BL-CT偏壓。加偏壓於數位線BL-CT可導致橫跨電容器205之一電壓差，其可產生電容器205上之一儲存電荷變化。儲存電荷變化之幅度可取決於各電容器205之初始狀態，例如，初始狀態是否儲存一邏輯1或一邏輯0。當由字線WL-CB啟動選擇組件220時，儲存電荷變化可基於儲存於電容器205上之電荷來引起數位線BL-CB之一電壓變化。可由感測組件125比較數位線BL-CB之所得電壓與一參考(例如VBLREF信號之一電壓)以判定各記憶體單元105中之儲存邏輯狀態。 感測組件125可包括用於偵測及放大一信號差異(其可指稱鎖存)之各種電晶體或放大器。感測組件125可包括接收及比較數位線BL-CB之電壓及參考信號VBLREF之電壓(其可為一參考電壓)的一感測放大器。可基於比較來將感測放大器輸出驅動至較高供應電壓(例如一正供應電壓)或較低供應電壓(例如負供應電壓或接地)。例如，若數位線BL-CB具有高於參考信號VBLREF之一電壓，則可將感測放大器輸出驅動至一正供應電壓。另外，在一些情況中，感測放大器可將數位線BL-CB驅動至供應電壓且將數位線BL-CT驅動至負電壓或接地電壓。接著，感測組件125可鎖存感測放大器之輸出及/或數位線BL-CB之電壓，其可用於判定記憶體單元105中之儲存狀態，例如邏輯1。替代地，若數位線BL-CB具有低於參考信號VBLREF之一電壓，則可將感測放大器輸出驅動至一負電壓或接地電壓。另外，在一些情況中，感測放大器可額外地將數位線BL-CB驅動至負電壓或接地電壓且將數位線BL-CT驅動至供應電壓。感測組件125可類似地鎖存感測放大器輸出以判定記憶體單元105中之儲存狀態，例如邏輯0。接著，記憶體單元105之鎖存邏輯狀態可(例如)透過行解碼器130輸出為輸出135，參考圖1。在其中感測組件125將數位線BL-CB及BL-CT驅動至互補電壓(例如，供應電壓與負電壓或接地電壓互補，且負電壓或接地電壓與供應電壓互補)之實施例中，可將互補電壓施加於記憶體單元105以恢復原始資料狀態讀取。因為資料被恢復，所以無需一單獨恢復操作。 如先前所描述，數位線BL-CB及BL-CT及選擇組件220及224提供電容器205之單元底部215及單元頂部230之獨立控制以因此無需一共用單元極板，通常如同習知鐵電記憶體。因此，單元不易受干擾機制(例如與單元極板相關之型樣雜訊)影響。另外，無需共用單元極板設計所需之單元極板驅動器電路，此可減小電路大小。可將複數行記憶體單元之數位線驅動至彼此獨立之電壓。例如，可將一第一行記憶體單元之數位線BL-CT (透過一選擇組件耦合至單元頂部(其與單元底部對置)之數位線)驅動至獨立於一第二行記憶體單元之數位線BL-CT驅動至之電壓的一電壓。 圖2B繪示根據本發明之一實施例之一感測組件125。感測組件125包括p型場效電晶體252及256及n型場效電晶體262及266。電晶體252及電晶體262之閘極耦合至感測節點A。電晶體256及電晶體266之閘極耦合至感測節點B。電晶體252及256及電晶體262及266表示一感測放大器。一p型場效電晶體258經組態以耦合至一電源供應器(例如VREAD電壓電源供應器)且耦合至電晶體252及256之一共同節點。電晶體258由一作用中PSA信號(例如作用中低邏輯)啟動。一n型場效電晶體268經組態以耦合至一參考電壓(例如接地)且耦合至電晶體262及266之一共同節點。電晶體268由一作用中NSA信號(例如作用中高邏輯)啟動。 在操作中，藉由啟動PSA及NSA信號來啟動感測放大器以將感測放大器耦合至電源供應器之電壓及參考電壓。當啟動感測放大器時，感測放大器比較感測節點A及B之電壓且藉由將感測節點A及B驅動至互補電壓位準(例如，將感測節點A驅動至VREAD且將感測節點B驅動至接地，或將感測節點A驅動至接地且將感測節點B驅動至VREAD)來放大一電壓差。當已將感測節點A及B驅動至互補電壓位準時，感測節點A及B之狀態由感測放大器鎖存且保持鎖存，直至停用感測放大器。 參考圖2A，為寫入記憶體單元105，可橫跨電容器205施加一電壓。可使用各種方法。在一些實例中，可分別透過字線WL-CB及WL-CT啟動選擇組件220及224以將電容器205電耦合至數位線BL-CB及BL-CT。針對一鐵電電容器205，可藉由控制單元頂部230 (透過數位線BL-CT)及單元底部215 (透過數位線BL-CB)之電壓以橫跨電容器205施加一正電壓或負電壓來橫跨電容器205施加一電壓。 在一些實例中，可在感測之後執行一回寫操作。如先前所討論，感測操作會降級或破壞記憶體單元105之原始儲存邏輯值。在感測之後，可將所偵測之邏輯值回寫至記憶體單元105。例如，感測組件125可判定記憶體單元105之邏輯狀態且接著可(例如)透過隔離開關231及開關235回寫相同邏輯狀態。 鐵電材料具有非線性極化性質。圖3A及圖3B以磁滯曲線300-a (圖3A)及300-b (圖3B)繪示根據本發明之各種實施例之鐵電記憶體之一記憶體單元之非線性電性質之實例。磁滯曲線300-a及300-b分別繪示一實例性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如圖2A之電容器205)上之電荷Q。 一鐵電材料之特徵為一自發電極化，例如，其在缺乏一電場的情況下維持一非零電極化。實例性鐵電材料包括鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鋯鈦酸鉛(PZT)及鉭酸鍶鉍(SBT)。本文中所描述之鐵電電容器可包括此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一淨電荷且透過電容器端子吸引相反電荷。因此，將電荷儲存於鐵電材料及電容器端子之界面處。由於可在缺乏一外部施加電場的情況下相對較長時間(甚至無限期地)維持電極化，所以可相較於(例如)揮發性記憶體陣列中所採用之電容器而顯著減少電荷洩漏。此可減少執行再新操作之需要，如上文針對一些揮發性記憶體架構所描述。 可自一電容器之一單一端子之視角瞭解磁滯曲線300。舉例而言，若鐵電材料具有一負極化，則正電荷累積於端子處。同樣地，若鐵電材料具有一正極化，則負電荷累積於端子處。另外，應瞭解，磁滯曲線300中之電壓表示橫跨電容器之一電壓差且具方向性。例如，可藉由將一正電壓施加於所考量之端子(例如一單元頂部230)且使第二端子(例如一單元底部215)維持接地(或約0伏特(0 V))來實現一正電壓。可藉由使所考量之端子維持接地且將一正電壓施加於第二端子來施加一負電壓，例如，可施加正電壓以使所考量之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加於適當電容器端子以產生磁滯曲線300中所展示之電壓差。 如磁滯曲線300-a中所描繪，鐵電材料可維持具有一0電壓差之一正極化或負極化以導致兩種可行充當狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，可在不失理解的情況下顛倒各自電荷狀態之邏輯值。 可藉由控制鐵電材料之電極化且因此控制電容器端子上之電荷(藉由施加電壓)來將一邏輯0或1寫入記憶體單元。例如，橫跨電容器施加一淨正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315之後，電荷狀態305-a跟隨路徑320變化，直至其在0電壓電位處達到電荷狀態305。類似地，藉由施加一淨負電壓325來寫入電荷狀態310，其導致電荷狀態310-a。在移除負電壓325之後，電荷狀態310-a跟隨路徑330變化，直至其在0電壓處達到電荷狀態310。電荷狀態305及310亦可指稱剩餘極化(Pr)值，其係在移除外部偏壓(例如電壓)之後留下之極化(或電荷)。 為讀取或感測鐵電電容器之儲存狀態，可橫跨電容器施加一電壓。作為回應，儲存電荷Q改變且變化程度取決於最初電荷狀態，因此，最終儲存電荷(Q)取決於最初是否儲存電荷狀態305-b或310-b。例如，磁滯曲線300-b繪示兩種可行之儲存電荷狀態305-b及310-b。可橫跨電容器施加電壓335，如先前所討論。儘管已將電壓335描繪為一正電壓，但電壓335可為負的。回應於電壓335，電荷狀態305-b可跟隨路徑340變化。同樣地，若最初儲存電荷狀態310-b，則其跟隨路徑345變化。電荷狀態305-c及電荷狀態310-c之最終位置取決於包括特定感測方案及電路之諸多因數。 在一些情況中，最終電荷可取決於耦合至記憶體單元之數位線之本質電容。例如，若電容器電耦合至數位線且施加電壓335，則數位線之電壓可歸因於本質電容而升高。因此，一感測組件處所量測之一電壓可不等於電壓335，而是可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析來判定。可相對於數位線電容來界定電荷狀態305-c及310-c。因此，電容器之電壓(電壓350或電壓355)可為不同的且可取決於電容器之最初狀態。 可藉由比較數位線電壓與一參考電壓來判定電容器之最初狀態。數位線電壓可為電壓335與橫跨電容器之最終電壓(電壓350或電壓355)之間的差(例如電壓335-電壓350)或(例如電壓335-電壓355)。一參考電壓可經產生使得其振幅介於兩個可行數位線電壓之間以判定所儲存之邏輯狀態，例如，數位線電壓是否高於或低於參考電壓。例如，參考電壓可為兩個數量(電壓335-電壓350)及(電壓335-電壓355)之一平均值。在由感測組件比較之後，可判定所感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之儲存邏輯值(例如一邏輯0或1)。 圖4A係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖4A。在圖4A之實例性讀取操作中，由記憶體單元105儲存之資料狀態係一邏輯「1」。 在時間T0之前，數位線BL-CB及BL-CT處於一參考電壓(例如，接地)且停用開關235。亦在時間T0之前，由ISOREF信號啟動參考開關233以將感測節點B之電壓設定成參考信號VBLREF之VREF電壓。由ISO信號啟動隔離開關231以藉由耦合至數位線BL-CB來將感測節點A之電壓設定成接地。 在時間T0處，啟動字線WL-CB及WL-CT以分別啟動經存取之一記憶體單元105之選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CL耦合至電容器205之單元頂部230。在時間T1處，啟動驅動器電路237以通過數位線BL-CT且透過選擇組件224將一電壓VREAD提供至單元頂部230。自單元頂部230透過電容器205耦合電壓VREAD以引起單元底部215處之一電壓變化。如先前所討論，單元底部215處所引起之電壓變化之幅度係至少部分基於由電容器最初儲存之電荷狀態。當圖4A之當前實例之電荷狀態對應於一邏輯1時，歸因於電壓VREAD之單元底部215處之電壓大於參考信號VBLREF之VREF電壓。單元底部215之電壓透過選擇組件220、通過數位線BL-CB且透過隔離開關231耦合至感測組件125之感測節點A。 在一些實施例中，信號之時序可不同於圖4A中所明確展示之時序。例如，可在啟動字線WL-CB之前啟動字線WL-CT。在另一實例中，在啟動字線WL-CB之前將VREAD電壓提供至單元頂部230。亦可在其他實施例中使用其他信號時序以：將單元頂部耦合至數位線BL-CT且將單元底部耦合至數位線BL-CB，將VREAD電壓提供至單元頂部230，且引起提供至感測組件125之感測節點A的單元底部215處之一電壓變化。 在時間T2處，ISO信號停用隔離開關231且停用參考開關233以隔離感測組件125之感測節點A及B。在時間T3處，啟動感測組件125以比較感測節點A之電壓(回應於VREAD電壓之單元底部215之電壓)與感測節點B之電壓(參考信號VBLREF之VREF電壓處之單元頂部230之電壓)。歸因於感測節點A之電壓大於感測節點B之參考信號VBLREF之電壓，感測組件125將感測節點A驅動至VREAD電壓且將感測節點B驅動至接地。感測節點A處之VREAD電壓表示自記憶體單元105讀取之邏輯1狀態。儘管圖4A中未展示，但記憶體單元105之偵測邏輯狀態接著可透過行解碼器130輸出為輸出135 (圖1)。在時間T4處，由ISO信號啟動隔離開關231以將感測節點A耦合至數位線BL-CB。 在時間T5處，停用驅動器電路237以不再提供VREAD電壓，且由RESTORE信號(圖中未展示)啟動開關235以將感測節點B耦合至數位線BL-CT。因此，將數位線BL-CT驅動至接地，且因此亦將單元頂部230驅動至接地。相反地，透過隔離開關231將數位線BL-CB驅動至VREAD電壓，且因此亦將單元底部215驅動至VREAD電壓。開關235之啟動使電容器205上之電荷恢復以確保讀取操作不改變或降級由記憶體單元105儲存之邏輯1狀態。 在時間T6處，停用感測組件125且感測節點A之電壓(及數位線BL-CB之電壓)變成接地，且在時間T7處，停用字線WL-CB及WL-CT以停用選擇組件220及224而使電容器205分別與數位線BL-CB及BL-CT隔離以完成讀取操作。 圖4B係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來討論圖4B。在圖4B之實例性讀取操作中，由記憶體單元105儲存之資料狀態係一邏輯「0」。 在時間T0之前，數位線BL-CB及BL-CT處於一參考電壓(例如接地)且停用開關235。亦在時間T0之前，由ISOREF信號啟動參考開關233以將感測節點B之電壓設定成參考信號VBLREF之VREF電壓。由ISO信號啟動隔離開關231以藉由耦合至數位線BL-CB來將感測節點A之電壓設定成接地。 在時間T0處，啟動字線WL-CB及WL-CT以分別啟動經存取之一記憶體單元105之選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CT耦合至電容器205之單元頂部230。在時間T1處，啟動驅動器電路237以通過數位線BL-CT且透過選擇組件224將一電壓VREAD提供至單元頂部230。自單元頂部230透過電容器205耦合電壓VREAD以引起單元底部215處之一電壓變化，且電壓VREAD引起一電壓變化。與圖4A之針對邏輯1之實例性讀取操作相比，由於圖4B之當前實例之電荷狀態對應於一邏輯0，所以歸因於電壓VREAD之單元底部215處之電壓小於參考信號VBLREF之VREF電壓。單元底部215之電壓透過選擇組件220，通過數位線BL-CB且透過隔離開關231耦合至感測組件125之感測節點A。如同圖4A之實例性讀取操作，在一些實施例中，信號之時序可不同於圖4B中所明確展示之時序。 在時間T2處，ISO信號停用隔離開關231且停用參考開關233以隔離感測組件125之感測節點A及B。在時間T3處，啟動感測組件125以比較感測節點A之電壓(回應於VREAD電壓之單元底部215之電壓)與感測節點B之電壓(參考信號VBLREF之VREF電壓處之單元頂部230之電壓)。歸因於感測節點A之電壓小於感測節點B之參考信號VBLREF之電壓，感測組件125將感測節點A驅動至接地且將感測節點B驅動至VREAD電壓。感測節點A之接地電壓表示自記憶體單元105讀取之邏輯0狀態。儘管圖4B中未展示，但記憶體單元105之偵測邏輯狀態接著可透過行解碼器130輸出為輸出135 (圖1)。在時間T4處，由ISO信號啟動隔離開關231以將感測節點A耦合至數位線BL-CB。 在時間T5處，停用驅動器電路237以不再提供VREAD電壓，且由RESTORE信號(圖中未展示)啟動開關235以將感測節點B耦合至數位線BL-CT。因此，將數位線BL-CT驅動至VREAD電壓，且因此亦將單元頂部230驅動至VREAD電壓。相反地，透過隔離開關231將數位線BL-CB驅動至接地，且因此亦將單元底部215驅動至接地。開關235之啟動使電容器205上之電荷恢復以確保讀取操作不改變或降級由記憶體單元105儲存之邏輯0狀態。 在時間T6處，停用感測組件125。感測節點B (及數位線BL-CT)之電壓變成接地且感測節點A (及數位線BL-CB)之電壓保持接地。在時間T7處，停用字線WL-CB及WL-CT以停用選擇組件220及224而使電容器205分別與數位線BL-CB及BL-CT隔離以完成讀取操作。 圖5A係根據本發明之一實施例之一方法500之一流程圖。方法500可用於讀取一記憶體單元，例如先前所討論之記憶體單元105。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖5A。 方法500包括：在步驟502中，將一記憶體電容器之一第一極板耦合至一第一數位線；及在步驟504中，將該記憶體電容器之一第二極板耦合至一第二數位線。例如，將單元頂部230耦合至數位線BL-CT且將單元底部215耦合至數位線BL-CB。選擇組件220及224可用於將單元底部215及單元頂部230分別耦合至數位線BL-CB及BL-CT。在一些實施例中，將單元底部215耦合至數位線BL-CB及將單元頂部230耦合至數位線BL-CT可同時發生。在其他實施例中，將單元底部215耦合至數位線BL-CB及將單元頂部230耦合至數位線BL-CT可不同時發生。 在步驟506中，將一讀取電壓提供至記憶體電容器之第一極板以引起記憶體電容器之第二極板處之一電壓變化。一實例性讀取電壓係提供至單元頂部230之VREAD。在步驟508中感測記憶體電容器之第二極板處之一電壓與一參考電壓之間的一電壓差，且在步驟510中放大電壓差以提供一放大電壓差。參考圖1及圖2，感測組件125感測單元頂部230之一電壓與一參考電壓(諸如參考信號VBLREF)之間的一電壓差，且感測組件125 (例如)藉由將一輸出驅動至一供應及/或參考電壓來放大電壓差。如先前所討論，在一些實施例中，將感測組件125之感測節點A及B驅動至互補電壓位準(例如，回應於單元底部215之一電壓大於參考信號VBLREF之電壓而將感測節點A驅動至VREAD且將感測節點B驅動至接地，或回應於單元底部215之一電壓小於參考信號VBLREF之電壓而將感測節點A驅動至接地且將感測節點B驅動至VREAD)。 在步驟512中，分別通過第一數位線及第二數位線將放大電壓差施加於記憶體電容器之第一極板及第二極板。在步驟514中，使記憶體電容器之第一極板與第一數位線解耦合，且在步驟516中，使記憶體電容器之第二極板與第二數位線解耦合。例如，參考圖1及圖2，分別透過數位線BL-CT及BL-CB將放大電壓差施加於第一頂部230及單元底部215。選擇組件224可用於使數位線BL-CT與單元頂部230解耦合且選擇組件220可用於使數位線BL-CB與單元底部215解耦合。 圖5B係根據本發明之一實施例之一方法520之一流程圖。方法520可用於讀取一記憶體單元，例如先前所討論之記憶體單元105。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖5B。 方法520包括：在步驟522中，驅動耦合至一鐵電記憶體單元之一第一極板之一第一數位線上之一讀取電壓以引起該鐵電記憶體單元之一第二極板處之一電壓變化。例如，可驅動數位線BL-CT上之一讀取電壓VREAD，數位線BL-CT可透過選擇組件224耦合至單元頂部230。在步驟524中，通過耦合至鐵電記憶體單元之第二極板之一第二數位線將鐵電記憶體單元之第二極板處之電壓變化提供至一感測放大器之一第二感測節點。如先前所討論，單元底部215可歸因於VREAD電壓而經歷一電壓變化，且可將該電壓變化提供至感測組件125之感測節點A。 在步驟526中，將一參考電壓(諸如參考信號VBLREF)提供至一感測放大器之一第一節點，且在步驟528中，比較感測放大器之第二感測節點處之電壓與第一感測節點之電壓。在步驟530中，基於比較來將第一感測節點及第二感測節點驅動至互補電壓位準。參考圖1及圖2，感測組件125可比較感測節點A及B之電壓且將感測節點A及B驅動至互補電壓，例如，驅動至VREAD電壓及接地。 在步驟532中，將第一感測節點耦合至第一數位線以分別通過第一數位線及第二數位線將互補電壓位準提供至鐵電記憶體單元之第一極板及第二極板，且在步驟534中，使第一極板及第二極板分別與第一數位線及第二數位線隔離。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖6。在圖6之實例性寫入操作中，將一邏輯「0」寫入當前儲存一邏輯「1」之一記憶體單元105。 在時間TA之前，啟動字線WL-CB及WL-CT以分別啟動選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CT耦合至電容器205之單元頂部230。數位線BL-CB之電壓處於表示當前儲存邏輯「1」之VREAD電壓且數位線BL-CT之電壓處於一參考電壓(例如接地)。亦在時間TA之前，數位線BL-CB透過經啟動之隔離開關231耦合至感測組件125之感測節點A，且數位線BL-CT透過經啟動之開關235耦合至感測組件125之感測節點B。因此，在時間TA之前，感測節點A及B分別耦合至單元底部215及單元頂部230。 在時間TA處，耦合至感測節點A及B之一寫入放大器(圖中未展示)將感測節點A自VREAD電壓驅動至接地且將感測節點B自接地驅動至VREAD電壓。感測節點A及B之電壓由感測組件125鎖存。當感測節點A及B由寫入放大器驅動時，數位線BL-CB之電壓變成接地且數位線BL-CT之電壓變成VREAD電壓。感測節點A及數位線BL-CB之接地電壓表示寫入電容器205之邏輯「0」。分別透過經啟動之選擇組件220及224將數位線BL-CB之接地電壓及數位線BL-CT之VREAD電壓施加於單元底部215及單元頂部230。因此，電容器205變成在一相反極化中極化以將儲存資料自一邏輯「1」變成一邏輯「0」。 至時間TB時，感測節點A及B處之電壓已由感測組件125鎖存且感測節點A及B之電壓不再由寫入放大器驅動。在時間TB處，停用感測組件125且感測節點B (及數位線BL-CT)之電壓變成接地。在時間TC處，停用字線WL-CB及WL-CT以完成寫入操作。 圖7係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。將參考圖1之記憶體陣列100及圖2之實例性電路200來描述圖7。在圖7之實例性寫入操作中，將一邏輯「1」寫入當前儲存一邏輯「0」之一記憶體單元105。 在時間TA之前，啟動字線WL-CB及WL-CT以分別啟動選擇組件220及224。因此，數位線BL-CB耦合至單元底部215且數位線BL-CT耦合至電容器205之單元頂部230。數位線BL-CB之電壓處於表示當前儲存邏輯「0」之接地且數位線BL-CT之電壓處於VREAD電壓。亦在時間TA之前，數位線BL-CB透過經啟動之隔離開關231耦合至感測組件125之感測節點A，且數位線BL-CT透過經啟動之開關235耦合至感測組件125之感測節點B。因此，在時間TA之前，感測節點A及B分別耦合至單元底部215及單元頂部230。 在時間TA處，耦合至感測節點A及B之一寫入放大器(圖中未展示)將感測節點A自接地驅動至VREAD電壓且將感測節點B自VREAD電壓驅動至接地。感測節點A及B之電壓由感測組件125鎖存。當感測節點A及B由寫入放大器驅動時，數位線BL-CB之電壓變成VREAD電壓且數位線BL-CT之電壓變成接地。感測節點A及數位線BL-CB之VREAD電壓表示寫入電容器205之邏輯「1」。分別透過經啟動之選擇組件220及224將數位線BL-CB之VREAD電壓及數位線BL-CT之接地電壓施加於單元底部215及單元頂部230。因此，電容器205變成在一相反極化中極化以將儲存資料自一邏輯「0」變成一邏輯「1」。 至時間TB時，感測節點A及B處之電壓已由感測組件125鎖存且感測節點A及B之電壓不再由寫入放大器驅動。在時間TB處，停用感測組件125且感測節點B (及數位線BL-CT)之電壓變成接地。在時間TC處，停用字線WL-CB及WL-CT以完成寫入操作。 在一些實施例中，可結合一讀取操作(例如參考圖4A及圖4B所描述之讀取操作)執行參考圖6及圖7所描述之寫入操作。例如，參考圖4A之實例性讀取操作，可在時間T5處於開關235啟動之後執行圖6之實例性寫入操作。在另一實例中，參考圖4B之實例性讀取操作，可在時間T5處於開關235啟動之後執行圖7之實例性寫入操作。在其他實施例中，可結合不同操作執行圖6及圖7之實例性寫入操作。 如先前參考圖4A及圖4B所描述，一邏輯「1」由大於參考信號VBLREF之VREF電壓的單元底部上之一電壓表示，且一邏輯「0」由小於參考信號VBLREF之VREF電壓的單元底部上之一電壓表示。亦如先前參考圖6及圖7之實例性寫入操作所描述，藉由將VREAD電壓施加於單元底部且將接地施加於單元頂部來寫入一邏輯「1」，及藉由將接地施加於單元底部且將VREAD電壓施加於單元頂部來寫入一邏輯「0」。在一些實例中，可在不失理解的情況下顛倒對應於相對於VREF參考信號VBLREF之電壓之電壓的邏輯值及用於寫入邏輯值之淨正/負電壓之施加。 參考圖4至圖7之讀取及寫入操作所描述之實例性電壓及信號時序僅供說明，且不意在限制本發明之範疇。應瞭解，可在不背離本發明之範疇的情況下修改電壓及相關信號時序。 圖8繪示根據本發明之包括記憶體單元105之一實例性實施例之一記憶體單元100之一部分。 記憶體陣列100之繪示區域包括數位線BL-CT及BL-CB。數位線BL-CT及BL-CB相對於彼此垂直偏移且可連接至一感測組件125。圖中展示一對相鄰記憶體單元105，其中此等相鄰記憶體單元位於記憶體陣列內之一彼此共同行中(例如，沿由數位線BL-CT及BL-CB表示之一共同行)。絕緣材料48經展示成包圍記憶體單元105之各種組件。在一些實施例中，記憶體單元105可指稱沿一記憶體陣列之一行之實質上相同記憶體單元，其中術語「實質上相同」意謂：在合理製造及量測公差內，記憶體單元彼此相同。 數位線BL-CB經展示位於一基底15上方且由基底15支撐。此基底可為一半導體材料。記憶體單元105各包括選擇組件220及224及一鐵電電容器205。電容器205垂直地介於記憶體單元105之選擇組件220與224之間。電容器205包括一第一極板(單元頂部230)及一第二極板(單元底部215)及安置於單元頂部230與單元底部215之間的一鐵電材料232。儘管單元頂部230經展示成容器形狀且單元頂部215經展示成在此容器形狀內延伸，但在其他實施例中，單元頂部及底部可具有其他組態。例如，單元頂部及底部可具有平面組態。支柱212自數位線BL-CT延伸至電容器205之單元頂部230，且支柱202自數位線BL-CB延伸至電容器205之單元底部215。 選擇組件224具有延伸至電容器205之單元頂部230之源極/汲極區域214，且具有延伸至數位線BL-CT之源極/汲極區域216。選擇組件224亦具有介於源極/汲極區域214與216之間的通道區域218。閘極211係沿通道區域218且藉由閘極介電材料213自通道區域偏移。閘極211可包括於一字線WL-CT中。 選擇組件220具有延伸至電容器205之單元底部215之源極/汲極區域204，且具有延伸至數位線BL-CB之源極/汲極區域206。選擇組件220亦具有介於源極/汲極區域204與206之間的通道區域208。閘極201係沿通道區域208且藉由閘極介電材料203自通道區域偏移。閘極201可包括於一字線WL-CB中。 如圖8之實施例中所展示，記憶體單元105之選擇組件220及224及電容器205經垂直堆疊，其可實現記憶體單元105被高整合度封裝。 在一些實施例中，數位線BL-CT及BL-CB之相對定向經顛倒使得數位線BL-CT位於一支撐基板15上方且數位線BL-CB位於數位線BL-CT上方。在此等其他實施例中，將相對於圖8之展示組態來反轉繪示電容器205，且相應地，容器形狀之單元頂部230將向上而非向下敞開。 圖9繪示根據本發明之各種實施例之記憶體900之一部分之一方塊圖，記憶體900包括支援一鐵電記憶體之記憶體陣列100。記憶體陣列100可指稱一電子記憶體裝置且包括記憶體控制器140及記憶體單元105，其等可為參考圖1、圖2或圖4至圖7所描述之記憶體控制器140及記憶體單元105之實例。 記憶體控制器140可包括偏壓組件905及時序組件910且可如圖1中所描述般操作記憶體陣列100。記憶體控制器140可與字線110、數位線115及感測組件125 (其等可為參考圖1、圖2或圖4至圖7所描述之字線110、數位線115及感測組件125之實例)電子通信。記憶體控制器140亦可與參考開關233、隔離開關231及開關235 (其等可分別為參考圖2或圖4至圖7所描述之參考開關233、隔離開關231及開關235之實例)電子通信。記憶體控制器140可透過參考開關233將一參考信號VBLREF提供至感測組件125。記憶體陣列100之組件可彼此電子通信且可執行參考圖1至圖7所描述之功能。 記憶體控制器140可經組態以藉由將電壓施加於字線及數位線來啟動字線110或數位線115。例如，偏壓組件905可經組態以施加一電壓來操作記憶體單元105以如上文所描述般讀取或寫入記憶體單元105。在一些情況中，記憶體控制器140可包括一列解碼器、行解碼器或兩者，如參考圖1所描述。此可使記憶體控制器140能夠存取一或多個記憶體單元105。偏壓組件905亦可將一參考信號VBLREF提供至感測組件125。另外，偏壓組件905可提供用於操作感測組件125之電壓電位。 記憶體控制器140可基於接收針對鐵電記憶體單元105之存取操作請求來啟動隔離開關231，即，記憶體控制器140可將記憶體單元105電連接至感測組件125。記憶體控制器140可基於啟動感測組件125來進一步判定鐵電記憶體單元105之一邏輯狀態，且將鐵電記憶體單元105之邏輯狀態回寫至鐵電記憶體單元105。 在一些情況中，記憶體控制器140可使用時序組件910來執行其操作。例如，時序組件910可控制各種字線選擇或單元頂部偏壓之時序，其包括用於執行本文中所討論之記憶體功能(諸如讀取及寫入)之切換及電壓施加之時序。在一些情況中，時序組件910可控制偏壓組件905之操作。 感測組件125可比較來自記憶體單元105之一信號(透過數位線115)與一參考信號VBLREF之電壓。參考信號VBLREF可具有含兩個感測電壓之間的一值之一電壓，如參考圖2、圖4A及圖4B所描述。在判定邏輯狀態之後，感測組件125可鎖存輸出，其中可根據一電子器件(其之一部分係記憶體陣列100)之操作來使用該輸出。 圖10繪示根據本發明之各種實施例之支援一鐵電記憶體之一系統1000。系統1000包括一器件1005，其可為或包括用於連接或實體支撐各種組件之一印刷電路板。器件1005可為一電腦、筆記型電腦、膝上型電腦、平板電腦、行動電話或其類似者。器件1005包括一記憶體陣列100，其可為參考圖1及圖9所描述之記憶體陣列100之一實例。記憶體陣列100可含有記憶體控制器140及(若干)記憶體單元105，其等可為參考圖1及圖9所描述之記憶體控制器140及參考圖1、圖2及圖4至圖9所描述之記憶體單元105之實例。器件1005亦可包括一處理器1010、BIOS組件1015、(若干)周邊組件1020及輸入/輸出控制組件1025。器件1005之組件可透過匯流排1030彼此電子通信。 處理器1010可經組態以透過記憶體控制器140操作記憶體陣列100。在一些情況中，處理器1010可執行參考圖1及圖9所描述之記憶體控制器140之功能。在其他情況中，記憶體控制器140可整合至處理器1010中。處理器1010可為一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合。處理器1010可執行各種功能且如本文中所描述般操作記憶體陣列100。處理器1010可(例如)經組態以執行儲存於記憶體陣列100中之電腦可讀指令以引起器件1005執行各種功能或任務。 BIOS組件1015可為一軟體組件，其包括操作為韌體之一基本輸入/輸出系統(BIOS)，該BIOS可初始化及運行系統1000之各種硬體組件。BIOS組件1015亦可管理處理器1010與各種組件(例如周邊組件1020、輸入/輸出控制組件1025等等)之間的資料流動。BIOS組件1015可包括儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 (若干)周邊組件1020可為整合至器件1005中之任何輸入或輸出器件或此等器件之一介面。實例可包括硬碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽。 輸入/輸出控制組件1025可管理處理器1010與(若干)周邊組件1020、輸入器件1035或輸出器件1040之間的資料通信。輸入/輸出控制組件1025亦可管理未整合至器件1005中之周邊設備。在一些情況中，輸入/輸出控制組件1025可表示至外部周邊設備之一實體連接或埠。 輸入1035可表示器件1005外之一器件或信號，其將輸入提供至器件1005或其組件。此可包括一使用者介面或具有其他器件或介於其他器件之間的介面。在一些情況中，輸入1035可為經由(若干)周邊組件1020與器件1005介接之一周邊設備或可由輸入/輸出控制組件1025管理。 輸出1040可表示器件1005外之一器件或信號，其經組態以自器件1005或其任何組件接收輸出。輸出1040之實例可包括一顯示器、揚聲器、一印刷器件、另一處理器或印刷電路板等等。在一些情況中，輸出1040可為經由(若干)周邊組件1020與器件1005介接之一周邊設備或可由輸入/輸出控制組件1025管理。 記憶體控制器140、器件1005及記憶體陣列100之組件可由經設計以實施其功能之電路組成。此可包括經組態以實施本文中所描述之功能之各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。 應自上文暸解，儘管本文中已出於說明目的描述本發明之特定實施例，但可在不背離本發明之精神及範疇的情況下作出各種修改。相應地，本發明僅受隨附申請專利範圍限制。
15‧‧‧基底/支撐基板
48‧‧‧絕緣材料
100‧‧‧記憶體陣列
105‧‧‧記憶體單元
110‧‧‧存取線/字線
115‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸入/輸出
140‧‧‧記憶體控制器
200‧‧‧電路
201‧‧‧閘極
202‧‧‧支柱
203‧‧‧閘極介電材料
204‧‧‧源極/汲極區域
205‧‧‧電容器
206‧‧‧源極/汲極區域
208‧‧‧通道區域
211‧‧‧閘極
212‧‧‧支柱
213‧‧‧閘極介電材料
214‧‧‧源極/汲極區域
215‧‧‧單元底部
216‧‧‧源極/汲極區域
218‧‧‧通道區域
220‧‧‧選擇組件
224‧‧‧選擇組件
230‧‧‧單元頂部
231‧‧‧隔離開關
232‧‧‧鐵電材料
233‧‧‧參考開關
235‧‧‧開關
237‧‧‧驅動器電路
252‧‧‧p型場效電晶體
256‧‧‧p型場效電晶體
258‧‧‧p型場效電晶體
262‧‧‧n型場效電晶體
266‧‧‧n型場效電晶體
268‧‧‧n型場效電晶體
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧最終電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧最終電荷狀態
315‧‧‧淨正電壓
320‧‧‧路徑
325‧‧‧淨負電壓
330‧‧‧路徑
335‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
500‧‧‧方法
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
508‧‧‧步驟
510‧‧‧步驟
512‧‧‧步驟
514‧‧‧步驟
516‧‧‧步驟
520‧‧‧方法
522‧‧‧步驟
524‧‧‧步驟
526‧‧‧步驟
528‧‧‧步驟
530‧‧‧步驟
532‧‧‧步驟
534‧‧‧步驟
900‧‧‧記憶體
905‧‧‧偏壓組件
910‧‧‧時序組件
1000‧‧‧系統
1005‧‧‧器件
1010‧‧‧處理器
1015‧‧‧基本輸入/輸出系統(BIOS)組件
1020‧‧‧周邊組件
1025‧‧‧輸入/輸出控制組件
1030‧‧‧匯流排
1035‧‧‧輸入器件/輸入
1040‧‧‧輸出器件/輸出
A‧‧‧感測節點
B‧‧‧感測節點
BL-CB‧‧‧數位線
BL-CT‧‧‧數位線
ISO‧‧‧信號
ISOREF‧‧‧信號
MC(0)至MC(n)‧‧‧記憶體單元
NSA‧‧‧作用中信號
PSA‧‧‧作用中信號
RESTORE‧‧‧信號
VBLREF‧‧‧參考信號
VREAD‧‧‧電壓
VREF‧‧‧電壓
WL-CB‧‧‧字線
WL-CB(0)至WL-CB(n)‧‧‧字線
WL-CT‧‧‧字線
WL-CT(0)至WL-CT(n)‧‧‧字線
圖1係根據本發明之各種實施例之支援鐵電記憶體之一例示性記憶體陣列之一方塊圖。 圖2A係根據本發明之一實施例之包括一行記憶體單元之一實例性電路之一示意圖。圖2B係根據本發明之一實施例之一感測組件之一示意圖。 圖3A及圖3B係根據本發明之各種實施例之一鐵電記憶體單元之實例性非線性電性質之圖式。 圖4A係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。圖4B係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。 圖5A係根據本發明之一實施例之一讀取操作之一流程圖。圖5B係根據本發明之另一實施例之一讀取操作之一流程圖。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。 圖7係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。 圖8係描繪根據本發明之一實施例之展示記憶體單元之一記憶體陣列之一部分之一橫截面側視圖的一圖式。 圖9係根據本發明之各種實施例之支援一鐵電記憶體之一記憶體陣列之一方塊圖。 圖10係根據本發明之各種實施例之支援一鐵電記憶體之一系統之一方塊圖。

Claims (29)

  1. 一種記憶體裝置，其包含：一電容器，其具有一第一極板、一第二極板及一鐵電介電材料；一第一數位線；一第一選擇組件，其經組態以將該第一極板耦合至該第一數位線；一第二數位線；一第二選擇組件，其經組態以將該第二極板耦合至該第二數位線；一感測組件，其經組態以感測在該第一數位線與該第二數位線之間的一電壓差；一第一開關，其耦合至該第一數位線且經組態以將該第一數位線選擇性地耦合至該感測組件；及一第二開關，其耦合至該第二數位線且經組態以將該第二數位線選擇性地耦合至該感測組件。
  2. 如請求項1之記憶體裝置，其中該第一選擇組件耦合至一第一字線且經組態以回應於該第一字線之啟動而被啟動，且其中該第二選擇組件耦合至一第二字線且經組態以回應於該第二字線之啟動而被啟動。
  3. 如請求項1之記憶體裝置，其中該第一選擇組件耦合於該第一數位線與該電容器之該第一極板之間，且其中該第二選擇組件耦合於該第二數位線與該電容器之該第二極板之間。
  4. 如請求項1之記憶體裝置，其中該第一選擇組件、該第二選擇組件及該電容器經垂直堆疊。
  5. 一種記憶體裝置，其包含：一鐵電記憶體單元，其包括一第一選擇組件、一第二選擇組件及一鐵電電容器；一第一數位線及一第二數位線，其等分別耦合至該第一選擇組件及該第二選擇組件；一第一存取線，其耦合至該第一選擇組件之一閘極；一第二存取線，其耦合至該第二選擇組件之一閘極；一感測組件，其包括一第一感測節點及一第二感測節點，該感測組件經組態以感測在該第一感測節點與該第二感測節點之間的一電壓差，放大該電壓差，且鎖存該電壓差；一第一開關，其耦合至該第一數位線及該第一感測節點，該第一開關經組態以將該第一數位線選擇性地耦合至該第一感測節點；一第二開關，其耦合至該第二數位線及該第二感測節點，該第二開關經組態以將該第二數位線選擇性地耦合至該第二感測節點，其中該第一選擇組件、該第二選擇組件及該鐵電電容器垂直地堆疊。
  6. 如請求項5之記憶體裝置，其進一步包含經組態以將一讀取電壓提供至該第一數位線之一驅動器電路。
  7. 如請求項5之記憶體裝置，其中該感測組件包含：一第一p型場效電晶體，其具有一閘極；一第一n型場效電晶體，其具有耦合至該第一p型場效電晶體之該閘極的一閘極；一第二p型場效電晶體，其具有一閘極；一第二n型場效電晶體，其具有耦合至該第二p型場效電晶體之該閘極的一閘極；一第一感測節點，其耦合至該第一p型場效電晶體及該第一n型場效電晶體之汲極，且進一步耦合至該第二p型場效電晶體及該第二n型場效電晶體之該等閘極；及一第二感測節點，其耦合至該第二p型場效電晶體及該第二n型場效電晶體之汲極，且進一步耦合至該第一p型場效電晶體及該第一n型場效電晶體之該等閘極。
  8. 如請求項7之記憶體裝置，其進一步包含：複數個第一存取線，其等各耦合至複數個鐵電記憶體單元之一各自鐵電記憶體單元之該第一選擇組件；及複數個第二存取線，其等各耦合至該複數個鐵電記憶體單元之一各自鐵電記憶體單元之該第二選擇組件。
  9. 如請求項5之記憶體裝置，其中該鐵電記憶體單元包含：一第一極板，其耦合至該第一選擇組件；一第二極板，其耦合至該第二選擇組件；及一鐵電材料，其定位於該第一極板與該第二極板之間。
  10. 如請求項5之記憶體裝置，其進一步包含一參考開關，該參考開關耦合至該第一感測節點且經組態以將一參考電壓提供至該第一感測節點。
  11. 如請求項5之記憶體裝置，其進一步包含：複數個鐵電記憶體單元，其等耦合至該第一數位線及該第二數位線，該複數個鐵電記憶體單元之各鐵電記憶體單元包括各自第一選擇組件及第二選擇組件。
  12. 如請求項5之記憶體裝置，其中該第一數位線及該第二數位線相對於彼此垂直偏移，且該鐵電電容器垂直地設置於該第一選擇組件與該第二選擇組件之間。
  13. 一種記憶體裝置，其包含：複數個記憶體單元，其等配置成列及行，各記憶體單元包括一第一選擇組件及一第二選擇組件且進一步包括耦合於該第一選擇組件與該第二選擇組件之間的一鐵電電容器；複數對字線，該複數對字線之各對字線耦合至一各自記憶體單元列；複數對數位線，該複數對數位線之各對數位線耦合至一各自記憶體單元行；一列解碼器，其耦合至該複數對字線且經組態以基於一列位址來啟動一對字線；一行解碼器，其耦合至該複數對數位線且經組態以基於一行位址來啟動一對數位線；及多個感測組件，其等耦合至該複數對數位線且經組態以判定一經啟動之記憶體單元列之記憶體單元之儲存狀態，其中該第一選擇組件、該第二選擇組件及該鐵電電容器在一垂直方向上設置且對準。
  14. 如請求項13之記憶體裝置，其中該複數對數位線之各者包括耦合至該各自記憶體單元行之記憶體單元之該等第一選擇組件的一第一數位線且進一步包括耦合至該各自記憶體單元行之記憶體單元之該等第二選擇組件的一第二數位線。
  15. 如請求項14之記憶體裝置，其中該等感測組件包含耦合至該複數個數位線之各對數位線的一各自感測組件。
  16. 如請求項15之記憶體裝置，其中各感測組件經組態以將該感測組件耦合至其之該對數位線之該第二數位線驅動至一電壓，且該感測組件經進一步組態以將該感測組件耦合至其之該對數位線之該第一數位線驅動至與該第二數位線之該電壓互補的一電壓。
  17. 如請求項14之記憶體裝置，其中該複數對字線之各對字線包括耦合至該各自記憶體單元列之該等第一選擇組件之閘極的一第一字線且進一步包括耦合至該各自記憶體單元列之該等第二選擇組件之閘極的一第二字線，其中該各自記憶體單元列之該等第一選擇組件由該第一字線啟動且該各自記憶體單元列之該等第二選擇組件由該第二字線啟動。
  18. 如請求項13之記憶體裝置，其中該第一選擇組件、該第二選擇組件及該鐵電電容器經垂直堆疊，且該鐵電電容器垂直地介於該第一選擇組件與該第二選擇組件之間。
  19. 一種記憶體操作之方法，其包含：將一記憶體電容器之一第一極板耦合至一第一數位線；將該記憶體電容器之一第二極板耦合至一第二數位線；將一讀取電壓提供至該記憶體電容器之該第一極板以引起該記憶體電容器之該第二極板處之一電壓變化；感測該記憶體電容器之該第二極板處之一電壓與一參考電壓之間的一電壓差；放大該電壓差以提供一放大電壓差，其藉由回應於該記憶體電容器之該第二極板之該電壓大於該參考電壓而將一感測組件之一第一感測節點驅動至接地且將該感測組件之一第二感測節點驅動至一供應電壓；及藉由回應於該記憶體電容器之該第二極板之該電壓小於該參考電壓而將一感測組件之該第一感測節點驅動至該供應電壓且將該感測組件之一第二感測節點驅動至接地，其中該感測組件之該第一感測節點及該第二感測節點分別經由一第一開關及一第二開關耦合至該第一數位線及該第二數位線；分別通過該第一數位線及該第二數位線將該放大電壓差施加於該記憶體電容器之該第一極板及該第二極板；使該記憶體電容器之該第一極板與該第一數位線解耦合；及使該記憶體電容器之該第二極板與該第二數位線解耦合。
  20. 如請求項19之方法，其中將該記憶體電容器之該第一極板耦合至該第一數位線及將該記憶體電容器之該第二極板耦合至該第二數位線包含：分別啟動一第一選擇組件及啟動一第二選擇組件。
  21. 如請求項19之方法，其中將該記憶體電容器之該第一極板耦合至該第一數位線及將該記憶體電容器之該第二極板耦合至該第二數位線係同時發生的。
  22. 如請求項19之方法，其中該記憶體電容器包含一鐵電記憶體電容器。
  23. 如請求項19之方法，其進一步包含：啟動耦合至該第二極板且提供該參考電壓之一感測組件。
  24. 一種記憶體操作之方法，其包含：驅動耦合至一鐵電記憶體單元之一第一極板之一第一數位線上的一讀取電壓以引起該鐵電記憶體單元之一第二極板處之一電壓變化，通過耦合至該鐵電記憶體單元之該第二極板之一第二數位線將該鐵電記憶體單元之該第二極板處之該電壓變化提供至一感測放大器之一第二感測節點；將一參考電壓提供至一感測放大器之一第一感測節點；在該感測放大器之該第二感測節點自該第二數位線解耦合之後，比較該感測放大器之該第二感測節點處之該電壓與該第一感測節點之該電壓；基於該比較來將該第一感測節點及該第二感測節點驅動至互補電壓位準；將該第一感測節點耦合至該第一數位線以分別通過該第一數位線及該第二數位線將該等互補電壓位準提供至該鐵電記憶體單元之該第一極板及該第二極板；及使該第一極板及該第二極板分別與該第一數位線及該第二數位線隔離。
  25. 如請求項24之方法，其進一步包含：將該第一感測節點及該第二感測節點驅動至相反互補電壓位準，其中該等相反互補電壓位準耦合至該第一極板及該第二極板以改變該鐵電記憶體單元之極化。
  26. 如請求項24之方法，其進一步包含：在基於該比較來將該第一感測節點及該第二感測節點驅動至互補電壓位準之後，將該第二節點耦合至該第二數位線。
  27. 如請求項24之方法，其中將該第一感測節點耦合至該第一數位線以分別通過該第一數位線及該第二數位線將該等互補電壓位準提供至該鐵電記憶體單元之該第一極板及該第二極板及使該第一極板及該第二極板分別與該第一數位線及該第二數位線隔離使該鐵電記憶體單元上之資料恢復。
  28. 如請求項24之方法，其進一步包含：在使該第一極板及該第二極板與該第一數位線及該第二數位線隔離之前，將該第一感測節點及該第二感測節點驅動至一相同電壓。
  29. 如請求項24之方法，其中該等互補電壓位準包含一供應電壓及接地。
TW106128400A 2016-08-31 2017-08-22 包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法 TWI650751B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662381879P 2016-08-31 2016-08-31
US62/381,879 2016-08-31

Publications (2)

Publication Number Publication Date
TW201812759A TW201812759A (zh) 2018-04-01
TWI650751B true TWI650751B (zh) 2019-02-11

Family

ID=61243293

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106128400A TWI650751B (zh) 2016-08-31 2017-08-22 包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法

Country Status (8)

Country Link
US (5) US10074414B2 (zh)
EP (1) EP3507805B1 (zh)
JP (1) JP6777369B2 (zh)
KR (1) KR102233267B1 (zh)
CN (1) CN109643570B (zh)
SG (1) SG11201901168UA (zh)
TW (1) TWI650751B (zh)
WO (1) WO2018044486A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109690680B (zh) 2016-08-31 2023-07-21 美光科技公司 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法
KR102188490B1 (ko) 2016-08-31 2020-12-09 마이크론 테크놀로지, 인크. 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법
WO2018044486A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
SG11201901210UA (en) 2016-08-31 2019-03-28 Micron Technology Inc Ferroelectric memory cells
KR102749001B1 (ko) 2016-12-28 2025-01-02 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10667621B2 (en) * 2018-04-19 2020-06-02 Micron Technology, Inc. Multi-stage memory sensing
US11127449B2 (en) * 2018-04-25 2021-09-21 Micron Technology, Inc. Sensing a memory cell
US11031059B2 (en) * 2019-02-21 2021-06-08 Sandisk Technologies Llc Magnetic random-access memory with selector voltage compensation
US11062763B2 (en) 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access
DE102020100777B4 (de) * 2019-08-30 2024-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Analoge nichtflüchtige Speichervorrichtung unter Verwendung eines polyferroelektrischen Films mit zufälligen Polarisationsrichtungen
US11605421B2 (en) * 2020-07-17 2023-03-14 Micron Technology, Inc. Semiconductor device having driver circuits and sense amplifiers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483737B2 (en) * 2000-10-17 2002-11-19 Kabushiki Kaisha Toshiba Ferroelectric memory device
US20050122763A1 (en) * 2003-10-31 2005-06-09 Mitsuhiro Yamamura Ferroelectric memory device and electronic apparatus

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103342A (en) 1976-06-17 1978-07-25 International Business Machines Corporation Two-device memory cell with single floating capacitor
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US4853893A (en) 1987-07-02 1989-08-01 Ramtron Corporation Data storage device and method of using a ferroelectric capacitance divider
US4888733A (en) 1988-09-12 1989-12-19 Ramtron Corporation Non-volatile memory cell and sensing method
DE4118847A1 (de) 1990-06-08 1991-12-12 Toshiba Kawasaki Kk Halbleiterspeicheranordnung mit ferroelektrischem kondensator
JP3169599B2 (ja) 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
US5241503A (en) * 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
JPH0541502A (ja) 1991-05-28 1993-02-19 Sharp Corp 半導体記憶装置
US5218566A (en) 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
US5350705A (en) 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
US5309391A (en) 1992-10-02 1994-05-03 National Semiconductor Corporation Symmetrical polarization enhancement in a ferroelectric memory cell
JP3483210B2 (ja) * 1992-10-12 2004-01-06 ローム株式会社 強誘電体不揮発性記憶装置
KR970000870B1 (ko) * 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치
US5539279A (en) 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
US5381364A (en) 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5373463A (en) 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5424975A (en) 1993-12-30 1995-06-13 Micron Technology, Inc. Reference circuit for a non-volatile ferroelectric memory
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5798964A (en) 1994-08-29 1998-08-25 Toshiba Corporation FRAM, FRAM card, and card system using the same
JP3591790B2 (ja) 1994-08-29 2004-11-24 東芝マイクロエレクトロニクス株式会社 強誘電体メモリおよびこれを用いたカードおよびカードシステム
JP3590115B2 (ja) 1994-12-20 2004-11-17 株式会社日立製作所 半導体メモリ
JP3186485B2 (ja) 1995-01-04 2001-07-11 日本電気株式会社 強誘電体メモリ装置およびその動作制御方法
EP1069573B1 (en) * 1995-08-02 2003-04-23 Matsushita Electric Industrial Co., Ltd Ferroelectric memory device with reset circuit
US5598366A (en) 1995-08-16 1997-01-28 Ramtron International Corporation Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers
JPH09288891A (ja) 1996-04-19 1997-11-04 Matsushita Electron Corp 半導体メモリ装置
US5912846A (en) 1997-02-28 1999-06-15 Ramtron International Corporation Serial ferroelectric random access memory architecture to equalize column accesses and improve data retention reliability by mitigating imprint effects
JPH10270654A (ja) 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JPH10320981A (ja) 1997-05-19 1998-12-04 Rohm Co Ltd 強誘電体メモリ
KR100306823B1 (ko) * 1997-06-02 2001-11-30 윤종용 강유전체메모리셀들을구비한불휘발성메모리장치
US5917746A (en) 1997-08-27 1999-06-29 Micron Technology, Inc. Cell plate structure for a ferroelectric memory
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
KR100297874B1 (ko) 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
US5959878A (en) 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
JPH11110976A (ja) * 1997-10-02 1999-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6028783A (en) 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
US6072711A (en) 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
US6477098B1 (en) * 1997-12-19 2002-11-05 Micron Technology, Inc. Dynamic random access memory array having segmented digit lines
EP0928004A3 (en) 1997-12-31 1999-12-15 Texas Instruments Inc. Ferroelectric memory
JP3495905B2 (ja) * 1998-02-19 2004-02-09 シャープ株式会社 半導体記憶装置
JP4299913B2 (ja) 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
US6028784A (en) 1998-05-01 2000-02-22 Texas Instruments Incorporated Ferroelectric memory device having compact memory cell array
JP3249470B2 (ja) 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100282045B1 (ko) 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
US5995407A (en) 1998-10-13 1999-11-30 Celis Semiconductor Corporation Self-referencing ferroelectric memory
JP2000187989A (ja) 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
JP2000268581A (ja) 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
US6147895A (en) 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
JP4350222B2 (ja) 1999-08-26 2009-10-21 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置の動作方法
JP4253734B2 (ja) 1999-09-02 2009-04-15 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置およびその装置からのデータ読み出し方法
DE19950581A1 (de) 1999-10-20 2001-04-26 Infineon Technologies Ag Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
JP3617615B2 (ja) 1999-11-08 2005-02-09 シャープ株式会社 強誘電体記憶装置
KR100320435B1 (ko) 1999-11-22 2002-01-15 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
KR100340074B1 (ko) 1999-12-28 2002-06-12 박종섭 넓은 액티브영역 상부에 위치한 강유전체 커패시터를 갖는강유전체 기억소자
DE60129075T2 (de) * 2000-05-29 2008-03-06 Japan Polychem Corp. Olefinpolymerisationskatalysator, Verfahren zur Olefinpolymerisation damit
US6449184B2 (en) * 2000-06-19 2002-09-10 Matsushita Electric Industrial Co., Ltd. Method for driving semiconductor memory
CN100559504C (zh) 2000-08-30 2009-11-11 微技术公司 具有存储器单元的集成电路器件及其实现方法和半导体存储器单元
EP1187140A3 (en) * 2000-09-05 2002-09-11 Matsushita Electric Industrial Co., Ltd. Method for driving semiconductor memory
US6720596B2 (en) 2000-10-17 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for driving the same
TW536815B (en) 2001-03-05 2003-06-11 Toshiba Corp Ferroelectric random access memory
DE10131961A1 (de) 2001-07-02 2003-01-23 Siemens Ag N-Punkt-Stromrichterschaltung
JP3688232B2 (ja) 2001-09-04 2005-08-24 松下電器産業株式会社 強誘電体記憶装置
US7408218B2 (en) * 2001-12-14 2008-08-05 Renesas Technology Corporation Semiconductor device having plural dram memory cells and a logic circuit
JP2003197769A (ja) 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
JP3957520B2 (ja) 2002-02-07 2007-08-15 富士通株式会社 電圧生成回路
JP4035350B2 (ja) 2002-03-18 2008-01-23 富士通株式会社 半導体装置及び半導体装置製造方法
JP3650077B2 (ja) 2002-03-29 2005-05-18 沖電気工業株式会社 半導体記憶装置
US6538914B1 (en) 2002-04-01 2003-03-25 Ramtron International Corporation Ferroelectric memory with bit-plate parallel architecture and operating method thereof
JP3984090B2 (ja) * 2002-04-01 2007-09-26 株式会社東芝 強誘電体メモリ装置
US6704218B2 (en) 2002-04-02 2004-03-09 Agilent Technologies, Inc. FeRAM with a single access/multiple-comparison operation
KR100474737B1 (ko) 2002-05-02 2005-03-08 동부아남반도체 주식회사 고집적화가 가능한 디램 셀 구조 및 제조 방법
US6809949B2 (en) 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US20040090613A1 (en) 2002-07-17 2004-05-13 Goix Philippe J. Method for measuring the volume of cells or particles
KR100456598B1 (ko) 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
US6898104B2 (en) 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US20040095799A1 (en) * 2002-11-20 2004-05-20 Michael Jacob 2T2C signal margin test mode using different pre-charge levels for BL and/BL
US20040119105A1 (en) 2002-12-18 2004-06-24 Wilson Dennis Robert Ferroelectric memory
JP3806084B2 (ja) * 2002-12-25 2006-08-09 株式会社東芝 強誘電体メモリ及びそのデータ読み出し方法
KR100454254B1 (ko) 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
JP4250143B2 (ja) 2003-02-27 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2004281736A (ja) 2003-03-17 2004-10-07 Nec Electronics Corp 半導体記憶装置
JP2004288282A (ja) * 2003-03-20 2004-10-14 Fujitsu Ltd 半導体装置
EP1622162B1 (en) 2003-04-10 2009-11-18 Fujitsu Microelectronics Limited Ferroelectric memory and method for reading its data
JP4157553B2 (ja) 2003-05-27 2008-10-01 富士通株式会社 強誘電体メモリ
JP4015968B2 (ja) 2003-06-09 2007-11-28 株式会社東芝 強誘電体メモリ
US6967365B2 (en) 2003-07-15 2005-11-22 Texas Instruments Incorporated Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
US7019352B2 (en) 2003-08-07 2006-03-28 Texas Instruments Incorporated Low silicon-hydrogen sin layer to inhibit hydrogen related degradation in semiconductor devices having ferroelectric components
JP2005141833A (ja) 2003-11-06 2005-06-02 Seiko Epson Corp 強誘電体メモリ装置及び電子機器
KR100513309B1 (ko) 2003-12-05 2005-09-07 삼성전자주식회사 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들
JP2005223137A (ja) 2004-02-05 2005-08-18 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置
JP4364052B2 (ja) * 2004-04-28 2009-11-11 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7200062B2 (en) 2004-08-31 2007-04-03 Micron Technology, Inc. Method and system for reducing the peak current in refreshing dynamic random access memory devices
CN1812105A (zh) 2005-01-24 2006-08-02 鸿富锦精密工业（深圳）有限公司 铁电记忆体装置及其制造方法
KR100575005B1 (ko) 2005-03-23 2006-05-02 삼성전자주식회사 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치
US7957212B2 (en) 2005-03-31 2011-06-07 Hynix Semiconductor Inc. Pseudo SRAM
JP2006338747A (ja) * 2005-05-31 2006-12-14 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
JP4756915B2 (ja) 2005-05-31 2011-08-24 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
JP2007004839A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100765872B1 (ko) 2005-08-02 2007-10-11 후지쯔 가부시끼가이샤 강유전체 메모리
US7164595B1 (en) 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
JP4746390B2 (ja) 2005-09-15 2011-08-10 株式会社東芝 半導体記憶装置
JP4783112B2 (ja) 2005-10-11 2011-09-28 株式会社日立製作所 署名履歴保管装置
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
JP4932273B2 (ja) * 2006-02-13 2012-05-16 ローム株式会社 強誘電体キャパシタを用いた演算処理回路および演算方法
JP2007266494A (ja) 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP2008066603A (ja) 2006-09-08 2008-03-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP4545133B2 (ja) 2006-11-09 2010-09-15 富士通株式会社 半導体記憶装置及びその製造方法
JP4493666B2 (ja) 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ
JP5163641B2 (ja) 2007-02-27 2013-03-13 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
KR100849794B1 (ko) * 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
EP2182634A1 (en) 2007-08-22 2010-05-05 Rohm Co., Ltd. Data holding device
JP5162276B2 (ja) 2008-02-28 2013-03-13 ローム株式会社 強誘電体メモリ装置
JP4660564B2 (ja) 2008-03-11 2011-03-30 株式会社東芝 半導体記憶装置
JP2010062329A (ja) 2008-09-03 2010-03-18 Toshiba Corp 半導体装置及びその製造方法
US8009459B2 (en) 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
JP5295991B2 (ja) 2010-02-15 2013-09-18 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8405155B2 (en) 2010-09-23 2013-03-26 United Microelectronics Corp. Semiconductor structure with gate structure, source/drain region and recess filling with epitaxial layer
US20120074466A1 (en) 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
JP5621541B2 (ja) 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
JP5500051B2 (ja) 2010-11-22 2014-05-21 富士通セミコンダクター株式会社 強誘電体メモリ
US8477522B2 (en) * 2010-12-30 2013-07-02 Texas Instruments Incorporated Ferroelectric memory write-back
US8508974B2 (en) * 2010-12-30 2013-08-13 Texas Instruments Incorporated Ferroelectric memory with shunt device
US20120307545A1 (en) 2011-06-01 2012-12-06 Texas Instruments Incorporated Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories
WO2013011600A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体記憶装置を駆動する方法
JP2013065604A (ja) 2011-09-15 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
JP6145972B2 (ja) 2012-03-05 2017-06-14 富士通セミコンダクター株式会社 不揮発性ラッチ回路及びメモリ装置
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
KR101994309B1 (ko) * 2013-03-27 2019-09-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10216484B2 (en) 2014-06-10 2019-02-26 Texas Instruments Incorporated Random number generation with ferroelectric random access memory
US10134984B1 (en) 2014-12-31 2018-11-20 Crossbar, Inc. Two-terminal memory electrode comprising a non-continuous contact surface
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US9514797B1 (en) 2016-03-03 2016-12-06 Cypress Semiconductor Corporation Hybrid reference generation for ferroelectric random access memory
CN109690680B (zh) 2016-08-31 2023-07-21 美光科技公司 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法
SG11201901210UA (en) 2016-08-31 2019-03-28 Micron Technology Inc Ferroelectric memory cells
WO2018044486A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
KR102188490B1 (ko) 2016-08-31 2020-12-09 마이크론 테크놀로지, 인크. 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483737B2 (en) * 2000-10-17 2002-11-19 Kabushiki Kaisha Toshiba Ferroelectric memory device
US20050122763A1 (en) * 2003-10-31 2005-06-09 Mitsuhiro Yamamura Ferroelectric memory device and electronic apparatus

Also Published As

Publication number Publication date
CN109643570B (zh) 2023-11-21
WO2018044486A1 (en) 2018-03-08
JP2019534529A (ja) 2019-11-28
EP3507805A1 (en) 2019-07-10
TW201812759A (zh) 2018-04-01
JP6777369B2 (ja) 2020-10-28
CN109643570A (zh) 2019-04-16
US20180374528A1 (en) 2018-12-27
US11205468B2 (en) 2021-12-21
US20220036936A1 (en) 2022-02-03
US10418083B2 (en) 2019-09-17
US20180061469A1 (en) 2018-03-01
US20200005850A1 (en) 2020-01-02
EP3507805B1 (en) 2025-10-01
KR102233267B1 (ko) 2021-03-30
SG11201901168UA (en) 2019-03-28
US10885964B2 (en) 2021-01-05
US10074414B2 (en) 2018-09-11
US11574668B2 (en) 2023-02-07
US20210074345A1 (en) 2021-03-11
KR20190037366A (ko) 2019-04-05
EP3507805A4 (en) 2020-06-03

Similar Documents

Publication Publication Date Title
TWI650751B (zh) 包括鐵電記憶體且用於操作鐵電記憶體之裝置及方法
TWI681544B (zh) 用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法
TWI668687B (zh) 包含鐵電記憶體及用於存取鐵電記憶體之裝置與方法
TWI716011B (zh) 鐵電記憶體單元
CN109390008B (zh) 用于读取存储器单元的设备和方法