TWI666695B

TWI666695B - 具劃線導體之半導體晶圓及測試方法

Info

Publication number: TWI666695B
Application number: TW106145702A
Authority: TW
Inventors: John Jude O'donnell; 約翰茱德歐唐納; Colin G. Lyden; 柯林Ｇ萊登; Shane Geary; 夏安吉瑞; Jonathan Ephraim David Hurwitz; 約翰生以法蓮大衛赫維茲; Brian Beucler; 布萊恩布克勒
Original assignee: Analog Devices Global Unlimited Company; 百慕達商亞德諾半導體環球無限公司
Priority date: 2016-12-30
Filing date: 2017-12-26
Publication date: 2019-07-21
Also published as: DE102017131023A1; CN108269747A; TW201826362A; DE102017131023B4; US20180190549A1

Abstract

所提供之一半導體晶圓包括至少二積體電路(ICs)；一劃線，其鄰近該至少二積體電路進行延伸；以及一第一導體，其於該劃線內延伸並電性耦合至該至少二積體電路。

Description

具劃線導體之半導體晶圓及測試方法

本發明係關於一種半導體晶圓，特別是有關於一種具劃線導體之半導體晶圓。

於積體電路製造過程中，大量積體電路(IC)晶粒形成於一單一半導體晶圓上。該等積體電路排列成網格圖案，於其等間具有劃線。於該等積體電路經於該半導體晶圓上製造後，係以稱為「單一化(singulation)」之程序沿該劃線對晶圓進行切割，以分離獨立積體電路用於後續之封裝與使用。

於積體電路製造過程中，會執行多種層級之檢測。在測試電路(test circuit)上執行晶圓級程序控制檢測以測試一積體電路製造程序是否確實產生滿足製造程序要求之電路。往常，程序控制測試電路係形成於劃線內，以於製造程序測試過程中使用。例如，一程序控制測試電路通常包括一測試電晶體裝置，其係形成於一劃線內。於切割晶圓以分離獨立積體電路而用於封裝之前，會於獨立積體電路上執行晶圓級積體電路測試。於造成封裝成本產生與進一步測試前，晶圓級積體電路測試係用以識別與丟棄具缺陷之積體電路。晶圓級測試亦透過將形成於其上的積體電路之一完整晶圓加熱至多種不同溫度中之每一者，並透過校正每一積體電路以於各不同溫度下適當操作，來有效地校正大量積體電路以用於不同溫度下之操作。積體電路經單一化與封裝後，常執行獨立積體電路級功能性測試。

獨立積體電路包括電接觸墊，其等用以於積體電路之單一化與封裝前進行晶圓級測試，以及於封裝後進行額外測試與操作使用。一積體電路測試裝置通常包括探針觸點，其用以接觸獨立積體電路上之積體電路接觸墊，以對積體電路提供測試刺激訊號並以接收來自該積體電路之測試結果訊號。於晶圓級測試過程中，該接觸墊接收由該外部測試裝置之至少一針狀探針觸點所提供之測試刺激訊號，並經由該探針觸點將測試結果訊號提供至該測試裝置。一晶圓上之積體電路通常以逐次或劃分為小群組進行測試。於任一情況下，探針觸點慣常與待測試之獨立積體電路或積體電路群組之接觸墊物理性與電性接觸。可能需跨一晶圓進行數次探針接觸測試關卡以進行所有必要之測試。例如，可能需於多種不同溫度中之每一者下進行一獨立測試關卡。每一積體電路或一積體電路群組之測試皆需一校準程序以校準獨立探針觸點，用以與獨立積體電路接觸墊物理性和與電性接觸。因此，晶圓級積體電路測試係為一耗時程序。

於此提供一半導體晶圓，其中之導體係於劃線內延伸。該等劃線延伸鄰近於設置於該晶圓上之積體電路(ICs)。可透過該劃線內之導體將訊號提供至該等積體電路。

於一層面，一半導體晶圓包括第一與第二積體電路，以及於其等間延伸之一劃線。一金屬導體係於該劃線內延伸，並與該第一與第二積體電路中之至少一者電性耦合。

於另一層面，一半導體晶圓包括複數個積體電路，其等排列於包括複數列積體電路與複數行積體電路之一二維網格中。複數條第一劃線各延伸鄰近於鄰列之積體電路中之多個積體電路。複數條第二劃線各延伸鄰近於鄰行之積體電路中之多個積體電路。複數個第一導體各延伸鄰近於一第一劃線內之多個積體電路。

於另一層面，係提供積體電路之一晶圓級測試方法，其包括於一劃線內之一金屬導體與一積體電路間傳導一電子訊號。

100‧‧‧晶圓

100-1‧‧‧晶圓部分

100-2‧‧‧晶圓部分

102‧‧‧積體電路

102-1‧‧‧積體電路

102-2‧‧‧積體電路

102-3‧‧‧積體電路

102-4‧‧‧積體電路

102-5‧‧‧積體電路

102-6‧‧‧積體電路

102₁-102₅₆‧‧‧積體電路

104‧‧‧第一劃線

104-1‧‧‧劃線部分/第一劃線/劃線

106‧‧‧第二劃線

106-1‧‧‧第二劃線/劃線

106-2‧‧‧第二劃線/劃線

212‧‧‧電路結構

222‧‧‧基板區域

224‧‧‧層體

302‧‧‧晶載電路/晶載電路系統/電路

304‧‧‧功能性電路系統/能隙參考

306‧‧‧測量電路系統/邏輯電路系統/邏輯電路

308‧‧‧儲存電路系統/修正儲存器/儲存電路/晶載儲存電路系統

312‧‧‧電壓功率導體線/電壓功率導體/功率/功率線

312-1‧‧‧電壓功率導體

314‧‧‧控制訊號導體線/控制訊號導體/控制線/控制訊號線

314-1‧‧‧電壓功率導體

314-2‧‧‧電壓功率導體

316‧‧‧參考訊號導體線/參考訊號導體/參考訊號線/線

341‧‧‧訊號導體線/第一測試墊

342‧‧‧訊號導體線/第二測試墊

343‧‧‧訊號導體線/第三測試墊

344‧‧‧訊號導體線

400‧‧‧晶載積體電路測試程序

402‧‧‧方塊

404‧‧‧方塊

406‧‧‧方塊

408‧‧‧方塊

410‧‧‧方塊

412‧‧‧方塊

500‧‧‧晶圓

502‧‧‧倍縮光罩曝露區域

504‧‧‧對準平面

512‧‧‧晶圓級測試墊網格區位

524‧‧‧區域

526‧‧‧區域

528‧‧‧區域

530‧‧‧區域

602‧‧‧晶圓級測試接觸墊/接觸墊

700‧‧‧倍縮光罩曝露區域

702‧‧‧第一晶圓級測試接觸墊

704‧‧‧第二晶圓級測試接觸墊

706‧‧‧第三晶圓級測試接觸墊

712‧‧‧第一劃線導體/第一劃線

714‧‧‧第二劃線導體/第二劃線

722‧‧‧第一劃線

724‧‧‧第二劃線

726-1‧‧‧第三劃線導體

726-2‧‧‧第四劃線導體

732‧‧‧第一交叉劃線導體

734‧‧‧第二交叉劃線導體

800‧‧‧程序

802‧‧‧方塊

804‧‧‧方塊

806‧‧‧方塊

808‧‧‧方塊

810‧‧‧方塊

812‧‧‧決定方塊

814‧‧‧方塊

816‧‧‧方塊

831‧‧‧獨立導體部分

841‧‧‧開關電路

851‧‧‧獨立開關控制線

本發明將藉由範例參照以下附圖加以陳明：圖1為一作為示範例的說明性圖式，其顯示一晶圓之部分，其包括排列成一二維網格圖案之大量積體電路，其中劃線係於積體電路之間標定界線。

圖2為圖1之半導體晶圓之部分之作為示範例的放大橫截面視圖，其顯示一劃線於相鄰積體電路之間進行延伸。

圖3A為一作為示範例的圖式，其表示設置於獨立積體電路內參與晶圓級測試之晶載(on-chip)電路以及位於形成於圖1之半導體晶圓上劃線內之訊號導體。

圖3B為一作為示範例的圖式，其表示參與晶圓級測試相關之替代晶載電路，其部分設置於獨立積體電路內，且部分設置於形成於圖1之半導體晶圓之一替代實施例上之劃線內。

圖4為一作為示範例的流程圖表，其表示一積體電路測試程序，其跨越劃線傳送與接收晶圓級測試訊號。

圖5A為一晶圓之作為示範例的俯視圖，其包括排列成一二維網格圖案之大量倍縮光罩曝光區域範例。

圖5B為圖5A之晶圓一倍縮光罩曝光區域範例之一放大視圖。

圖6為包括數個晶圓級測試墊網格位置之該晶圓之一作為示範例的示意圖，各包括數個晶圓級測試接觸墊，與具與某些晶圓級測試接觸墊接觸之測試探針之一測試裝置。

圖7為一作為示範例的圖式，其顯示劃線導體路徑與一倍縮光罩曝光區域內晶圓級測試墊網格位置布局之一替代實施例。

圖8為一作為示範例的流程圖，表示於一倍縮光罩曝光區域內識別一具有缺陷之積體電路之一程序。

圖9為一作為示範例的方塊圖，顯示圖1中晶圓100之一部分之細節。

圖1為一作為示範例的圖式，顯示一晶圓100之一部分，包括大量積體電路(integrated circuits，ICs)102，其等排列成一二維網格圖案，其中劃線104、106係於積體電路之間標定界線。複數條第一劃線104係平行於一第一軸(例如，水平之X軸)進行延伸，且數條第二劃線106係平行於與該第一軸垂直之一第二軸(例如，垂直之Y軸)。該第一劃線104與第二劃線106界定一二維劃線網格圖案，其中各積體電路102係由兩條第一劃線104與兩條第二劃線106所界定。於晶圓級測試過程中，由一非晶載(off-chip)測試裝置(圖中未顯示出)所產生之功率訊號、控制訊號與參考訊號係傳遞跨越該等劃線104與/或該等劃線106，以抵達該晶圓100上之所有積體電路。

於某些實施例中，一劃線104、106包括穿設形成於一基板上之層體之細長槽體、溝道或開口。於某些實施例中，該等劃線係由一材料所填充，例如二氧化矽，藉以產生具有一物理結構之一劃線。或者，於某些實施例中，該等劃線可包括一細長隆凸區域或方台結構。該等劃線104、106可與各積體電路102之形成同時所產生。

圖2為一用於說明的範例，係圖1之半導體晶圓100之一部分之橫截面視圖，其顯示於該劃線部分104-1之相反側上相鄰之積體電路102-1、102-2之間進行延伸之一第一劃線104-1之一部分之一橫截面視圖。該劃線部分104-1包括一第一金屬導體層(M1)與一第二金屬導體層(M2)，以於該劃線104-1內延伸以傳導一積體電路之至少一控制訊號、一功率訊號與一參考訊號。於某些實施例中，至少一金屬導體層M1、M2係直接延伸跨越一劃線以將一劃線之相反側上彼此相鄰之積體電路相連接。於某些實施例中，金屬導體係沿一劃線之長度之一部分進行延伸以將非相鄰之積體電路耦合。

該半導體晶圓100提供一基板區域222，複數層體224於積體電路製造過程中係沉積於其上。於某些實施例中，該等層體224係為相互交替之導電型層體與絕緣型層體。該積體電路包括電路結構212，例如電晶體裝置結構。一特定層體可包括數個子層體，例如於一鈦鎢合金層體上之一鋁層體，而該絕緣型層體可包括數個子層體，例如一電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)層體、一旋塗式玻璃(spin-on-glass，SOG)層體或於一氧化層體上之其他層體。

圖3A為一作為示範例的圖式，其表示一晶圓部分100-1係包括三個積體電路102，其等各自包括與參與晶圓級測試有關之晶載電路302。於晶圓部分100-1之範例中，各積體電路102包括晶載電路系統302，其係透過由該劃線106內所延伸之訊號導體線341至343上所提供之訊號所供電與控制。該等訊號導體線341至344係與獨立積體電路102內之晶載電路系統302耦合。更具體而言，該訊號導體線耦合至多個積體電路102之晶載電路系統302，其等共享該等導體線341至344上之訊號。於某些實施例中，多條訊號導體線341至344穿越複數積體電路102並穿越複數條劃線106，以將所共享之訊號傳遞至複數透過該劃線106彼此相分離之積體電路。

該晶載電路302之範例包括功能性電路系統304，其耦合至用以測試該功能性電路系統304效能之測量電路系統306以及用以儲存測量結果之儲存電路系統308。於某些實施例中，一晶載電路302係作為一檢測電路，且該儲存電路系統308儲存測量結果，該等測量結果表示根據所儲存之測量校正該功能性電路系統306效能之校正數值。該測量電路系統306通常測量電壓或電流中至少一者以決定效能特性，例如頻率、阻抗、增益或線性度。如參閱以下圖3B所闡釋，於某些實施例中，當一積體電路係經校正後，參與晶圓級測試且未受使用之一晶載電路302之一部分，例如某些測量電路系統304，係設置於該劃線106內。

晶片處理與封裝操作之改變會使功能性電路，例如類比電路與感測器偏離其目標規格之偏差。為最佳化於其中放置該些元件之系統之效能，需經常「修正」(trim)電路系統以滿足規格要求。一修正操作係對於因該些元件之製造差異所引起該類比電路之效能改變進行補償。或者，於非進行修正之某些實施例中，一測量數值之紀錄係經儲存以用於後續進行補償。

更具體而言，於所示之範例中，該功能性電路系統304包括一能隙參考(bandgap reference，BGR)，而該測量電路系統306包括一修正邏輯電路，其係設置以執行至少一修正演算法，以及該儲存電路系統308包括一修正數值儲存電路。能隙參考通常係作為電壓參考，其不受溫度、電源電壓與製程參數變化之影響。一能隙參考通常透過一修正程序進行校正，以於不同溫度能適當操作。該作為示範例的能隙參考功能性電路系統304之修正係透過利用該修正邏輯測量電路系統304所執行之一演算法所控制。該修正邏輯測量電路系統306可經設置以執行多種修正演算法中之至少一者，其等係可操作以確定校正數值用以調整於該修正能隙參考功能性電路系統304中所使用之參考修正位元之數值。於某些實施例中，修正係涉及一次性編程，於其中該修正儲存器包括，經常受切割或未切割之保險絲，以及/或透過編程之一次性可編程專用記憶體，例如一唯讀記憶體。於其他實施例中，修正係涉及多次性編程，於其中該修正儲存器308包括快閃儲存器，其可經多次重新編程。根據該修正演算法之結果選擇一組「修正位元」，以指示保險絲中需經切割與不需切割者，以及/或指示記憶體位元中設置於一專用唯讀記憶體或快閃儲存器中者。

一電壓功率導體線312、控制訊號導體線314與參考訊號導體線316係由一積體電路102跨該晶圓部分100-1延伸至下一者，並跨該劃線106延伸以到達該晶圓部分100-1之所有積體電路102。該電壓功率導體312係經耦合以經由至少一第一測試墊341接收來自一非晶載來源，例如一測試器(於下所述)之一電壓功率訊號。該控制訊號導體314係經耦合以經由至少一第二測試墊342接收來自一非晶載來源之一控制訊號(Control)。可包括該控制訊號以提供時脈訊號。此外，可包括控制線以將測量結果訊號提供至一測試器電路，其將於以下更為全面描述。該參考訊號導體316係經耦合以經由至少一第三測試墊343接收來自一非晶載來源之一參考訊號。於某些實施例中，該功率312、控制線314與參考線316係於獨立積體電路102中延伸，並自一積體電路跨該劃線106延伸至下一者，以對該多個積體電路102之測試電路302同時提供電壓、參考與控制訊號。於操作中，一電壓功率訊號(V_DD)係經提供至一功率訊號導體線312上之晶載電路302，該功率訊號導體線312係自一積體電路跨該積體電路102延伸至下一者，並跨該劃線106 延伸。該晶圓100係作為一接地電壓電位。同樣地，控制訊號係經提供於跨該積體電路102與該劃線106所延伸之該控制訊號導體線314上，且參考訊號係經提供於跨該積體電路102與該劃線106所延伸之參考訊號線316上。

於操作中，該控制訊號線314上之控制訊號係啟動該修正演算法之執行，藉以啟動一修正程序。該線316上之參考訊號提供該能隙參考應於一給定溫度下進行操作之一參考電壓數值。於替代可能之修正配置下，該修正邏輯電路系統306係設置以對由該能隙參考304所產生之一電壓與該所提供之參考電壓數值進行比較，以決定何種修正配置可達成能提供一期望電壓位準之能隙參考304。根據該修正演算法所決定之一校正數值係儲存於該修正儲存器308中。該修正程序可於各多種不同溫度下執行。

於某些實施例中，該功能性電路系統304包括一感測器，例如一溫度感測器、氣體感測器或加速儀。對該感測器施予外部刺激，並透過由該感測器響應刺激所產生之一感測數值對該感測器進行校正。於該替代實施例中係不需測量電路。根據該刺激所產生之一校正係經儲存至該測量電路308。

圖3B為表示一晶圓部分100-2之一作為示範例的圖式，其包括三積體電路102-2，其等各包括參與晶圓級測試以及/或校正之晶載功能性電路系統304、晶載測量電路系統306與晶載儲存電路系統308。於該晶圓部分100-2之範例中，各積體電路102-2、晶載功能性電路系統304、測量電路系統306與儲存電路系統308係由透過於該劃線106-2內延伸之共享線上所提供之訊號所供電與控制。該晶載電路系統之一部分，特別為該測量電路系統306，係設置於該劃線106-1內。參閱如上圖3A對該功能性電路系統304、晶載測量電路系統306與晶載儲存電路系統308之操作進行說明。

圖4為表示一晶載積體電路測試程序400之一作為示範例的流程圖表，其跨劃線傳輸與接收晶圓級測試訊號。係參閱圖3A之晶圓部分100-1解釋該程序400。其應當理解，相同程序亦可與圖3B之晶片部分100-2共同使用。於方塊402中，一功率訊號係於該第一測試墊341上所接收並經由功率線312所提供，該功率線312係於一劃線106中延伸以對該測試相關之電路302供電。於方塊404中，一參考訊號(V_ref)係於該第三測試墊343上所接收並經由參考訊號線316所提供，該參考訊號係316係於一劃線106中延伸，用以測試該晶圓部分100-1之積體電路102之功能性電路304。於方塊406中，一晶片位址選擇控制訊號係經由第三測試墊343所接收並經由控制線314所提供，該控制線314係於一劃線106中延伸並處理該晶圓部分100-2至少一積體電路102之修正邏輯測量電路306。響應於該控制線314上所接收之一匹配晶片選擇位址訊號，該方塊408使該邏輯電路系統306啟動一修正演算法。於方塊410中，該當前晶處理之積體電路102之儲存電路308係儲存該測試結果。於方塊412中，該邏輯電路306經由控制訊號線314與該第三測試墊343傳送一測試結果訊號至一測試裝置(未顯示於圖中)，以指示是否已成功修正該能隙參考304。

用以產生圖1至圖2之一晶圓100之一半導體積體電路製造程序，係包括一晶圓上多個層體224之形成。更具體而言，該積體電路102之製造通常係與一光蝕刻程序有關。於一典型積體電路層體224之形成過程中，該晶圓100係塗佈一光阻材料。一光罩(photomask)，通常指一倍縮光罩(reticle)(未顯示於圖中)係經選擇，其界定用以於該體層內產生幾何形狀之一圖像投影圖案。該倍縮光罩包括對於給定之輻射波長為非透明之非透光區域，以及於給定輻射波長為透明之空白區域。一光「輻射」源係將光線照射於該倍縮光罩上，而由該非透光與空白區域所界定圖像經由一透鏡系統投影至該晶圓表面上之一倍縮光罩曝露區域上。因此，該倍縮光罩允許光阻塗層之某些部分選擇性暴露於輻射中，並選擇性阻隔其他區域暴露於輻射中。於該倍縮光罩圖像投影與所產生之光阻曝露後，該晶圓步進至下一倍縮光罩曝露區域，且該下一倍縮光罩之投影圖像係用以決定形成於該層體中之物理幾何形狀。直到該晶粒內之所有倍縮光罩區域均為曝露前，此步進與曝露程序將繼續使用經選擇之倍縮光罩。一旦該倍縮光罩圖像皆投影至該晶圓之所有區域上時，一物理沉積程序係根據該光阻曝露圖案將材料沉積於該層體上。此程序重複利用不同倍縮光罩以用於不同積體電路製造層體上。因此，一晶圓之一給定倍縮光罩曝露區域可透過對應不同層體之多個不同倍縮光罩曝露於光線下。

於某些實施例中，晶圓級測試係於一倍縮光罩對倍縮光罩基礎上所進行。該測試裝置對獨立倍縮光罩之晶圓級測試墊提供獨立測試訊號，以啟動與測試該光罩曝露區域之積體電路。因此，該測試裝置僅需提供充足之一電壓功率位準以對共同測試之一獨立倍縮光罩之積體電路供電。

圖5A為一晶圓500之一作為示範例的俯視圖，其包括排列成一二維網格圖案之倍縮光罩曝露區域502大量範例。該晶圓500其橫截面通常為圓形並具有一對準平面504，其用以於該積體電路102之製造過程中對齊該晶圓500。圖5B為圖5A之該晶圓500之一範例各倍縮光罩曝光區域502之一放大視圖，其包括排列成一二維網格圖案之大量獨立之積體電路102，於其中垂直與水平劃線104、106係於該等積體電路102之間標定界線。各倍縮光罩曝露區域502包括該該晶圓500表面之一部分，並包括數個積體電路102。該晶圓500包括多重倍縮光罩曝露區域502。

參閱圖5B，該範例晶圓倍縮光罩曝露區域包括一二維網格狀之積體電路102，其具有於該等積體電路102之相鄰列之間所延伸之第一(垂直)劃線104，以及於該等積體電路102之相鄰行之間所延伸之第二(水平)劃線106。於一實施例中，如下述於圖6中所示之晶圓級測試接觸墊係設置於該範例倍縮光罩曝光區域502中之數個晶圓級測試墊網格區位512。訊號導體(未顯示於圖中)係於該等劃線104、106內延伸至設置於獨立積體電路102內與/或設置於該等劃線104、106內之測試與/或校正電路之元件。意即，晶圓級測試接觸墊，而非該等積體電路102，係形成於受該等積體電路102四周環繞之該些數個測試墊網格區位512處。因該晶圓級測試接觸墊僅用於晶圓級測試，其不需將尺寸縮小調整為足以經封裝於一封裝積體電路內，因此相較於設置於該獨立積體電路上之電接觸墊，其可具有較大物理性尺寸。測試裝置探針觸點可更輕易且迅速與此較大尺寸之晶圓級接觸墊對齊，藉以加快晶圓級測試之進行。

圖6為包括數個晶圓級測試墊網格區位512之該晶圓500之一作為示範例的示意圖，該等晶圓級測試墊網格區位512各包括數個晶圓級測試接觸墊602。獨立之積體電路102係以虛線表示。一測試裝置622係顯示出包括測試探針624。該測試探針624係顯示出與該晶圓級測試墊網格區位512之一者之晶圓級測試接觸墊602物理性接觸。於操作中，測試控制與/或刺激訊號以及測試結果訊號係經由該接觸墊602與該測試探針604自該晶圓500之積體電路102傳輸，與傳輸至該晶圓500之積體電路102。

如上所闡述，該測試控制與/或刺激以及結果訊號係由一積體電路102經由於該等積體電路102間之劃線內所延伸之導體傳輸至下一者。其應可理解，若於合適情況下，測試亦可利用該主動積體電路中之襯墊所完成，於此種情形下可不需專用晶片級測試接觸墊。

圖7為顯示一晶圓之一替代倍縮光罩曝露區域700之一作為示範例的圖式。如圖所示，該倍縮光罩曝露區域700包括56個積體電路102₁至102₅₆，其等係設置於標示為Y0至Y6之七列積體電路網格區位中，並包括標記為X0至X8之八行積體電路網格區位。獨立之積體電路係標示為1至55。邊角網格區域(X0,Y0)、(X0,Y6)、(X7,Y0)與(X7,Y6)包括第一、第二與第三晶圓級測試接觸墊702、704、706。該第一晶圓級測試接觸墊702提供一電壓功率訊號。該第二晶圓級測試接觸墊704提供一晶片賦能訊號。該第三晶圓級測試接觸墊提供I/O控制訊號。剩餘之網格區域包括待測試之相同積體電路。參閱圖5A，例如，其應可理解將該等晶圓級測試接觸墊設置於該倍縮光罩曝露區域之四個邊角附近，確保該晶圓之部分係僅部分暴露於一倍縮光罩，例如區域524、526、528與530，可包括一晶圓級測試接觸墊，使積體電路可於該部分區域中受到測試。

該第一晶圓級測試接觸墊702係耦合至各複數個第一劃線導體712，其於各複數個第一(水平)劃線722內沿一長度延伸，以將一電壓功率訊號傳輸至該等積體電路102，以選擇性對該等積體電路供電以用於測試。該積體電路基板提供接地電位。該第二晶圓級測試接觸墊704係耦合至各數個第二劃線導體714，其係以沿各數個第二(垂直)劃線724內之一長度之一第二(垂直)方向延伸至用以選擇性使積體電路受測試之一賦能控制訊號。於該邊角網格區位內之(X0,Y6)、(X7,Y6)處之該第三晶圓級測試墊706係與至少一第三劃線導體726-1耦合，其以一沿該倍縮光罩曝露區域700之一邊緣(例如，上方)之一列積體電路102之一第一(垂直)方向延伸。於該邊角網格區位內之(X0,Y0)、(X7,Y0)處該第三晶圓級測試接觸墊706係與至少一第四劃線導體726-2耦合，其以沿該倍縮光罩曝露區域700之一邊緣(例如，左邊)之一行積體電路102之一第二(垂直)方向延伸。

交叉劃線導體732、734提供跨該劃線相反側上相鄰積體電路102之間之劃線之I/O訊號路徑。第一交叉劃線導體 732提供於相異網格行中彼此相鄰設置之積體電路102之間之第一(水平)訊號路徑。第二交叉劃線導體734提供於相異網格列中彼此相鄰設置之積體電路102之間之第二(垂直)訊號路徑。

該第四劃線導體726-2係經耦合以將I/O訊號傳導至該倍縮光罩曝露區域700之一行積體電路102。該些積體電路102依序經由其所在處之該等第一交叉劃線導體732將該I/O訊號傳遞至其鄰近之積體電路。該第三劃線導體726-1係經耦合以將I/O訊號傳導至一列積體電路102。該些積體電路102依序經由其所在處之該等第一交叉劃線導體732將該I/O訊號傳遞至其鄰近之積體電路。其應可理解跨劃線傳輸I/O訊號消除具於該劃線區域內延伸之位址線之一位址陣列(address array)之需求。

於晶圓級測試過程中，提供至接觸墊702之一功率訊號係選擇性對該積體電路供電，提供至襯墊704之一賦能訊號選擇性對該積體電路賦能，以及該襯墊706上所提供之I/O訊號選擇性提供位址、控制與結果訊號。該I/O訊號係利用該等交叉劃線導體732與/或734由一積體電路102跨劃線傳遞至下一者，以於整體倍縮光罩曝露區域700中傳遞位址、控制與結果訊號。該I/O訊號包括由該決定積體電路間之路徑之測試裝置所提供之資訊。

某些積體電路缺陷可能會使一倍縮光罩曝露區域中其他積體電路之晶圓級測試逐漸損壞。因數個積體電路係共同受測試，於一倍縮光罩曝露區域內一具缺陷之積體電路可能會對該區域內之數個積體電路之晶圓級測試結果造成損害。例如，該倍縮光罩曝露區域700內之一積體電路可能具有造成短路(short circuit)或斷路(open circuit)之缺陷。若於晶圓級測試過程中，具缺陷之積體電路透過一測試裝置耦合至一公共電源以及該倍縮光罩標線區域內之其他多個不具缺陷之積體電路，則具缺陷之短路或斷路將會對不具缺陷之積體電路之測試結果造成損害。因此，將對其他積體電路之測試造成損害之具缺陷之積體電路係可自一倍縮光罩曝露區域之晶圓級測試中識別與排除。

於某些實施例中，於該第一劃線722內延伸之第一劃線導體712以及於該第二劃線724內延伸之第二劃線導體714可經設置以跨其各自劃線與/或沿各自劃線之縱向長度延伸。例如，該第一劃線導體712可經設置以於一第一劃線內延伸，以選擇性地耦合彼此相鄰設置並位於一第一劃線722之相反側上跨該第一劃線722彼此相對之積體電路30、37。同樣地，例如該第一劃線導體712可經設置以於一第一劃線722內延伸，以選擇性耦合非相鄰之積體電路30、36，並以選擇性耦合設置於一第一劃線712之相反側上跨該第一劃線712彼此相對之非相鄰積體電路30、37。此外，例如第一劃線導體712可經設置以於一第一劃線722內延伸以選擇性耦合設置於一第一劃線712之相同側上相鄰之積體電路30、31。

同樣地，舉例而言，該第二劃線導體714可經設置以於一第二劃線724內延伸以選擇性耦合彼此相鄰設置並位於跨該第二劃線724之一第二劃線724之相反側上之積體電路30、 31。再者，例如該第二劃線導體714可經設置以於一第二劃線724內延伸以選擇性耦合設置於一第二劃線724之相反側上跨該第二劃線714彼此相對之非相鄰積體電路30、23，並以選擇性耦合設置於一第二劃線724之相反側上跨該第二劃線714彼此相對之非相鄰積體電路30、15。此外，例如該第二劃線導體714可經設置以於一第二劃線724內延伸以選擇性耦合設置於一第二劃線714之相同側上之相鄰積體電路30、22。

圖8為一作為示範例的流程圖，其表示一程序800用以識別一倍縮光罩曝露區域內之一具缺陷之積體電路。於方塊802中，該測試裝置選擇尚未經針對具缺陷之積體電路進行測試之一列積體電路。於方塊804中，該測試裝置提供一電壓功率訊號至一第一劃線導體，其係與當前所選擇列之功率積體電路耦合。於方塊806中，該測試裝置自該當前所選擇列中選擇尚未經針對缺陷進行測試之一積體電路。於方塊808中，該測試裝置提供一賦能訊號至一第二劃線導體，其係經耦合以對該當前所選擇列之當前所選擇之積體電路供電。於決定方塊810中，該測試裝置判定當前所選擇之積體電路是否展現一電源訊號不規則性，其指示如斷路或短路之缺陷。若決定方塊810判定當前所選擇之積體電路展現指示缺陷之一電源訊號不規則性，則控制流程將進行至方塊814，於其中該測試設備可操作性移除該具缺陷之積體電路。於方塊814之後，控制流程將進行至該方塊814後之決定方塊812。若該方塊810判定未具電源訊號不規則性時，則控制流程將逕往該決定方塊812。該決定方塊812判定該當前所選擇列中是否有附加之積體電路未經測試。若有，則控制流程將返回至該方塊806。若無，則控制流程將前往該方塊816且該測試裝置判定是否具有尚未經測試之附加列。若有，則該控制流程將返回至該方塊802。若無，則程序結束。

操作性移除具缺陷之積體電路可涉及發送一控制訊號以於晶圓級過程中使具缺陷之積體電路與一劃線電壓導體電性斷連。斷連可包括熔斷至少一保險絲或開啟至少一開關以移除該具缺陷之積體電路與一劃線電壓導體之間之連接。或者，斷連可包括以雷射切割該具缺陷之積體電路與一劃線電壓導體間之至少一連接。

圖9為一作為示範例的方塊圖，其顯示圖1之晶圓100之一部分之細節。所示為六個積體電路102-1至102-6，其等具有一第一劃線104-1，以及二第二劃線106-1、106-2，其等間係延伸成一網格圖案。所示之積體電路102-1至102-6係與第一劃線104-1相鄰。所示之積體電路102-1、102-4、102-2、102-5係與第二劃線106-1相鄰。所示之積體電路102-2、102-5、102-3與102-6係與第二劃線106-2相鄰。所示之積體電路102-1、102-4係彼此相鄰並設置於該第一劃線104-1之相反側上。所示之積體電路102-1與102-2係彼此相鄰並設置於第二劃線106-1之相反側上。所示之積體電路102-1與102-3係為非相鄰，並設置於第一劃線104-1之相同側上。所示之積體電路102-1與102-6彼此為非相鄰，並設置於第一劃線104-1之相反側上。

如圖所示，包括可選擇開關電路841之獨立導體部分831係設置以選擇性將獨立積體電路102-1至102-6耦合至獨立電壓功率導體312-1、314-1、314-2。獨立開關控制線851係經耦合以傳輸由一給定積體電路所提供之開關選擇控制訊號，以將一相異給定積體電路選擇性耦合至一電壓功率導體。因此，例如，來自一給定積體電路之開關控制訊號可用以選擇性決定一相異積體電路是否耦合至一電壓功率導體。

假定，舉例而言，該決定方塊810判定該第一積體電路102-1具有需自晶圓級測試中進行操作移除之一缺陷。於方塊814中，該測試裝置發送電壓功率訊號與賦能訊號以對該第二積體電路102-2進行供電與賦能，同時該第一積體電路102-1係未受供電。該測試裝置係傳送控制訊號至該第二積體電路102-2，使其透過設置於該第一積體電路102-1與該第二積體電路102-2間延伸之第二劃線106-1內之該開關控制線851發送一開關選擇控制訊號，以將該第一積體電路102-1與該電壓功率導體314-1選擇性斷開。於某些實施例中，該選擇性開關電路841包括保險絲電路。於某些實施例中，該選擇性開關電路841包括場效電晶體(FET)開關電路。

上述所呈現之說明係用以使本發明領域技術之任何人能創作並使用具有設置於劃線內之導體之一半導體晶圓，以同時將測試訊號傳送至數個積體電路並由數個積體電路傳送測試訊號。針對實施例所為之多種修改對於本發明領域技術之而言係為顯而易見，且於不脫離本發明之精神與範圍情況下，於此所定義之一般原理原則可應用於其他實施例與應用上。於前述中，以解釋為目的係闡述許多細節。然而，本發明技術領域之通常知識者將理解，可於不使用該些具體細節之情況下施行本發明。於其他範例中，係以方塊圖形式顯示習知程序，用以避免非必要細節混淆本發明之描述。相同參考標號可用以表示不同圖式中相同或相似之不同視圖。因此，根據本發明實施例之前述描述與圖式僅為本發明原理之說明。因此，其將可理解，本發領域技術之人於不脫離由申請專利範圍所界定本發明之精神與範圍下，可對實施例進行各種修改。

Claims

一種半導體晶圓，包括：一第一積體電路(IC)；一第二積體電路；一第一劃線，其於該第一積體電路與該第二積體電路之間平行於一第一軸進行延伸；一第二劃線，其平行於一第二軸進行延伸，其中，該第二軸垂直於該第一軸；一第一金屬導體，其沿著該第二軸延伸並跨越該第一劃線，其中，該第一金屬導體與該第一與該第二積體電路中之至少一者電性耦合；以及一第二金屬導體，其於在第一劃線內延伸且跨越該第二劃線，其中，該第一金屬導體與該第二金屬導體彼此各自獨立。
如申請專利範圍第1項所述之半導體晶圓，更包括：一晶載電路，其設置於該第一積體電路內；其中，該第一金屬導體係與該晶載電路耦合。
如申請專利範圍第1項所述之半導體晶圓，更包括：一晶載電路，其設置於各該第一與該第二積體電路內；其中，該第一金屬導體係與各晶載電路耦合。
如申請專利範圍第1項所述之半導體晶圓，更包括：一開關，其設置於該第二劃線內，以將該第一金屬導體耦合至該第一積體電路或該第二積體電路。
如申請專利範圍第1項所述之半導體晶圓，更包括：一測試墊，其係經電性耦合以提供一訊號至該第一金屬導體，且設置在半導體晶圓上僅用於晶圓級測試的一網格區位。
如申請專利範圍第1項所述之半導體晶圓，更包括：一測試電路，其包括設置於至少一積體電路內之一第一電路元件，並包括設置於該第一劃線內之一第二電路元件；其中，該第一金屬導體係電性耦合至設置於該第一劃線內之第二電路元件。
如申請專利範圍第1項所述之半導體晶圓，更包括：一晶載電路，其設置於該第一積體電路內；其中，該第一金屬導體係耦合至該晶載電路；一測試墊，其係經電性耦合以提供一功率訊號至該第一金屬導體。
如申請專利範圍第1項所述之半導體晶圓，更包括：一晶載電路，其設置於該第一積體電路內；一開關，其設置於該第二劃線內，以將該第一金屬導體選擇性耦合至該晶載電路；以及一測試墊，其係經電性耦合以提供一功率訊號至該第一金屬導體。
如申請專利範圍第1項所述之半導體晶圓，更包括：一第三金屬導體，其沿著該第二軸延伸並跨越該第一劃線，其中，該第三金屬導體電性耦合至該第一與該第二積體電路中之至少一者；一測試電路，其具有設置於該第一與該第二積體電路中之至少一者內之一電路元件；一第一測試墊，其係經電性耦合以提供一功率訊號至該第一金屬導體；以及一第二測試墊，其係經電性耦合以提供一參考訊號至該第二金屬導體；其中，該第一金屬導體係經耦合以提供一電壓功率訊號至該測試電路；且其中，該第二金屬導體係經耦合以提供一參考訊號至該測試電路。
如申請專利範圍第1項所述之半導體晶圓，更包括：一第三金屬導體，其沿著該第二軸延伸並跨越該第一劃線，其中，該第三金屬導體電性耦合至該第一與該第二積體電路中之至少一者；一第四金屬導體，其沿著該第二軸延伸並跨越該第一劃線，其中，該第四金屬導體電性耦合至該第一與該第二積體電路中之至少一者；以及測試電路，具有設置於該第一與該第二積體電路中之至少一者內之一電路元件；其中，該第一金屬導體係經電性耦合以提供一電壓功率訊號至該測試電路；其中，該第二金屬導體係經電性耦合以提供一參考訊號至該測試電路；且其中，該第三金屬導體係經耦合以提供一控制訊號至該測試電路。
如申請專利範圍第1項所述之半導體晶圓，更包括：一開關，其係經設置以將該第一與該第二積體電路中之至少一者與該第一金屬導體選擇性斷開。
如申請專利範圍第1項所述之半導體晶圓，更包括：一開關，其係經設置以將該第一與該第二積體電路之至少一者與該第一金屬導體選擇性斷開；其中，該開關係設置於該第二劃線內。
如申請專利範圍第1項所述之半導體晶圓，更包括：一開關，其係經設置以接收來自該第一與該第二積體電路中之一者之一開關控制訊號，以將該第一與該第二積體電路中之另一者與該第一金屬導體選擇性斷開。
一種半導體晶圓，包括：複數個積體電路，其等係排列成一二維網格；複數條劃線，其等各係於該網格中之數個積體電路之間延伸，其中，該等劃線包括平行於一第一軸進行延伸的一第一劃線以及平行於一第二軸進行延伸的一第二劃線，且該第二軸垂直於該第一軸；一第一導體，其沿著該第一軸延伸並跨越該第二劃線；以及一第二導體，其於在第二劃線內延伸且跨越該第一劃線，其中，該第一導體與該第二導體彼此各自獨立。
如申請專利範圍第14項所述之半導體晶圓，更包括：一測試墊，其係經電性耦合以提供一訊號至該第一導體；其中，該測試墊係設置於該網格內之積體電路之間。
如申請專利範圍第14項所述之半導體晶圓，更包括：一測試墊，其係經電性耦合以提供一訊號至該第一導體；其中，該測試墊係設置於該網格之一周邊處。
如申請專利範圍第14項所述之半導體晶圓，更包括：複數個晶載電路，其等各設置於數個積體電路中之一相異者內；其中，該第一導體係經耦合以提供一訊號至各該晶載電路。
一種積體電路晶圓級測試之方法，用於複數個積體電路，該等積體電路藉由平行於複數第一軸進行延伸的複數第一劃線以及平行於一第二軸進行延伸的複數第二劃線而彼此相分離，該第二軸垂直於該第一軸，積體電路晶圓級測試之方法包括：於一第一金屬導體與一第一積體電路之間傳導一第一電子訊號，其中，該第一金屬導體沿著該第一軸延伸且跨越該等第二劃線；以及於一第二金屬導體與一第二積體電路之間傳導一第二電子訊號，其中，該第二金屬導體在該等第二劃線之一者內延伸且跨越該等第一劃線，且該第一金屬導體與該第二金屬導體彼此各自獨立。
如申請專利範圍第18項所述之積體電路晶圓級測試之方法，更包括：於一測試墊與一第三積體電路之間之一第三金屬導體上傳導一第三電子訊號，其中，該第三金屬導體沿著該第一軸延伸且跨越該等第二劃線。
如申請專利範圍第18項所述之積體電路晶圓級測試之方法，更包括：於一第四積體電路與一第五積體電路之間之一第四金屬導體上傳導一第四電子訊號，其中，該第四金屬導體沿著該第一或第二軸延伸。