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TWI666561B - 用於在ｆｄｓｏｉ中實施後偏置之放置及繞線方法 - Google Patents

用於在ｆｄｓｏｉ中實施後偏置之放置及繞線方法 Download PDF

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TWI666561B
TWI666561B TW106103800A TW106103800A TWI666561B TW I666561 B TWI666561 B TW I666561B TW 106103800 A TW106103800 A TW 106103800A TW 106103800 A TW106103800 A TW 106103800A TW I666561 B TWI666561 B TW I666561B
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海貝特 喬尼斯 瑞思恩
史蒂芬 布羅克
烏里奇 亨斯
克莉絲汀 哈芙
夫爾歐 彼利斯
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格羅方德半導體公司
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Abstract

本發明提供了一種用以在完全耗盡絕緣體上矽(FDSOI)中實施後偏置(back bias)的佈局及佈線方法。依據本文中的一些示例實施例，該佈局及佈線方法包括沿第一方向佈局第一多個標準連接阱單元，該標準連接阱單元通過以下方式形成：在第一金屬化層中佈線p-BIAS線VPW及n-BIAS線VNW，以及在第二金屬化層中佈線功率軌線及接地軌線，該VPW及該VNW延伸跨越各該功率軌線及接地軌線，其中，該第一多個標準連接阱單元的該VPW連續連接且該第一多個標準連接阱單元的該VNW連續連接。

Description

用於在FDSOI中實施後偏置之放置及繞線方法
本發明通常關於用以在完全耗盡絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)中實施後偏置(back bias)的佈局及佈線方法。
採用SOI技術實施的積體電路提供一定數量的優點。對於同等性能，此類電路通常具有較低的功耗並且還引起較低的寄生電容，從而提升開關速度。而且，採用SOI技術可避免採用塊體技術的CMOS電晶體所遇到的閂鎖(latch-up)現象。另外，SOI積體電路對於電離輻射的影響更不敏感並因此在此類輻射可引起操作問題的應用中(尤其在空間應用中)更加可靠。一般來說，SOI積體電路可包括SRAM記憶體或邏輯門。
由於採用FDSOI技術的溝道的摻雜幾乎為零(約1015cm-3)，電晶體的溝道的摻雜水準無法顯示實質的變化，從而阻止以此種方式區分閾值電壓。依據通常的方法，具有不同閾值電壓的電晶體通過針對這些電晶體集成不同的閘極材料來實施。不過，此類型積體電路的實際實 施在技術上具有挑戰性。
為了使採用FDSOI技術的不同電晶體具有不同的閾值電壓，已知的方法是使用佈置于薄絕緣氧化物層與矽基板之間的偏置接地平面(也被稱為“UTBOX技術”)。通過調整接地平面的摻雜及偏置，可針對不同的電晶體定義閾值電壓的範圍。相應地，針對各種應用可實現低閾值電壓電晶體(也被稱為“LVT”(通常400mV))、高閾值電壓電晶體(也被稱為“HVT”(通常550mV))，以及中閾值電壓電晶體(通常450mV)。
已提出開發FDSOI積體電路結構，其中，有關此類型電路的任意技術開發所帶來的實際問題在於：現有設計工具可能證明是不相容的或者可能需要大量的計算開發。一般來說，積體電路的設計人員使用電腦輔助設計(computer assisted design；CAD)以製造半導體裝置。實際上，大電路過於複雜，以致無法手工設計，且需要適當的計算工具，尤其是為了避免設計錯誤的風險。對於當前的技術節點，必須考慮許多參數以避免電路故障。
現有技術中所使用的CAD使用功能輸入規格。此功能規格說明電路的期望功能，以及非功能約束(表面面積、成本、功耗等)。而且，CAD以輸出電腦檔的形式提供積體電路的表示(通常採用GDSII或最近的OASIS格式)。此電腦檔定義將要被實施的積體電路的遮罩的圖形，以使這些遮罩可被製造。接著，所生產的遮罩可用於光刻步驟期間半導體生產單元中的電路的生產。
CAD被分成多個步驟：在第一個步驟中，定義積體電路的設計及總體架構，以電路的功能規格開始。在很高層級建模完整系統(硬體及軟體)，以就應用要求驗證所選架構的性能。通常採用Verilog、VHDL、SPICE或其它語言設計積體電路的架構。
然後，執行優化步驟，其被稱為平面規劃(floorplanning)。此步驟需要創建晶片上的邏輯門、源及接合、輸入/輸出，以及微電路(複雜元件例如過程源、DSP、記憶體等)的佈局圖。
接著，執行電路的邏輯合成，其中，在寄存器傳輸層級(register transfer level；RTL)建模電路。此建模以時序元件以及該時序元件的不同輸入/輸出與積體電路的主輸入/輸出之間的邏輯組合的形式描述積體電路的實施。該建模提供由邏輯門及基本元件組成的網路。此建模通常採用專用語言例如Verilog或VHDL。RTL建模可自動合成為源自標準單元庫的組合(與、或、多工器門等)及時序(同步D觸發器等)邏輯門。元件的佈局在此階段尚未明確，而是以執行期望功能所必需的元件的列表的形式發生。
在該邏輯合成之後接著執行佈局及佈線步驟，在此步驟期間，在門網表中定義的積體電路的不同元件依據要解決的問題被自動佈局並連接。實際上，該佈局及佈線過程包括優化難題，其需要元啟發式技術。
在該佈局及佈線步驟之後接著生成蝕刻遮 罩的拓撲圖。在採用UTBOX-FDSOI技術的電路的邏輯合成期間，為了對設計過程及可用的CAD工具具有盡可能小的影響，已知執行選自包括塊體技術元件的庫的標準單元的佈局及佈線步驟。在該佈局及佈線步驟之後接著執行自動轉換，以將採用塊體技術定義的電路轉換為採用UTBOX-FDSOI技術的電路。尤其，可在該佈局及佈線步驟之後接著執行此類型的自動轉換，以繼續生成蝕刻遮罩的拓撲圖，其中，該標準單元的大量參數在塊體技術中或在UTBOX-FDSOI技術中可為相同。
此類庫的標準單元大多包括實施於FDSOI基板的上層矽中的一對NMOS電晶體及PMOS電晶體。該矽層懸於具有所謂極薄厚度(通常小於50奈米)的絕緣氧化物層之上。在該NMOS的該氧化物層下方設置接地平面或後閘極並在該PMOS的該氧化物層下方設置接地平面或後閘極。各接地平面通過從深隔離溝槽下方經過的相應阱來偏置。該些電晶體的閾值電壓尤其通過對該些阱施加適當的偏置電壓來調整。為增加調整閾值電壓的可能性，針對該NMOS電晶體或該PMOS電晶體，該接地平面的摻雜可為n型或p型。該PMOS電晶體的該接地平面由n型摻雜阱偏置，而該NMOS電晶體的該接地平面由p型摻雜阱偏置。
例如從文件US 6,560,753 B2、US 2015/0318407 A1以及US 2006/0134853A1已知具有連接單元以在塊體技術中實施標準單元後偏置架構的積體電路。從文 件US 8,443,306 B1已知平面可相容FDSOI設計架構。
鑒於上述說明，因此希望實施連接單元設計，以在先進FDSOI技術中實施偏置網路，而不引入太多複雜性，例如額外佈線步驟等。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
在本發明的一個態樣中，提供一種用以在完全耗盡絕緣體上矽(FDSOI)中實施後偏置(back bias)的佈局及佈線方法。依據本文中的一些示例實施例，該佈局及佈線方法包括沿第一方向佈局第一多個標準連接阱單元，該標準連接阱單元通過以下方式形成：在第一金屬化層中佈線p-BIAS線(VPW)及n-BIAS線(VNW)，以及在第二金屬化層中佈線功率(VDD)軌線及接地(VSS)軌線，該VPW及該VNW延伸跨越各該VSS軌線及該VDD軌線，其中，該第一多個標準連接阱單元的該VPW連續連接且該第一多個標準連接阱單元的該VNW連續連接。
1、30、30a、30b、30c、61‧‧‧標準連接阱單元
1a、1b‧‧‧標準阱單元
3‧‧‧偏置線、VPW
4‧‧‧偏置線、VNW
5‧‧‧功率軌線、VDD軌線、供應軌線
7‧‧‧接地軌線、VSS軌線
9‧‧‧垂直邊
10‧‧‧虛線
11u‧‧‧上邊
111‧‧‧下邊
13、15‧‧‧間距
21、23、51、53、55、57‧‧‧行
33、63‧‧‧p-BIAS線、VPW、偏置線
34、65‧‧‧n-BIAS線、VNW、偏置線
35、67‧‧‧功率(VDD)軌線、軌線
37、69‧‧‧接地(VSS)軌線、軌線
43、71‧‧‧點區
40、46‧‧‧過孔接觸、過孔
A、B、C、D、E、F、H、I‧‧‧電晶體單元
G‧‧‧單元
R1、R2、R3‧‧‧列
參照下面結合圖式所作的說明可理解本發明，該些圖式中：第1至6圖以頂視圖示意顯示FDSOI設計的裝置區域 佈置的例子。
儘管本文中所揭示的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例形式顯示於圖式中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭示的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是所屬技術領域中具有通常知識者借助本發明所執行的常規程式。
現在將參照圖式來說明本發明。圖式中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與所屬技術領域中具有通常知識者已知的細節混淆，但仍包括該些圖式以說明並解釋本發明的示例。所屬技術領域中具有通常知識者將瞭解，該些圖式並非按比例繪製。
本文中所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。本文中的術語或片語的連貫使用並不意圖暗含術 語或片語的特別定義，亦即與所屬技術領域中具有通常知識者所理解的通常或慣用意思不同的定義。若術語或片語意圖具有特別意思，亦即不同于所屬技術領域中具有通常知識者所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特別定義的定義方式明確表示於說明書中。例如，在完整閱讀本發明以後，所屬技術領域中具有通常知識者將瞭解，用語“A在B上方”並不限於理解為A直接設於B上，也就是A與B物理接觸。
依據本發明的一些示例實施例，本發明可包括半導體裝置結構的製造，例如集成於晶片上的多個MOSFET或MOS裝置。當提到“MOS裝置”時，所屬技術領域中具有通常知識者將瞭解，儘管使用術語“MOS裝置”，但並非意圖限於含金屬閘極材料和/或含氧化物閘極介電材料。相應地，半導體裝置結構可被理解為包括具有p型及n型的至少其中一種類型的至少兩個MOS裝置。
本發明的半導體裝置可涉及可通過使用先進技術製造的裝置，也就是該半導體裝置可通過應用於接近小於100奈米的技術節點(例如小於50奈米或小於35奈米，例如在22奈米或以下)的技術製造。在完整閱讀本申請以後，所屬技術領域中具有通常知識者將瞭解，依據本發明，可施加小於或等於45奈米(例如22奈米或以下)的基本規則。本發明提出可具有小於100奈米(例如小於50奈米或小於35奈米或小於22奈米)的最小長度尺寸和/或寬度尺寸的結構的半導體裝置。例如，本發明可提供通過 使用45奈米或低於例如22奈米甚至更低節點技術製造的半導體裝置。
所屬技術領域中具有通常知識者將瞭解，半導體裝置可被製造為P溝道MOS電晶體或PMOS電晶體以及N溝道電晶體或NMOS電晶體，兩種類型電晶體都可經製造而具有或不具有遷移率增強應力源特徵或應變誘導特徵。要注意的是，通過使用PMOS及NMOS裝置、應力及非應力，電路設計人員可混合並匹配裝置類型，以利用各裝置類型的最佳特性，因為它們最適合設計中的半導體裝置。
所屬技術領域中具有通常知識者將瞭解，術語“SOI”並非意圖限於特殊技術。一般來說，SOI基板可具有設於埋置絕緣材料層上的主動半導體層，該埋置絕緣材料層相應地可形成於基礎基板材料上。依據本發明的一些示例實施例，該主動半導體層可包括矽、鍺、矽鍺及類似物的其中一種。該埋置絕緣材料層可包括絕緣材料，例如氧化矽或氮化矽。該基礎基板材料可為現有技術中已知的可被用作基板的基礎材料，例如矽及類似物。
依據本文中所揭示的採用FDSOI基板的示例實施例的至少其中一些，該主動半導體層可具有約20奈米或更小的厚度，而該埋置絕緣材料層可具有約145奈米的厚度或依據先進技術，該埋置絕緣材料層可具有在約10至約30奈米的範圍內的厚度。例如，在本發明的一些特殊示例實施例中，該主動半導體層可具有約3至約10 奈米的厚度。
至於該基礎基板材料的晶面取向，與普通矽裝置的晶面取向類似，可使用具有晶面(100)的SOI基板。不過，為改進PMOS半導體裝置的性能，該PMOS半導體裝置的表面可使用晶面(110)。或者，可使用混合晶面取向基板，其表面可由晶面(100)與晶面(110)混合。在替代實施例中，當考慮N積累和/或N反型裝置時，該基礎基板材料可為N型(相反，針對P積累和/或P反型為P型)。
下面說明在完全耗盡絕緣體上矽(FDSOI)中實施後偏置的佈局及佈線方法的示例實施例。依據一些示例實施例，設置標準連接阱單元，該標準連接阱單元可用於使用後偏置技術的FDSOI技術的自動佈局及佈線流程中。一般來說，在FDSOI技術中可採用後偏置以降低洩漏和/或增加性能。本文中，通過位於該標準連接阱單元內部的接觸可共同供應後偏置電壓。
在塊體技術中，連接單元與功率/接地網格共同連接。不過，在該FDSOI技術中，該連接單元用以連接額外偏置電壓，以通過來自偏置佈線的連接實施後偏置，該偏置佈線通常製作於金屬化層中。這些佈線通常利用佈局及佈線工具的特殊佈線特徵製作。不過，將塊體技術所已知的連接單元的佈線及佈局簡單地延伸至先進FDSOI技術中的FDSOI技術導致額外的佈線步驟並使自動佈局及佈線流程難以實施，因為必須施加佈線規則以反映高電壓設計規則，以抑制在晶片層級佈線形成DRC(設計規 則檢查)違規。
依據本發明的一些示例實施例，一種用以在FDSOI技術中實施後偏置的佈局及佈線方法可包括佈局第一多個標準連接阱單元。
請參照第1圖，以頂視圖示意顯示依據本發明的一些示例實施例的標準連接阱單元1。標準連接阱單元1具有一對偏置線，p-BIAS線(VPW)4及n-BIAS線(VNW)3。而且，標準連接阱單元1包括功率(VDD)軌線5以及接地(VSS)軌線7。依據第1圖中所示的明確示例，偏置線3、4與功率/接地軌線彼此垂直延伸。這不會對本發明施加任何限制並且可實施偏置線3、4相對功率/接地軌線5、7的偏斜佈置以及/或者偏置線3、4相對彼此的偏斜佈置。一般來說，依據本發明的一些示例實施例的標準連接阱單元的偏置線與功率/接地軌線可延伸跨越彼此。
依據本發明的一些示例實施例，標準連接阱單元1的佈置可包括垂直邊9、上邊11u以及下邊111。
如第1圖中所示，可在標準連接阱單元1內佈線偏置線3、4，以使偏置線3、4相對標準連接阱單元1的垂直邊9的間距可經實施以符合預定義設計規則，例如高電壓設計規則。這不會對本發明施加任何限制，且邊9可相對上下邊11u、111傾斜。
依據本發明的一些示例實施例，VDD軌線5與VSS軌線7可平行於標準連接阱單元1的上下邊11u、111延伸，VDD軌線5位於上邊11u處，而VSS軌線7位 於下邊111處。這不會對本發明施加任何限制，且所屬技術領域中具有通常知識者將瞭解，VDD軌線5可位於下邊111處，而VSS軌線7可位於上邊11u處。
依據本發明的一些示例實施例，偏置線3、4可被繪製為與VDD及VSS軌線5、7正交的線，可從標準連接阱單元1的頂部(上邊11u處)至底部(下邊111處)覆蓋標準連接阱單元1。
依據本發明的一些示例實施例，各偏置線3、4可與垂直邊9的相應一條隔開間距13，且偏置線3、4可相互隔開間距15。可依據預定義設計規則和/或VPW 3、VNW 4以及標準連接阱單元1的幾何尺寸的標準連接(例如邊9、11u及111的至少其中一個的尺寸)的至少其中一個的幾何尺寸選擇間距15及13。
第1圖中的虛線10示意顯示在下方FDSOI基板(未顯示)中實施的具有相反導電類型的接地層之間的介面。依據一些示例實施例，在第1圖中的虛線10上方可形成p型接地平面，而在虛線10下方的該FDSOI基板中可形成n型接地平面。例如，p型接地平面可靠近VDD軌線5佈置，而n型接地平面可靠近VSS軌線7佈置。
依據本發明的一些示例實施例，偏置線3、5可被佈線於第一金屬化層中，而VDD軌線5及VSS軌線7可被佈線于不同於該第一金屬化層的第二金屬化層中。這不會對本發明施加任何限制，且所屬技術領域中具有通常知識者將瞭解，該偏置線與該功率/接地軌線可形成於同 一金屬化層內，後面將參照第6圖進行說明。
依據一些特殊示例，該第一金屬化層可位於高度低於(靠近下方基板)該第二金屬化層的金屬化層內。例如，該第一金屬化層可為最低金屬化層。所屬技術領域中具有通常知識者將瞭解，在較低金屬層中實施該第一金屬化層可避免所謂“過孔壁(via wall)”問題，其中，最小化偏置線3、4的“過孔壁”問題可通過在同一佈線軌道中佈置偏置線3、4來實現。
依據本發明的一些示例實施例，標準連接阱單元1可通過繪製偏置線3、4並接著繪製供應/接地軌線5、7來形成。這不會對本發明施加任何限制且供應/接地軌線5、7可在所述繪製偏置線3、4之前繪製。
第2圖示意顯示通過標準連接阱單元2的單元鄰接實施的偏置網路的連接，以使鄰接的標準阱單元的VPW 3及VNW 4分別連續連接。也就是說，兩個相鄰標準阱單元1a與1b的VPW 3連續連接，且兩個相鄰標準阱單元1a與1b的VNW 4連續連接。依據本發明的一些示例實施例，通過以行形式佈置鄰接標準阱單元可實現標準連接阱單元1的鄰接佈置，如第2圖中所示，其中，形成行21及23。而且，可設置額外的行，其中，不同行例如行21與行23的對應連接阱單元由包括至少一個電晶體元件的至少一個電晶體單元隔開，例如第2圖中所示的電晶體單元A、B。所屬技術領域中具有通常知識者將瞭解，通過使用該標準連接阱單元(參照第1圖中的標準連接阱單元1) 的該鄰接方法，可自動建構偏置網路並滿足針對該偏置網路的所需佈線規則。本文中，優化線寬及過孔(未顯示)的DFM(可製造設計)要求可實施於該些單元中。
在完整閱讀本發明以後，所屬技術領域中具有通常知識者將瞭解，在所提出的標準連接阱單元設計需要額外空間以支援預定義高電壓設計規則或預定義線寬的情況下，該標準連接阱單元的設計可利用該空間實施至少一個額外解耦電容於該標準連接阱單元中。可添加該額外解耦電容以改進設計功率完整性。
參照第3圖說明本發明的另一個示例實施例。這裡示意顯示標準連接阱單元30，標準連接阱單元30包括p-BIAS線(VPW)33、n-BIAS線(VNW)34、功率(VDD)軌線35以及接地(VSS)軌線37。這裡，偏置線33及34可延伸跨越各(VSS)軌線37及(VDD)軌線35，可能相對彼此偏斜。在此方面，標準連接阱單元30可與第1圖的標準連接阱單元1類似。
在第3圖的示意顯示中，預定義設計規則可由點區43標示，其調整過孔接觸40、46(垂直延伸於所示平面)相互之間以及與軌線35及37之間的間距。所屬技術領域中具有通常知識者將瞭解，隨著該第一金屬化層的高度/水準增加，該預定義設計規則(也就是高電壓規則)可能會更加嚴厲，因為向下至該FDSOI基板的過孔40、46的堆疊可能需要嚴格遵循該高電壓DRC規則。
第4圖中示意顯示鄰接方法，其與第2圖所 示類似，其中，在第一行51中佈置第一多個標準連接阱單元30並在第二行53中佈置第二多個標準連接阱單元30。在各行51及53中，以鄰接配置佈置標準連接阱單元30，其中，偏置線34及33分別沿相應行51及53連續連接。與第2圖中所示的配置類似，行51與53可由至少一個電晶體隔開，例如第4圖中所示的電晶體單元C及D。
第1及2圖中所示的示例實施例與第3及4圖的區別在於：第1及2圖的實施例中所使用的佈線軌道量遠小於第3及4圖的實施例中所使用的佈線軌道量。而且，與採用上面參照第1及2圖所述的實施例相比，當採用上面參照第3及4圖所述的實施例時，執行相應佈局及佈線方法以在FDSOI技術中實施後偏置的設計人員可能需要更加注意高電壓設計規則。
第5圖顯示標準連接阱單元30的替代佈置(或標準連接阱單元1的替代；未顯示)，其中，佈置於同一行中的兩個相鄰標準連接阱單元30a與30b由另一個單元G(例如電晶體單元)隔開。儘管相鄰的標準連接阱單元缺乏鄰接，但偏置線VPW及VNW分別與第2及4圖中所示的配置類似地連續連接。不過，在第5圖的交錯佈置中，儘管可能明確喪失佈線軌道，但設計人員可能不會與應用於上面參照第4圖所述的實施例中那樣嚴格地被迫遵循高電壓規則。
依據如第5圖中所示的本發明的一些示例實施例，可形成多個行55及57，其中，各行中的該些標 準連接阱單元可通過相應多個標準連接阱單元設置。而且，相鄰行55與57的該些標準連接阱單元可沿行55及57延伸的方向位移，以使行55的兩個相鄰標準連接阱單元30a與30b可通過介於兩列R1與R3之間的中間列R2相互隔開，在該兩列R1與R3中佈置行55的相鄰標準連接阱單元30a與30b。相鄰行57的標準連接阱單元30c可位於列R2，其中，行57的列R1及R3中沒有標準連接阱單元與列R2相鄰。以此方式，可實施該些標準連接阱單元在多個行中的交錯佈置。
與第2圖中所示的配置類似，行55與57可由至少一個電晶體單元隔開，例如第5圖中所示的電晶體單元E及F。
關於參照第1至5圖所述的實施例，與該第二金屬化層相比，該第一金屬化層可為低金屬化層。依據本文中的一些特殊示例，該第一金屬化層可為最低金屬化層。在此情況下，該偏置線VPW及VNW的佈線可被包括於標準單元的定義中，且可使使用者免於在物理佈線及擁擠主題上花費過多精力。
參照第6圖說明本發明的一些示例實施例，其中，該第一金屬化層與該第二金屬化層位於同一金屬化層中。這裡，標準連接阱單元61所包括的p-BIAS線(VPW)63與n-BIAS線(VNW)65與功率(VDD)軌線67及接地(VSS)軌線69位於同一金屬化層中，從而使功率及接地軌線67及69被偏置線63及65阻斷。相應地，標準連接阱 單元61創建阻斷水準VDD及VSS軌線67及69的功率網格，其中，偏置線63、65垂直於VDD及VSS軌線67、69延伸。
依據第6圖中的顯示，可包括如點區71所標示的預定義設計規則。所屬技術領域中具有通常知識者將瞭解，依據第6圖中所示的標準連接阱單元61的鄰接佈置可類似上面第2及4圖中所示的鄰接佈置實施，不過，不同於這些鄰接之處在於：VDD及VSS軌線67及69被偏置線63及65阻斷。但是，可設置多個標準連接阱單元61，偏置線63及65沿該多個標準連接阱單元連續連接。與上面參照第1至5圖所述的實施例相比，上面參照第6圖所述的實施例可具有少消耗一個佈線的優點。
依據一些示例實施例，標準電晶體單元H及I可以列和/或行佈置，該列或行包括與如第6圖中所示的標準連接阱單元61相鄰的標準連接阱單元61。相應地，通過標準連接阱單元61可對該標準電晶體單元H及I施加後偏置。
關於上述實施例，就本發明的一個態樣的第一方向可被理解為沿著表示第1至6圖所示的各該偏置線延伸的方向。
依據本發明的一些示例實施例，該偏置線VNW及VPW可與功率供應(未顯示)連接，該功率供應依據低功率待機模式、正常模式以及高操作速度模式向該VNW及VPW提供電壓，且可向該VSS軌線供應VSS電壓以及 向該VDD軌線供應VDD電壓。
依據這裡的一些示例，在該低功率待機模式期間，該VNW可被偏置於高於該VDD電壓的電壓且該VPW可被偏置於低於該VSS電壓的電壓。
依據一些示例，該VNW可被偏置於該VDD電壓且該VPW可被偏置於該VSS電壓。
依據一些示例，該VNW可被偏置於低於該VDD電壓的電壓且該VPW可被偏置於高於該VSS電壓的電壓。
在完整閱讀本發明以後，所屬技術領域中具有通常知識者將瞭解，本文中所述的實施例可提供在FDSOI中實施的偏置多操作模式，其中，可如上所述適應性偏置電晶體裝置的接地平面。依據一些偏置，可增加NMOS及PMOS電晶體裝置的閾值電壓，而在其它偏置模式中，可降低NMOS及PMOS電晶體裝置的閾值電壓。模式控制信號可來自系統的外部電路(未顯示)。
由於所屬技術領域中具有通常知識者借助本文中的教導可以不同但均等的方式修改並實施本發明，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的循序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面所揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利 範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列循序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，申請專利範圍中闡述本發明請求保護的範圍。

Claims (19)

  1. 一種用以在完全耗盡絕緣體上矽(FDSOI)中實施後偏置之佈局及佈線方法，包括：沿第一方向佈局第一多個標準連接阱單元，該標準連接阱單元通過以下方式形成：在第一金屬化層中佈線p-BIAS線(VPW)及n-BIAS線(VNW)，以及佈線功率(VDD)軌線及接地(VSS)軌線，該VPW及該VNW延伸跨越第二金屬化層中的該VDD軌線及該VSS軌線，其中，該第一多個標準連接阱單元的該VPW連續連接，以及其中，該第一多個標準連接阱單元的該VNW連續連接；在該第一多個之間沿該第一方向佈局標準電晶體單元，其中，至少一個標準電晶體單元位於該第一多個的該標準連接阱單元的任意兩個之間。
  2. 如申請專利範圍第1項所述之方法，其中，該VPW及該VNW垂直於該VSS及VDD軌線延伸。
  3. 如申請專利範圍第1項所述之方法，其中，該第一多個的該標準連接阱單元直接沿該第一方向彼此鄰接佈局，相鄰標準連接阱單元的該VPW及該VNW分別直接接觸。
  4. 如申請專利範圍第1項所述之方法，其中，按照預定義設計規則與該VNW、該VPW及該標準連接阱單元的至少其中一個的幾何尺寸的至少其中之一在該標準連接阱單元內佈線該VPW及該VNW。
  5. 如申請專利範圍第1項所述之方法，其中，該第一金屬化層低於該第二金屬化層。
  6. 如申請專利範圍第5項所述之方法，其中，該第一金屬化層是最低金屬化層。
  7. 如申請專利範圍第1項所述之方法，其中，該第一金屬化層與該第二金屬化層位於同一高度水準。
  8. 如申請專利範圍第7項所述之方法，其中，該VSS及VDD軌線被該連續連接的VPW及VNW阻斷。
  9. 如申請專利範圍第8項所述之方法，其中，按照預定義設計規則與該VNW、該VPW及該標準連接阱單元的至少其中一個的幾何尺寸的至少其中之一由該連續連接的VPW及VNW隔開該VSS及VDD軌線。
  10. 如申請專利範圍第1項所述之方法，其中，該標準連接阱單元還包括VPW過孔接觸以及VNW過孔接觸，兩者都垂直於該第一金屬化層，該VPW過孔接觸及該VNW過孔接觸依賴該VNW及VPW並按照預定義設計規則與該VNW、該VPW及該標準連接阱單元的至少其中一個的幾何尺寸的至少其中之一佈局。
  11. 如申請專利範圍第10項所述之方法，其中，該VPW及該VNW設於最低金屬化層中，且該VPW過孔及該VNW過孔分別接觸在FDSOI基板中所形成的p型接地平面及n型接地平面的其中相應一個。
  12. 如申請專利範圍第1項所述之方法，還包括沿該第一方向佈局第二多個標準連接阱單元，該第二多個在該第一金屬化層內沿垂直於該第一方向的第二方向相對該第一多個位移，其中，該第二多個的該標準連接阱單元的該VPW連續連接，以及其中，該第二多個標準連接阱單元的該VNW連續連接。
  13. 如申請專利範圍第12項所述之方法，其中，該第二多個的該連續連接的VPW及VNW基本平行於該第一多個的該連續連接的VPW及VNW。
  14. 如申請專利範圍第12項所述之方法，還包括在該第二多個之間沿該第一方向佈局該標準電晶體單元，其中，該至少一個標準電晶體單元位於該第二多個的該標準連接阱單元的任意兩個之間。
  15. 如申請專利範圍第14項所述之方法，其中，該第一多個的該標準連接阱單元與該第二多個的該標準連接阱單元相對彼此交錯佈置。
  16. 如申請專利範圍第1項所述之方法，還包括將該VNW及VPW連接至功率供應，該功率供應依據低功率待機模式、正常模式以及高操作速度模式向該VNW及VPW提供電壓，並向該VSS軌線供應VSS電壓以及向該VDD軌線供應VDD電壓。
  17. 如申請專利範圍第16項所述之方法，其中，在該低功率待機模式期間，該VNW被偏置於高於該VDD電壓的電壓且該VPW被偏置於低於該VSS電壓的電壓。
  18. 如申請專利範圍第16項所述之方法，其中，在該正常模式期間，該VNW被偏置於該VDD電壓且該VPW被偏置於該VSS電壓。
  19. 如申請專利範圍第16項所述之方法，其中，在該低功率待機模式期間，該VNW被偏置於低於該VDD電壓的電壓且該VPW被偏置於高於該VSS電壓的電壓。
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