CN107086218B - 用以在fdsoi中实施后偏置的布局及布线方法 - Google Patents

Abstract

本发明提供了一种用以在完全耗尽绝缘体上硅(FDSOI)中实施后偏置(back bias)的布局及布线方法。依据本文中的一些示例实施例，该布局及布线方法包括沿第一方向布局第一多个标准连接阱单元，该标准连接阱单元通过以下方式形成：在第一金属化层中布线p‑BIAS线VPW及n‑BIAS线VNW，以及在第二金属化层中布线功率轨线及接地轨线，该VPW及该VNW延伸跨越各该功率轨线及接地轨线，其中，该第一多个标准连接阱单元的该VPW连续连接且该第一多个标准连接阱单元的该VNW连续连接。

Description

用以在FDSOI中实施后偏置的布局及布线方法

技术领域

本发明通常涉及用以在完全耗尽绝缘体上硅(fully depleted silicon-on-insulator；FDSOI)中实施后偏置(back bias)的布局及布线方法。

背景技术

采用SOI技术实施的集成电路提供一定数量的优点。对于同等性能，此类电路通常具有较低的功耗并且还引起较低的寄生电容，从而提升开关速度。而且，采用SOI技术可避免采用块体技术的CMOS晶体管所遇到的闩锁(latch-up)现象。另外，SOI集成电路对于电离辐射的影响更不敏感并因此在此类辐射可引起操作问题的应用中(尤其在空间应用中)更加可靠。一般来说，SOI集成电路可包括SRAM存储器或逻辑门。

由于采用FDSOI技术的沟道的掺杂几乎为零(约10¹⁵cm^-3)，晶体管的沟道的掺杂水平无法显示实质的变化，从而阻止以此种方式区分阈值电压。依据通常的方法，具有不同阈值电压的晶体管通过针对这些晶体管集成不同的栅极材料来实施。不过，此类型集成电路的实际实施在技术上具有挑战性。

为了使采用FDSOI技术的不同晶体管具有不同的阈值电压，已知的方法是使用布置于薄绝缘氧化物层与硅衬底之间的偏置接地平面(也被称为“UTBOX技术”)。通过调整接地平面的掺杂及偏置，可针对不同的晶体管定义阈值电压的范围。相应地，针对各种应用可实现低阈值电压晶体管(也被称为“LVT”(通常400mV))、高阈值电压晶体管(也被称为“HVT”(通常550mV))，以及中阈值电压晶体管(通常450mV)。

已提出开发FDSOI集成电路结构，其中，有关此类型电路的任意技术开发所带来的实际问题在于：现有设计工具可能证明是不兼容的或者可能需要大量的计算开发。一般来说，集成电路的设计人员使用计算机辅助设计(computer assisted design；CAD)以制造半导体装置。实际上，大电路过于复杂，以致无法手工设计，且需要适当的计算工具，尤其是为了避免设计错误的风险。对于当前的技术节点，必须考虑许多参数以避免电路故障。

现有技术中所使用的CAD使用功能输入规格。此功能规格说明电路的期望功能，以及非功能约束(表面面积、成本、功耗等)。而且，CAD以输出计算机文件的形式提供集成电路的表示(通常采用GDSII或最近的OASIS格式)。此计算机文件定义将要被实施的集成电路的掩膜的图形，以使这些掩膜可被制造。接着，所生产的掩膜可用于光刻步骤期间半导体生产单元中的电路的生产。

CAD被分成多个步骤：在第一个步骤中，定义集成电路的设计及总体架构，以电路的功能规格开始。在很高层级建模完整系统(硬件及软件)，以就应用要求验证所选架构的性能。通常采用Verilog、VHDL、SPICE或其它语言设计集成电路的架构。

然后，执行优化步骤，其被称为平面规划(floorplanning)。此步骤需要创建芯片上的逻辑门、源及接合、输入/输出，以及微电路(复杂组件例如过程源、DSP、存储器等)的布局图。

接着，执行电路的逻辑合成，其中，在寄存器传输层级(register transferlevel；RTL)建模电路。此建模以时序元件以及该时序元件的不同输入/输出与集成电路的主输入/输出之间的逻辑组合的形式描述集成电路的实施。该建模提供由逻辑门及基本元件组成的网络。此建模通常采用专用语言例如Verilog或VHDL。RTL建模可自动合成为源自标准单元库的组合(与、或、多路复用器门等)及时序(同步D触发器等)逻辑门。元件的布局在此阶段尚未明确，而是以执行期望功能所必需的元件的列表的形式发生。

在该逻辑合成之后接着执行布局及布线步骤，在此步骤期间，在门网表中定义的集成电路的不同组件依据要解决的问题被自动布局并连接。实际上，该布局及布线过程包括优化难题，其需要元启发式技术。

在该布局及布线步骤之后接着生成蚀刻掩膜的拓扑图。在采用UTBOX-FDSOI技术的电路的逻辑合成期间，为了对设计过程及可用的CAD工具具有尽可能小的影响，已知执行选自包括块体技术组件的库的标准单元的布局及布线步骤。在该布局及布线步骤之后接着执行自动转换，以将采用块体技术定义的电路转换为采用UTBOX-FDSOI技术的电路。尤其，可在该布局及布线步骤之后接着执行此类型的自动转换，以继续生成蚀刻掩膜的拓扑图，其中，该标准单元的大量参数在块体技术中或在UTBOX-FDSOI技术中可为相同。

此类库的标准单元大多包括实施于FDSOI衬底的上层硅中的一对NMOS晶体管及PMOS晶体管。该硅层悬于具有所谓极薄厚度(通常小于50纳米)的绝缘氧化物层之上。在该NMOS的该氧化物层下方设置接地平面或后栅极并在该PMOS的该氧化物层下方设置接地平面或后栅极。各接地平面通过从深隔离沟槽下方经过的相应阱来偏置。该些晶体管的阈值电压尤其通过对该些阱施加适当的偏置电压来调整。为增加调整阈值电压的可能性，针对该NMOS晶体管或该PMOS晶体管，该接地平面的掺杂可为n型或p型。该PMOS晶体管的该接地平面由n型掺杂阱偏置，而该NMOS晶体管的该接地平面由p型掺杂阱偏置。

例如从文档US 6,560,753 B2、US 2015/0318407 A1以及US 2006/0134853A1已知具有连接单元以在块体技术中实施标准单元后偏置架构的集成电路。从文档US 8,443,306B1已知平面可兼容FDSOI设计架构。

鉴于上述说明，因此希望实施连接单元设计，以在先进FDSOI技术中实施偏置网络，而不引入太多复杂性，例如额外布线步骤等。

发明内容

下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。

在本发明的一个态样中，提供一种用以在完全耗尽绝缘体上硅(FDSOI)中实施后偏置(back bias)的布局及布线方法。依据本文中的一些示例实施例，该布局及布线方法包括沿第一方向布局第一多个标准连接阱单元，该标准连接阱单元通过以下方式形成：在第一金属化层中布线p-BIAS线(VPW)及n-BIAS线(VNW)，以及在第二金属化层中布线功率(VDD)轨线及接地(VSS)轨线，该VPW及该VNW延伸跨越各该VSS轨线及该VDD轨线，其中，该第一多个标准连接阱单元的该VPW连续连接且该第一多个标准连接阱单元的该VNW连续连接。

附图说明

参照下面结合附图所作的说明可理解本发明，该些附图中：

图1至6以顶视图示意显示FDSOI设计的装置区域布置的例子。

尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例形式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。

具体实施方式

下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。

现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本领域的技术人员将了解，该些附图并非按比例绘制。

本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含术语或词组的特别定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。例如，在完整阅读本发明以后，本领域的技术人员将了解，用语“A在B上方”并不限于理解为A直接设于B上，也就是A与B物理接触。

依据本发明的一些示例实施例，本发明可包括半导体装置结构的制造，例如集成于芯片上的多个MOSFET或MOS装置。当提到“MOS装置”时，本领域的技术人员将了解，尽管使用术语“MOS装置”，但并非意图限于含金属栅极材料和/或含氧化物栅极介电材料。相应地，半导体装置结构可被理解为包括具有p型及n型的至少其中一种类型的至少两个MOS装置。

本发明的半导体装置可涉及可通过使用先进技术制造的装置，也就是该半导体装置可通过应用于接近小于100纳米的技术节点(例如小于50纳米或小于35纳米，例如在22纳米或以下)的技术制造。在完整阅读本申请以后，本领域的技术人员将了解，依据本发明，可施加小于或等于45纳米(例如22纳米或以下)的基本规则。本发明提出可具有小于100纳米(例如小于50纳米或小于35纳米或小于22纳米)的最小长度尺寸和/或宽度尺寸的结构的半导体装置。例如，本发明可提供通过使用45纳米或低于例如22纳米甚至更低节点技术制造的半导体装置。

本领域的技术人员将了解，半导体装置可被制造为P沟道MOS晶体管或PMOS晶体管以及N沟道晶体管或NMOS晶体管，两种类型晶体管都可经制造而具有或不具有迁移率增强应力源特征或应变诱导特征。要注意的是，通过使用PMOS及NMOS装置、应力及非应力，电路设计人员可混合并匹配装置类型，以利用各装置类型的最佳特性，因为它们最适合设计中的半导体装置。

本领域的技术人员将了解，术语“SOI”并非意图限于特殊技术。一般来说，SOI衬底可具有设于埋置绝缘材料层上的主动半导体层，该埋置绝缘材料层相应地可形成于基础衬底材料上。依据本发明的一些示例实施例，该主动半导体层可包括硅、锗、硅锗及类似物的其中一种。该埋置绝缘材料层可包括绝缘材料，例如氧化硅或氮化硅。该基础衬底材料可为现有技术中已知的可被用作衬底的基础材料，例如硅及类似物。

依据本文中所揭示的采用FDSOI衬底的示例实施例的至少其中一些，该主动半导体层可具有约20纳米或更小的厚度，而该埋置绝缘材料层可具有约145纳米的厚度或依据先进技术，该埋置绝缘材料层可具有在约10至约30纳米的范围内的厚度。例如，在本发明的一些特殊示例实施例中，该主动半导体层可具有约3至约10纳米的厚度。

至于该基础衬底材料的晶面取向，与普通硅装置的晶面取向类似，可使用具有晶面(100)的SOI衬底。不过，为改进PMOS半导体装置的性能，该PMOS半导体装置的表面可使用晶面(110)。或者，可使用混合晶面取向衬底，其表面可由晶面(100)与晶面(110)混合。在替代实施例中，当考虑N积累和/或N反型装置时，该基础衬底材料可为N型(相反，针对P积累和/或P反型为P型)。

下面说明在完全耗尽绝缘体上硅(FDSOI)中实施后偏置的布局及布线方法的示例实施例。依据一些示例实施例，设置标准连接阱单元，该标准连接阱单元可用于使用后偏置技术的FDSOI技术的自动布局及布线流程中。一般来说，在FDSOI技术中可采用后偏置以降低泄漏和/或增加性能。本文中，通过位于该标准连接阱单元内部的接触可共同供应后偏置电压。

在块体技术中，连接单元与功率/接地网格共同连接。不过，在该FDSOI技术中，该连接单元用以连接额外偏置电压，以通过来自偏置布线的连接实施后偏置，该偏置布线通常制作于金属化层中。这些布线通常利用布局及布线工具的特殊布线特征制作。不过，将块体技术所已知的连接单元的布线及布局简单地延伸至先进FDSOI技术中的FDSOI技术导致额外的布线步骤并使自动布局及布线流程难以实施，因为必须施加布线规则以反映高电压设计规则，以抑制在芯片层级布线形成DRC(设计规则检查)违规。

依据本发明的一些示例实施例，一种用以在FDSOI技术中实施后偏置的布局及布线方法可包括布局第一多个标准连接阱单元。

请参照图1，以顶视图示意显示依据本发明的一些示例实施例的标准连接阱单元1。标准连接阱单元1具有一对偏置线，p-BIAS线(VPW)4及n-BIAS线(VNW)3。而且，标准连接阱单元1包括功率(VDD)轨线5以及接地(VSS)轨线7。依据图1中所示的明确示例，偏置线3、4与功率/接地轨线彼此垂直延伸。这不会对本发明施加任何限制并且可实施偏置线3、4相对功率/接地轨线5、7的偏斜布置以及/或者偏置线3、4相对彼此的偏斜布置。一般来说，依据本发明的一些示例实施例的标准连接阱单元的偏置线与功率/接地轨线可延伸跨越彼此。

依据本发明的一些示例实施例，标准连接阱单元1的布置可包括垂直边9、上边11u以及下边11l。

如图1中所示，可在标准连接阱单元1内布线偏置线3、4，以使偏置线3、4相对标准连接阱单元1的垂直边9的间距可经实施以符合预定义设计规则，例如高电压设计规则。这不会对本发明施加任何限制，且边9可相对上下边11u、11l倾斜。

依据本发明的一些示例实施例，VDD轨线5与VSS轨线7可平行于标准连接阱单元1的上下边11u、11l延伸，VDD轨线5位于上边11u处，而VSS轨线7位于下边11l处。这不会对本发明施加任何限制，且本领域的技术人员将了解，VDD轨线5可位于下边11l处，而VSS轨线7可位于上边11u处。

依据本发明的一些示例实施例，偏置线3、4可被绘制为与VDD及VSS轨线5、7正交的线，可从标准连接阱单元1的顶部(上边11u处)至底部(下边11l处)覆盖标准连接阱单元1。

依据本发明的一些示例实施例，各偏置线3、4可与垂直边9的相应一条隔开间距13，且偏置线3、4可相互隔开间距15。可依据预定义设计规则和/或VPW 3、VNW 4以及标准连接阱单元1的几何尺寸的标准连接(例如边9、11u及11l的至少其中一个的尺寸)的至少其中一个的几何尺寸选择间距15及13。

图1中的虚线10示意显示在下方FDSOI衬底(未显示)中实施的具有相反导电类型的接地层之间的界面。依据一些示例实施例，在图1中的虚线10上方可形成p型接地平面，而在虚线10下方的该FDSOI衬底中可形成n型接地平面。例如，p型接地平面可靠近VDD轨线5布置，而n型接地平面可靠近VSS轨线7布置。

依据本发明的一些示例实施例，偏置线3、5可被布线于第一金属化层中，而VDD轨线5及VSS轨线7可被布线于不同于该第一金属化层的第二金属化层中。这不会对本发明施加任何限制，且本领域的技术人员将了解，该偏置线与该功率/接地轨线可形成于同一金属化层内，后面将参照图6进行说明。

依据一些特殊示例，该第一金属化层可位于高度低于(靠近下方衬底)该第二金属化层的金属化层内。例如，该第一金属化层可为最低金属化层。本领域的技术人员将了解，在较低金属层中实施该第一金属化层可避免所谓“过孔壁(via wall)”问题，其中，最小化偏置线3、4的“过孔壁”问题可通过在同一布线轨道中布置偏置线3、4来实现。

依据本发明的一些示例实施例，标准连接阱单元1可通过绘制偏置线3、4并接着绘制供应/接地轨线5、7来形成。这不会对本发明施加任何限制且供应/接地轨线5、7可在所述绘制偏置线3、4之前绘制。

图2示意显示通过标准连接阱单元2的单元邻接实施的偏置网络的连接，以使邻接的标准阱单元的VPW 3及VNW 4分别连续连接。也就是说，两个相邻标准阱单元1a与1b的VPW3连续连接，且两个相邻标准阱单元1a与1b的VNW 4连续连接。依据本发明的一些示例实施例，通过以列形式布置邻接标准阱单元可实现标准连接阱单元1的邻接布置，如图2中所示，其中，形成列21及23。而且，可设置额外的列，其中，不同列例如列21与列23的对应连接阱单元由包括至少一个晶体管元件的至少一个晶体管单元隔开，例如图2中所示的晶体管单元A、B。本领域的技术人员将了解，通过使用该标准连接阱单元(参照图1中的标准连接阱单元1)的该邻接方法，可自动构建偏置网络并满足针对该偏置网络的所需布线规则。本文中，优化线宽及过孔(未显示)的DFM(可制造设计)要求可实施于该些单元中。

在完整阅读本发明以后，本领域的技术人员将了解，在所提出的标准连接阱单元设计需要额外空间以支持预定义高电压设计规则或预定义线宽的情况下，该标准连接阱单元的设计可利用该空间实施至少一个额外解耦电容于该标准连接阱单元中。可添加该额外解耦电容以改进设计功率完整性。

参照图3说明本发明的另一个示例实施例。这里示意显示标准连接阱单元30，标准连接阱单元30包括p-BIAS线(VPW)33、n-BIAS线(VNW)34、功率(VDD)轨线35以及接地(VSS)轨线37。这里，偏置线33及34可延伸跨越各(VSS)轨线37及(VDD)轨线35，可能相对彼此偏斜。在此方面，标准连接阱单元30可与图1的标准连接阱单元1类似。

在图3的示意显示中，预定义设计规则可由点区43标示，其调整过孔接触40、46(垂直延伸于所示平面)相互之间以及与轨线35及37之间的间距。本领域的技术人员将了解，随着该第一金属化层的高度/水平增加，该预定义设计规则(也就是高电压规则)可能会更加严厉，因为向下至该FDSOI衬底的过孔40、46的堆叠可能需要严格遵循该高电压DRC规则。

图4中示意显示邻接方法，其与图2所示类似，其中，在第一列51中布置第一多个标准连接阱单元30并在第二列53中布置第二多个标准连接阱单元30。在各列51及53中，以邻接配置布置标准连接阱单元30，其中，偏置线34及33分别沿相应列51及53连续连接。与图2中所示的配置类似，列51与53可由至少一个晶体管隔开，例如图4中所示的晶体管单元C及D。

图1及2中所示的示例实施例与图3及4的区别在于：图1及2的实施例中所使用的布线轨道量远小于图3及4的实施例中所使用的布线轨道量。而且，与采用上面参照图1及2所述的实施例相比，当采用上面参照图3及4所述的实施例时，执行相应布局及布线方法以在FDSOI技术中实施后偏置的设计人员可能需要更加注意高电压设计规则。

图5显示标准连接阱单元30的替代布置(或标准连接阱单元1的替代；未显示)，其中，布置于同一列中的两个相邻标准连接阱单元30a与30b由另一个单元G(例如晶体管单元)隔开。尽管相邻的标准连接阱单元缺乏邻接，但偏置线VPW及VNW分别与图2及4中所示的配置类似地连续连接。不过，在图5的交错布置中，尽管可能明确丧失布线轨道，但设计人员可能不会与应用于上面参照图4所述的实施例中那样严格地被迫遵循高电压规则。

依据如图5中所示的本发明的一些示例实施例，可形成多个列55及57，其中，各列中的该些标准连接阱单元可通过相应多个标准连接阱单元设置。而且，相邻列55与57的该些标准连接阱单元可沿列55及57延伸的方向位移，以使列55的两个相邻标准连接阱单元30a与30b可通过介于两行R1与R3之间的中间行R2相互隔开，在该两行R1与R3中布置列55的相邻标准连接阱单元30a与30b。相邻列57的标准连接阱单元30c可位于行R2，其中，列57的行R1及R3中没有标准连接阱单元与行R2相邻。以此方式，可实施该些标准连接阱单元在多个列中的交错布置。

与图2中所示的配置类似，列55与57可由至少一个晶体管单元隔开，例如图5中所示的晶体管单元E及F。

关于参照图1至5所述的实施例，与该第二金属化层相比，该第一金属化层可为低金属化层。依据本文中的一些特殊示例，该第一金属化层可为最低金属化层。在此情况下，该偏置线VPW及VNW的布线可被包括于标准单元的定义中，且可使用户免于在物理布线及拥挤主题上花费过多精力。

参照图6说明本发明的一些示例实施例，其中，该第一金属化层与该第二金属化层位于同一金属化层中。这里，标准连接阱单元61所包括的p-BIAS线(VPW)63与n-BIAS线(VNW)65与功率(VDD)轨线67及接地(VSS)轨线69位于同一金属化层中，从而使功率及接地轨线67及69被偏置线63及65阻断。相应地，标准连接阱单元61创建阻断水平VDD及VSS轨线67及69的功率网格，其中，偏置线63、65垂直于VDD及VSS轨线67、69延伸。

依据图6中的显示，可包括如点区71所标示的预定义设计规则。本领域的技术人员将了解，依据图6中所示的标准连接阱单元61的邻接布置可类似上面图2及4中所示的邻接布置实施，不过，不同于这些邻接之处在于：VDD及VSS轨线67及69被偏置线63及65阻断。但是，可设置多个标准连接阱单元61，偏置线63及65沿该多个标准连接阱单元连续连接。与上面参照图1至5所述的实施例相比，上面参照图6所述的实施例可具有少消耗一个布线的优点。

依据一些示例实施例，标准晶体管单元H及I可以行和/或列布置，该行或列包括与如图6中所示的标准连接阱单元61相邻的标准连接阱单元61。相应地，通过标准连接阱单元61可对该标准晶体管单元H及I施加后偏置。

关于上述实施例，就本发明的一个态样的第一方向可被理解为沿着表示图1至6所示的各该偏置线延伸的方向。

依据本发明的一些示例实施例，该偏置线VNW及VPW可与功率供应(未显示)连接，该功率供应依据低功率待机模式、正常模式以及高操作速度模式向该VNW及VPW提供电压，且可向该VSS轨线供应VSS电压以及向该VDD轨线供应VDD电压。

依据这里的一些示例，在该低功率待机模式期间，该VNW可被偏置于高于该VDD电压的电压且该VPW可被偏置于低于该VSS电压的电压。

依据一些示例，该VNW可被偏置于该VDD电压且该VPW可被偏置于该VSS电压。

依据一些示例，该VNW可被偏置于低于该VDD电压的电压且该VPW可被偏置于高于该VSS电压的电压。

在完整阅读本发明以后，本领域的技术人员将了解，本文中所述的实施例可提供在FDSOI中实施的偏置多操作模式，其中，可如上所述适应性偏置晶体管装置的接地平面。依据一些偏置，可增加NMOS及PMOS晶体管装置的阈值电压，而在其它偏置模式中，可降低NMOS及PMOS晶体管装置的阈值电压。模式控制信号可来自系统的外部电路(未显示)。

由于本领域的技术人员借助本文中的教导可以不同但等同的方式修改并实施本发明，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，权利要求书中阐述本发明请求保护的范围。

Claims (15)

1.一种用以在完全耗尽绝缘体上硅FDSOI中实施后偏置的布局及布线方法，包括：

沿第一方向布局第一多个标准连接阱单元，各该标准连接阱单元通过以下方式形成：

在第一金属化层中布线p-BIAS线VPW及n-BIAS线VNW，以及

布线功率VDD轨线及接地VSS轨线，该p-BIAS线VPW及该n-BIAS线VNW延伸跨越第二金属化层中的该功率VDD轨线及该接地VSS轨线，

其中，该第一多个标准连接阱单元的该p-BIAS线VPW连续连接，以及其中，该第一多个标准连接阱单元的该n-BIAS线VNW连续连接，且，

其中，该第一金属化层低于该第二金属化层。

2.如权利要求1所述的方法，其中，该p-BIAS线VPW及该n-BIAS线VNW垂直于该接地VSS及功率VDD轨线延伸。

3.如权利要求1所述的方法，还包括在该第一多个标准连接阱单元之间沿该第一方向布局标准晶体管单元，其中，至少一个标准晶体管单元位于该第一多个标准连接阱单元的任意两个之间。

4.如权利要求1所述的方法，还包括布局标准晶体管单元，其中，该第一多个标准连接阱单元直接沿该第一方向彼此邻接布局，相邻标准连接阱单元的该p-BIAS线VPW及该n-BIAS线VNW分别直接接触。

5.如权利要求1所述的方法，其中，按照预定义设计规则与该n-BIAS线VNW、该p-BIAS线VPW及该标准连接阱单元的至少其中一个的几何尺寸的至少其中之一在该标准连接阱单元内布线该p-BIAS线VPW及该n-BIAS线VNW。

6.如权利要求1所述的方法，其中，该第一金属化层是最低金属化层。

7.如权利要求1所述的方法，其中，该标准连接阱单元还包括VPW过孔接触以及VNW过孔接触，两者都垂直于该第一金属化层，该VPW过孔接触及该VNW过孔接触依赖该n-BIAS线VNW及p-BIAS线VPW并按照预定义设计规则与该n-BIAS线VNW、该p-BIAS线VPW及该标准连接阱单元的至少其中一个的几何尺寸的至少其中之一布局。

8.如权利要求7所述的方法，其中，该p-BIAS线VPW及该n-BIAS线VNW设于最低金属化层中，且该VPW过孔及该VNW过孔分别接触在完全耗尽绝缘体上硅衬底中所形成的p型接地平面及n型接地平面的其中相应一个。

9.如权利要求1所述的方法，还包括沿该第一方向布局第二多个标准连接阱单元，该第二多个标准连接阱单元在该第一金属化层内沿垂直于该第一方向的第二方向相对该第一多个标准连接阱单元位移，其中，该第二多个标准连接阱单元的该p-BIAS线VPW连续连接，以及其中，该第二多个标准连接阱单元的该n-BIAS线VNW连续连接。

10.如权利要求9所述的方法，其中，该第二多个标准连接阱单元的该连续连接的p-BIAS线VPW及n-BIAS线VNW基本平行于该第一多个标准连接阱单元的该连续连接的p-BIAS线VPW及n-BIAS线VNW。

11.如权利要求9所述的方法，还包括在该第二多个标准连接阱单元之间沿该第一方向布局标准晶体管单元，其中，至少一个标准晶体管单元位于该第二多个标准连接阱单元的任意两个之间。

12.如权利要求11所述的方法，其中，该第一多个标准连接阱单元与该第二多个标准连接阱单元相对彼此交错布置。

13.如权利要求1所述的方法，将该n-BIAS线VNW及p-BIAS线VPW连接至功率供应，该功率供应依据低功率待机模式、正常模式以及高操作速度模式向该n-BIAS线VNW及p-BIAS线VPW提供电压，并向该接地VSS轨线供应VSS电压以及向该功率VDD轨线供应VDD电压。

14.如权利要求13所述的方法，其中，在该低功率待机模式期间，该n-BIAS线VNW被偏置于高于该VDD电压的电压且该p-BIAS线VPW被偏置于低于该VSS电压的电压。

15.如权利要求13所述的方法，其中，在该正常模式期间，该n-BIAS线VNW被偏置于该VDD电压且该p-BIAS线VPW被偏置于该VSS电压。

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