TWI664531B - 快閃記憶體之控制器及控制方法 - Google Patents

Abstract

本發明關於一種快閃記憶體之控制器及控制方法，控制器包含一擾亂電路與一控制電路，擾亂電路擾亂至少一輸入資料而產生至少一有效資料，控制電路接收至少一無效資料與擾亂電路產生之至少一有效資料，該至少一無效資料並非為固定常數，控制電路寫入該至少一有效資料至快閃記憶體之至少一有效儲存區，以及寫入該至少一無效資料至快閃記憶體之至少一無效儲存區。藉由寫入並非為固定常數之無效資料至快閃記憶體之無效儲存區，可以降低無效儲存區對有效儲存區之干擾，如此可以提高快閃記憶體的可靠度以及可用的儲存空間。

Description

快閃記憶體之控制器及控制方法

本發明係關於一種快閃記憶體，尤指一種控制快閃記憶體之控制器及控制方法。

按，由於電子產品蓬勃發展，驅使消費者對儲存媒體的需求隨而增加。由於可覆寫式非揮發性記憶體（rewritable non-volatile memory）具有可重複寫入資料、讀寫資料速度快、資料非揮發性、省電與體積小等特性，因此可覆寫式非揮發性記憶體最適合作為電子產品的儲存媒體，尤其是快閃記憶體。

一般而言，部分快閃記憶體的一些儲存區在出廠時就已經損壞，雖然資料仍然可以寫入至該些損壞儲存區，但是從該些損壞儲存區讀取出的資料並不同於原先資料，其表示該些損壞儲存區無法正常儲存資料。因此，當寫入資料至快閃記憶體時，當然需寫入資料至快閃記憶體之未損壞儲存區而並不需寫入資料至損壞儲存區。在現有技術，寫入資料至快閃記憶體之未損壞儲存區時，亦會寫入固定的常數至損壞儲存區，其表示寫入相同的值至各損壞儲存區，此數筆固定的常數是無效資料，而寫入至未損壞儲存區的資料為有效資料。

寫入資料至快閃記憶體是藉由電壓改變快閃記憶體之儲存元件的儲存狀態，此電壓是藉由充電電路進行充電而產生，寫入的資料不同，充電電路所產生的電壓就會不同。在現有技術，以充電電路進行充電而寫入一常數至損壞儲存區時，充電電路之充電過程會因耦合效應而干擾鄰近損壞儲存區之未損壞儲存區的儲存元件，且此干擾可能會影響未損壞儲存區之儲存元件的儲存狀態，其表示未損壞儲存區所儲存的有效資料可能發生錯誤，如此即降低快閃記憶體的可靠度。換句話說，在多次寫入固定的常數至複數損壞儲存區的充電期間，若寫入此固定的常數所對應的充電過程對鄰近之未損壞儲存區的儲存元件有較大耦合干擾，如此多次寫入此固定的常數至複數損壞儲存區時，鄰近之未損壞儲存區的儲存電壓因受多次的較大耦合干擾即容易產生電壓偏移的現象，如此未損壞儲存區所儲存的資料將可能被改變成非原儲存資料。

此外，若未損壞儲存區位於兩個損壞儲存區之間，由於此兩個損壞儲存區被寫入固定常數（無效資料），所以此兩個損壞儲存區之充電電路的充電過程皆會影響位於兩者之間的未損壞儲存區的儲存元件，而提升此未損壞儲存區所儲存之有效資料的錯誤率，在這樣情況下，即會把此未損壞儲存區列為損壞儲存區，如此即會減少快閃記憶體的可用儲存空間。

另外，基於某些需求下，例如便於管理快閃記憶體的需求，快閃記憶體具有一些未利用儲存區，此未利用儲存區不儲存有效資料。於現有技術，當寫入有效資料至快閃記憶體時，有效資料即不會寫入至此未利用儲存區，但是系統會內定寫入固定常數之無效資料至此未利用儲存區。一般而言，未利用儲存區鄰近於可利用儲存區。當鄰近於未利用儲存區之可利用儲存區並未損壞時，有效資料即會被寫入至此可利用儲存區。然而，以充電電路進行充電而寫入固定常數（無效資料）至未利用儲存區時，充電電路之充電過程會干擾鄰近之可利用儲存區的儲存元件，且此干擾可能會影響可利用儲存區之儲存元件的儲存狀態，其表示可利用儲存區所儲存的有效資料即可能錯誤，如此即降低快閃記憶體的可靠度。

基於上述問題，本發明提供一種快閃記憶體之控制器及控制方法，其可降低損壞儲存區對未損壞儲存區之干擾，以及降低未利用儲存區對未損壞儲存區之干擾，如此可提高快閃記憶體的可靠度以及提高快閃記憶體之可用儲存空間。

本發明之目的之一，在於提供一種快閃記憶體之控制器及控制方法，其可寫入並非為固定常數之無效資料至損壞儲存區，以可降低損壞儲存區對未損壞儲存區之干擾，如此可提高快閃記憶體的可靠度以及可用儲存空間。

本發明之目的之一，在於提供一種快閃記憶體之控制器及控制方法，其可寫入並非為固定常數之無效資料至未利用儲存區，以可降低未利用儲存區對未損壞儲存區之干擾，如此可提高快閃記憶體的可靠度。

本發明揭示一種快閃記憶體之控制器，其包含一擾亂電路以及一控制電路。擾亂電路接收至少一輸入資料，並擾亂輸入資料而產生至少一有效資料；控制電路接收至少一無效資料與擾亂電路產生之該至少一有效資料，該至少一無效資料並非為一固定常數，控制電路寫入該至少一有效資料至快閃記憶體之至少一有效儲存區，以及寫入該至少一無效資料至快閃記憶體之至少一無效儲存區。

本發明揭示一種快閃記憶體之控制方法，其包含接收至少一輸入資料；擾亂該至少一輸入資料而產生至少一有效資料；提供至少一無效資料，該至少一無效資料並非為一固定常數；寫入該至少一有效資料至快閃記憶體之至少一有效儲存區；以及寫入該至少一無效資料至快閃記憶體之至少一無效儲存區。

在說明書及後續的申請專利範圍當中使用了某些詞彙指稱特定的元件。所屬本發明技術領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異作為區分的準則。在通篇說明書及後續的申請專利範圍當中所提及的「包含」為一開放式用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接一第二裝置，則代表該第一裝置可直接電氣連接該第二裝置，或可透過其他裝置或其他連接手段間接地電氣連接至該第二裝置。

為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合詳細之說明，說明如後：

請參閱第一圖，其為本發明之快閃記憶體之控制器之一實施例的方塊圖。如圖所示，本發明揭示一控制器20，其耦接一快閃記憶體10，以控制快閃記憶體10，控制器20更耦接一主機5，控制器20可接收主機5所傳送之資料，並可以寫入資料至快閃記憶體10，以儲存主機5所傳送的資料於快閃記憶體10，控制器20也可以從快閃記憶體10讀取資料並傳送所讀取的資料至主機5。上述之主機5為可與控制器20相配合，以儲存資料至快閃記憶體10的任意電子裝置，例如電腦系統、行動電話、數位相機、音訊播放器或者視訊播放器等。上述主機5傳送至控制器20而欲儲存至快閃記憶體10之資料為輸入資料。

本發明之控制器20欲儲存至少一輸入資料至快閃記憶體10時，控制器20擾亂該至少一輸入資料而產生至少一有效資料，並寫入該至少一有效資料至快閃記憶體10之可利用的至少一未損壞儲存區，且分別寫入至少一無效資料至快閃記憶體10之至少一損壞儲存區與至少一未利用儲存區，無效資料並非為固定常數，非固定常數表示寫入至各損壞儲存區與各未利用儲存區的無效資料並不相同。由於有效資料儲存至可利用之未損壞儲存區，而不會儲存至損壞儲存區與未利用儲存區，因此可利用之未損壞儲存區為有效儲存區，而損壞儲存區與未利用儲存區為無效儲存區。由於控制器20寫入有效資料至有效儲存區之過程，控制器20亦寫入非固定常數之無效資料至無效儲存區，如此可降低無效儲存區對鄰近之有效儲存區的耦合干擾（電容耦合效應或訊號傳導干擾），因此可提高快閃記憶體10的可靠度以及可利用的儲存空間。以下詳細說明控制器20之架構與運作。

如第一圖所示，本發明之控制器20包含一主機介面21、一緩衝器22、一控制電路23、一選擇電路24、一擾亂電路25與一快閃記憶體介面26。主機介面21耦接主機5，主機5傳送輸入資料與命令至主機介面21。上述主機5透過主機介面21傳送輸入資料至控制器20，其目的是透過控制器20儲存此輸入資料於快閃記憶體10。主機介面21更耦接緩衝器22與控制電路23，主機介面21傳送命令至控制電路23。於本實施例中，命令可為寫入命令或者為讀取命令。控制電路23依據命令即可得知主機5欲要寫入輸入資料至快閃記憶體10或者從快閃記憶體10讀取資料。此外，主機介面21傳送輸入資料至緩衝器22，緩衝器22用於緩衝輸入資料。緩衝器22更耦接選擇電路24，並傳送輸入資料至選擇電路24。由上述可知，主機介面21傳送主機5之命令至控制電路23，且提供主機5所傳送之輸入資料至選擇電路24。此外，選擇電路24更接收一參考資料，選擇電路24更耦接控制電路23，控制電路23控制選擇電路24選擇參考資料或者主機5之輸入資料，而輸出參考資料或者此輸入資料。於本發明之一實施例中，選擇電路24可為一多工器，及參考資料可為固定的常數資料，例如一筆參考資料可以為FF或AA（以16進制而言），如此即表示參考資料的每一個位元組（Byte）為固定F或A的常數資料。換句話說，實施例中的固定常數可以表示每一筆資料內的每一個位元組的數值皆相同。

復參閱第一圖，擾亂電路25耦接選擇電路24，而接收選擇電路24所輸出之輸入資料與參考資料，並擾亂輸入資料而產生有效資料，且更可擾亂參考資料而產生無效資料。參考資料經擾亂後為非固定常數的無效資料，例如，非固定常數可以為F1或A2；同理，每一筆輸入資料經由擾亂電路25擾亂後而為不同數值的有效資料（非固定常數），以可降低每筆有效資料於寫入快閃記憶體10的充電期間相互耦合干擾。於本發明之一實施例中，擾亂電路25具有預設之至少一擾亂參數，擾亂電路25運用擾亂參數對輸入資料進行邏輯運算，以擾亂輸入資料而產生有效資料。此外，擾亂電路25可以具有複數擾亂參數，而使非固定常數之無效資料的數值與有效資料的數值有所差異，或完全不同於有效資料的數值。由上述說明可知，緩衝器22緩衝輸入資料，以可透過選擇電路24提供輸入資料至擾亂電路25。

於本發明之一實施例中，上述之邏輯運算可以是互斥（XOR）運算或是其他演算法，但並非限制擾亂電路25僅能進行互斥運算擾亂輸入資料而產生有效資料。於本發明之另一實施例中，擾亂電路25可為一亂數產生電路。此外，擾亂電路25運用上述之方式擾亂參考資料而產生無效資料。於本發明之一實施例中，擾亂電路25可具有複數擾亂參數，且該些擾亂參數並非相同，因此擾亂電路25可運用不同擾亂參數而擾亂參考資料，以產生並非固定常數的無效資料。擾亂電路25更耦接控制電路23，而傳送有效資料與無效資料至控制電路23。

復參閱第一圖，快閃記憶體介面26耦接於控制電路23與快閃記憶體10之間。控制電路23接收擾亂電路25所產生之有效資料與無效資料，並傳輸有效資料與無效資料至快閃記憶體介面26，以寫入有效資料至有效儲存區，且寫入無效資料至無效儲存區。控制器20儲存輸入資料至快閃記憶體10時，控制電路23會從快閃記憶體10之一位址開始寫入資料至儲存區，此位址可預先設定於控制器20。控制電路23寫入有效資料至有效儲存區，若有效儲存區鄰近之儲存區為無效儲存區（損壞儲存區或者未利用儲存區），控制電路23則會寫入非固定常數的無效資料至無效儲存區，如此可降低無效儲存區對鄰近之有效儲存區之耦合干擾，因此可提高快閃記憶體的可靠度以及可利用的儲存空間。

於本發明之一實施例中，可預先檢測快閃記憶體10，以得知快閃記憶體10之各儲存區的狀態，而得知哪些儲存區為損壞儲存區，控制器20可預先紀錄損壞儲存區之位置資訊與未利用儲存區之位置資訊，因此控制電路23可預先得知無效儲存區之位置資訊，即可預先得知有效儲存區是否相鄰無效儲存區。控制電路23即可依據無效儲存區之位置資訊控制選擇電路24選擇參考資料，而輸出參考資料至擾亂電路25，以產生無效資料並提供至控制電路23，以寫入無效資料（非固定常數）至無效儲存區。同理，控制器20可預先紀錄有效儲存區之位置資訊，控制電路23即可依據有效儲存區之位置資訊控制選擇電路24選擇輸入資料，而輸出該輸入資料至擾亂電路25，以產生有效資料並提供至控制電路23，以寫入有效資料至有效儲存區。

於此實施例，控制器20更可包含一儲存單元27，其可儲存無效儲存區之位置資訊、有效儲存區之位置資訊與參考資料。儲存單元27耦接選擇電路24，以提供參考資料至選擇電路24。此外，儲存單元27耦接控制電路23，以提供無效儲存區之位置資訊或者有效儲存區之位置資訊至控制電路23。

復參閱第一圖，控制器20更可包含一資料篩選單元28與一解擾亂電路29。資料篩選單元28耦接控制電路23與解擾亂電路29。解擾亂電路29更耦接緩衝器22。當控制電路23接收主機5之讀取命令時，控制電路23即會經由快閃記憶體介面26從快閃記憶體10讀取一資料序列。由於快閃記憶體10包含有效儲存區與無效儲存區，因此資料序列包含有效資料與無效資料，其中有效資料為使用者欲儲存的資料，而無效資料非為使用者欲儲存的資料。控制電路23傳輸此資料序列至資料篩選單元28。資料篩選單元28接收資料序列，並從資料序列篩選出有效資料，以傳輸有效資料至解擾亂電路29。於本發明之一實施例中，資料篩選單元28依據無效儲存區之位置資訊從資料序列中篩選掉無效資料，而篩選出有效資料。資料篩選單元28更可耦接儲存單元27，以得知無效儲存區之位置資訊。此外，資料篩選單元28可依據有效儲存區之位置資訊從資料序列中篩選出有效資料。資料篩選單元28可從儲存單元27得知有效儲存區之位置資訊。解擾亂電路29接收資料篩選單元28輸出之有效資料，並解擾亂有效資料，而產生一輸出資料。於本發明之一實施例中，解擾亂電路29具有解擾亂參數，此解擾亂參數相同於擾亂電路25之擾亂參數，以對有效資料進行運算，以解擾亂有效資料而產生輸出資料，如此輸出資料即可相同於輸入資料。解擾亂電路29傳送輸出資料至緩衝器22，緩衝器22緩衝輸出資料並提供輸出資料至主機介面21，以傳送輸出資料至主機5。

請參閱第二圖，其為本發明之快閃記憶體之一實施例的示意圖。如圖所示，快閃記憶體10具有至少一儲存區塊（Block）101，而儲存區塊101具有複數儲存頁（Page）P ₁~ P _N。每一儲存頁P ₁~P _N分別具有複數儲存欄（Column），如第三圖所示，第一儲存頁P ₁具有複數儲存欄C ₁₁~ C _1M。於本發明之一實施例中，控制電路23寫入資料至快閃記憶體10之最小單位為一個儲存欄，但並非僅限於此。此外，一個儲存欄之儲存空間至少有一個位元組（Byte）。控制電路23寫入資料至快閃記憶體10時，基本上，控制電路23從一位址開始依序寫入資料至快閃記憶體10，例如控制電路23從第一儲存頁P ₁之第一儲存欄C ₁₁開始依序寫入資料至快閃記憶體10。於本發明之一實施例中，每一個儲存欄即為一個儲存區。若儲存欄之狀態為損壞或者未利用，其表示此儲存欄為無效儲存區；若儲存欄之狀態為未損壞且可利用，其表示此儲存欄為有效儲存區。

以下舉例說明控制器20寫入資料至快閃記憶體10之規則。請參閱第四A圖，其為本發明之快閃記憶體10之儲存頁尚未被寫入資料之一實施例的示意圖。如圖所示，第一儲存頁P ₁具有五個儲存欄C ₁₁~ C ₁₅，其中第三儲存欄C ₁₃與第五儲存欄C ₁₅已損壞而為損壞儲存區（無效儲存區），其餘儲存欄C ₁₁、C ₁₂、C ₁₄並未損壞而為未損壞儲存區（有效儲存區）。當控制器20從第一儲存頁P ₁之第一儲存欄C ₁₁開始寫入有效資料至第一儲存頁P ₁時，由於第一儲存欄C ₁₁並非為無效儲存區，所以控制電路23控制選擇電路24選擇主機5之輸入資料，選擇電路24並輸出此輸入資料至擾亂電路25，以產生有效資料。如第四B圖所示，控制電路23寫入有效資料至第一儲存欄C ₁₁。接續，由於第二儲存欄C ₁₂也是有效儲存區，如第四B圖所示，控制電路23接續寫入下一筆有效資料至第二儲存欄C ₁₂。接著，由於第三儲存欄C ₁₃為損壞儲存區（無效儲存區），所以控制電路23控制選擇電路24選擇參考資料，並輸出此參考資料至擾亂電路25，以產生無效資料（非固定常數），如第四B圖所示，控制電路23寫入無效資料至第三儲存欄C ₁₃。接續，因為第四儲存欄C ₁₄為有效儲存區，所以控制電路23控制選擇電路24輸出主機5之輸入資料至擾亂電路25，以產生有效資料，如第四B圖所示，控制電路23寫入有效資料至第四儲存欄C ₁₄。由於第五儲存欄C ₁₅是損壞儲存區（無效儲存區），所以控制電路23控制選擇電路24輸出參考資料至擾亂電路25，以產生無效資料，如第四B圖所示，控制電路23寫入無效資料至第五儲存欄C ₁₅。

由上述說明可知，控制電路23依據儲存區之狀態控制選擇電路24選擇輸入資料或者參考資料，其表示選擇電路24依據儲存區之狀態輸出該輸入資料或者參考資料至擾亂電路25，以產生有效資料或者無效資料，如此控制電路23即可依據儲存區之狀態儲存有效資料至有效儲存區，並儲存無效資料至鄰近於有效儲存區的無效儲存區。由於擾亂電路25產生之無效資料並非為固定常數，所以寫入至第三儲存欄C ₁₃之無效資料並不同於寫入至第五儲存欄C ₁₅的無效資料。如此，即可降低對應於第三儲存欄C ₁₃與第五儲存欄C ₁₅之充電電路的充電對鄰近之第一儲存欄C ₁₁、第二儲存欄C ₁₂與第四儲存欄C ₁₄的耦合干擾，而提高第一儲存欄C ₁₁、第二儲存欄C ₁₂與第四儲存欄C ₁₄於儲存狀態上的可靠度。

舉例來說，寫入16進制的FF、00資料至快閃記憶體10所對應的電壓準位分別為最低電壓準位與最高電壓準位，而有效儲存區（例如第一儲存欄C ₁₁）原儲存有效資料為AA。在現有技術中多次寫入固定數值的無效資料至複數無效儲存區（例如第三儲存欄C ₁₃及第五儲存欄C ₁₅）的充電過程中，假若無效資料為FF，則固定數值的無效資料FF所對應的電壓會持續拉低鄰近有效儲存區的電壓；假若無效資料為00，則固定數值的無效資料00所對應的電壓會持續拉高鄰近有效儲存區的電壓。由於，本發明之控制器20寫入不同數值的無效資料至每一無效儲存區，所以可以降低寫入無效資料至無效儲存區所對應之充電對鄰近有效儲存區之儲存元件耦合干擾的程度。同理，當每一有效儲存區寫入不同的有效資料時，亦可以降低有效儲存區之間的耦合干擾，以此類推，每一儲存頁P ₁- P _N之間的耦合干擾也可獲得改善。

此外，由於降低第三儲存欄C ₁₃與第五儲存欄C ₁₅分別對第四儲存欄C ₁₄的干擾，所以可以降低儲存於第四儲存欄C ₁₄之資料的錯誤率，因此第四儲存欄C ₁₄即可用於儲存有效資料。其表示運用本發明之控制器20與控制方法控制快閃記憶體10，位於兩損壞儲存區（C ₁₃、C ₁₅）之間的未損壞儲存區（C ₁₄）可以作為有效儲存區，以儲存有效資料，而不同於習用技術將位於兩損壞儲存區之間的未損壞區作為無效儲存區，而不儲存有效資料，因此本發明之控制器20與控制方法相較於習用技術下，本發明之控制器20與控制方法可以提高快閃記憶體10之可用儲存空間。

請參閱第五A圖，其為本發明之快閃記憶體10之儲存頁尚未被寫入資料之另一實施例的示意圖。如圖所示，第二儲存頁P ₂具有五個儲存欄C ₂₁~ C ₂₅，第三儲存頁P ₃同樣具有五個儲存欄C ₃₁~ C ₃₅，其中儲存欄C ₂₂、C ₂₄、C ₃₂、C ₃₃、C ₃₄已損壞而為損壞儲存區（無效儲存區），儲存欄C ₂₁、C ₂₃、C ₃₁、C ₃₅並未損壞而為未損壞儲存區（有效儲存區）。此實施例中，第三儲存頁P ₃僅有儲存欄C ₃₁、C ₃₅為未損壞儲存區，其表示第三儲存頁P ₃僅有兩個有效儲存區可以儲存有效資料。為了便於管理快閃記憶體10的儲存空間，管理者會設定相鄰之兩儲存頁的有效儲存容量相同。於此實施例中，預設第二儲存頁P ₂之第五個儲存欄C ₂₅為未利用儲存區（無效儲存區）而不儲存有效資料，以使得相鄰之第二儲存頁P ₂與第三儲存頁P ₃具有相同數量的有效儲存區（2個有效儲存區），即讓第二儲存頁P ₂的有效儲存容量相同於第三儲存頁P ₃的有效儲存容量。如第五B圖所示，由於儲存欄C ₂₂、C ₂₄、C ₂₅、C ₃₂、C ₃₃、C ₃₄為無效儲存區而不儲存有效資料，所以控制電路23寫入無效資料至該些儲存欄C ₂₂、C ₂₄、C ₂₅、C ₃₂、C ₃₃、C ₃₄，而寫入有效資料至儲存欄C ₂₁、C ₂₃、C ₃₁、C ₃₅。

復參閱第一圖，於本發明之一實施例中，控制器20可以預先儲存至少一無效資料，且該至少一無效資料並非為固定常數，以提供給控制電路23，例如該些無效資料儲存於儲存單元27，如此控制器20可不需要選擇電路24選擇參考資料，控制電路23可寫入儲存單元27所提供的無效資料至無效儲存區，而緩衝器22可直接提供該至少一輸入資料至擾亂電路25。

綜上所述，本發明之快閃記憶體之控制器及控制方法提供至少一無效資料，該至少一無效資料並非為固定常數，當執行寫入主機傳送的至少一輸入資料至快閃記體的作業時，擾亂該至少一輸入資料而產生至少一有效資料，並寫入該至少一有效資料至快閃記憶體之至少一有效儲存區，且寫入該至少一無效資料至有效儲存區所鄰近之至少一無效儲存區。如此可以降低無效儲存區對有效儲存區之干擾，而可以提高快閃記憶體的可靠度以及可用的儲存空間。

由上述可知，本發明確實已經達於突破性之架構，而具有改良之發明內容，同時又能夠達到產業上利用性與進步性，當符合專利法之規定，爰依法提出發明專利申請，懇請　鈞局審查委員授予合法專利權，至為感禱。

5‧‧‧主機

10‧‧‧快閃記憶體

101‧‧‧儲存區塊

20‧‧‧控制器

21‧‧‧主機介面

22‧‧‧緩衝器

23‧‧‧控制電路

24‧‧‧選擇電路

25‧‧‧擾亂電路

26‧‧‧快閃記憶體介面

27‧‧‧儲存單元

28‧‧‧資料篩選單元

29‧‧‧解擾亂電路

P₁~P_N‧‧‧儲存頁

C₁₁~C_1M‧‧‧儲存欄

C₂₁~C₂₅‧‧‧儲存欄

C₃₁~C₃₅‧‧‧儲存欄

第一圖為本發明之快閃記憶體之控制器之一實施例的方塊圖； 第二圖為本發明之快閃記憶體之一實施例的示意圖； 第三圖為本發明之快閃記憶體之一儲存頁之一實施例的示意圖； 第四A圖為本發明之快閃記憶體之儲存頁尚未被寫入資料之一實施例的示意圖； 第四B圖為第四A圖之儲存頁被寫入資料的示意圖； 第五A圖為本發明之快閃記憶體之儲存頁尚未被寫入資料之另一實施例的示意圖；以及 第五B圖為第五A圖之儲存頁被寫入資料的示意圖。

Claims (12)

1. 一種快閃記憶體之控制器，供控制一快閃記憶體，該控制器包含： 一擾亂電路，接收至少一輸入資料，並擾亂該至少一輸入資料而產生至少一有效資料；以及 一控制電路，耦接於該擾亂電路，該控制電路接收至少一無效資料與該擾亂電路產生之該至少一有效資料，該至少一無效資料並非為一固定常數，且寫入該至少一有效資料至該快閃記憶體之至少一有效儲存區，以及寫入該至少一無效資料至該快閃記憶體之至少一無效儲存區。
2. 如申請專利範圍第1項所述之快閃記憶體之控制器，更包含： 一資料篩選單元，耦接於該控制電路，以接收該控制電路從該快閃記憶體所讀取的至少一資料序列，該至少一資料序列包含該至少一有效資料與該至少一無效資料，該資料篩選單元依據該至少一無效儲存區之位置資訊從該至少一資料序列篩選掉該至少一無效資料，而篩選出該至少一有效資料；以及 一解擾亂電路，耦接於該資料篩選單元，以接收該資料篩選單元輸出之該至少一有效資料，並解擾亂該至少一有效資料，而產生至少一輸出資料。
3. 如申請專利範圍第2項所述之快閃記憶體之控制器，更包含一儲存單元，其耦接該資料篩選單元及該控制電路，該儲存單元儲存該至少一無效儲存區之位置資訊。
4. 如申請專利範圍第1項所述之快閃記憶體之控制器，更包含一選擇電路，其接收該至少一輸入資料及至少一參考資料，該選擇電路分別耦接該控制電路與該擾亂電路，該控制電路依據該至少一有效儲存區或該至少一無效儲存區之位置資訊控制該選擇電路選擇該至少一輸入資料或者該至少一參考資料，而輸出該至少一輸入資料或者該至少一參考資料，該擾亂電路接收該選擇電路輸出之該至少一參考資料，並擾亂該至少一參考資料而產生該至少一無效資料。
5. 如申請專利範圍第4項所述之快閃記憶體之控制器，更包含一儲存單元，其耦接該選擇電路及該控制電路，該儲存單元儲存該至少一無效儲存區之位置資訊、該至少一有效儲存區之位置資訊與該至少一參考資料。
6. 如申請專利範圍第1項所述之快閃記憶體之控制器，更包含一儲存單元，其耦接該控制電路，該儲存單元儲存該至少一無效資料。
7. 如申請專利範圍第1項所述之快閃記憶體之控制器，其中該至少一無效儲存區包含該快閃記憶體之至少一損壞儲存區或/及至少一未利用儲存區。
8. 如申請專利範圍第1項所述之快閃記憶體之控制器，更包含： 一主機介面，耦接一主機，該主機傳送該至少一輸入資料至該主機介面； 一緩衝器，耦接於該主機介面，該主機介面傳送該至少一輸入資料至該緩衝器，該緩衝器提供該至少一輸入資料至該擾亂電路；以及 一快閃記憶體介面，耦接於該控制電路與該快閃記憶體之間。
9. 一種快閃記憶體之控制方法，供控制一快閃記憶體，該方法包含： 接收至少一輸入資料； 擾亂該至少一輸入資料而產生至少一有效資料； 提供至少一無效資料，該至少一無效資料並非為一固定常數； 寫入該至少一有效資料至該快閃記憶體之至少一有效儲存區；以及 寫入該至少一無效資料至該快閃記憶體之至少一無效儲存區。
10. 如申請專利範圍第9項所述之快閃記憶體之控制方法，更包含： 提供至少一參考資料；以及 擾亂該至少一參考資料而產生該至少一無效資料。
11. 如申請專利範圍第9項所述之快閃記憶體之控制方法，更包含： 從該快閃記憶體讀取至少一資料序列，該至少一資料序列包含該至少一有效資料與該至少一無效資料； 依據該至少一無效儲存區之位置資訊從該至少一資料序列篩選掉該至少一無效資料，而篩選出該至少一有效資料；以及 解擾亂該至少一有效資料，而產生至少一輸出資料。
12. 如申請專利範圍第9項所述之快閃記憶體之控制方法，其中該至少一無效儲存區包含該快閃記憶體之至少一損壞儲存區或/及至少一未利用儲存區。