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TWI663715B - 立體垂直通道nand記憶體之串列選擇閘極的氧化方法 - Google Patents

立體垂直通道nand記憶體之串列選擇閘極的氧化方法 Download PDF

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TWI663715B
TWI663715B TW107126095A TW107126095A TWI663715B TW I663715 B TWI663715 B TW I663715B TW 107126095 A TW107126095 A TW 107126095A TW 107126095 A TW107126095 A TW 107126095A TW I663715 B TWI663715 B TW I663715B
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conductive
channel structure
layers
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TW201944582A (zh
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Erh-Kun Lai
賴二琨
Hsiang-Lan Lung
龍翔瀾
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Macronix International Co., Ltd.
旺宏電子股份有限公司
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Abstract

一種記憶體元件包括一導電條帶堆疊結構，包括複數個第一階層中且具有一第一開口的複數個導電條帶，以及第二階層中且具有一第二開口的複數個導電條帶，且兩種開口都將導電條帶側壁暴露於外。資料儲存結構形成於第一階層中的導電條帶的側壁上。第一垂直通道結構包括垂直通道膜，設置於第一開口中，並與資料儲存結構接觸。第二開口對準該第一垂直通道結構。閘極介電層位於第二階層中的導電條帶的側壁上。第二垂直通道結構包括設置於第二開口中的垂直通道膜，與位於第二階層中的導電條帶的側壁上的閘極介電層接觸。

Description

立體垂直通道NAND記憶體之串列選擇閘極的氧化 方法
本說明書是有關於一種高密度記憶體元件及其製作方法。特別是有關於一種由多重記憶胞階層(multiple planes of memory cells)排列形成立體陣列的記憶體元件。
隨著積體電路元件的臨界尺寸縮小到一般記憶胞技術領域(common memory cell technologies)的極限，工程設計師正持續尋找將多記憶體胞階層加以堆疊的技術，以達成更大儲存容量、更少每位元成本。舉例而言，薄膜電晶體技術已被應用在電荷捕捉記憶體技術，參見Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006之中，以及於Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006之中。
另一個提供垂直NAND元件電荷捕捉記憶體技術的結構已被描述於Katsumata,et al.,Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009 Symposium on VLSI Technology Digest of Technical Papers,2009。Katsumata等人所描述的結構包括一垂直NAND元件，並使用矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術於每一個閘極/垂直通道的交叉介面上建立一儲存點(storage site)。這個記憶體結構，係以排列用來作為NAND元件之垂直通道的半導體材料柱(column)、鄰接於基材的下部選擇閘以及位於頂端的上部選擇閘為基礎；使用與半導體材料柱交叉的平面字元線階層來形成多個水平字元線；並於各階層中形成所謂的環繞式閘極記憶胞(gate all around the cell)。
在另一個立體NAND快閃記憶體技術中，NAND記憶胞可沿著垂直通道結構排列，記憶胞位於結構的相對兩側上。在一些實施例中，垂直通道結構可以是一種U形半導體薄膜，NAND記憶胞串列會沿著單一直通道結構的一側向下延伸，再向上延伸到直通道結構的另一側。如2016年12月20日公告的美國編號9,524,980號專利案所述，並通過引用併入的方式，將此文獻全文收載於本說明書之中。其中，垂直通道結構位於用來作為字元線的導電條帶堆疊結構之中，而記憶單元(memory elements)則位於二者間。因此，在這些垂直通道結構中，每個主動柱狀體的平截頭體(frustum)的兩側，會形成兩個記憶 體單元。位於平截頭體上的每一個記憶胞，包括一條通道，位於垂直通道結構的一側。在另一個方法中，此垂直通道結構可以提供位於每個垂直通道結構相對兩側上的偶數和奇數NAND串列。
在前述的立體NAND快閃記憶體中，串列選擇開關和參考選擇開關設置在導電條帶堆疊結構中之頂部平面層的導電條帶(即，串列選擇線或SSL)與垂直通道結構二者之間的交叉界面區域。為了可靠地控制記憶胞的操作，需要使串列選擇開關和參考選擇開關的臨界電壓保持穩定。當串列選擇開關和參考選擇開關包括了可以用來作為記憶胞的電荷儲存結構時，這些開關可能因為被充電而改變其臨界電壓值。因此，可能需要額外的電路來寫入和抹除這些開關。另外，這種電荷儲存結構可能因為太厚，而導致串列選擇開關和參考選擇開關不能有效地控制它的通道。參見Lai等人的美國編號9,559,113號專利案所述，標題為“SSL/GSL GATE OXIDE IN 3D VERTICAL CHANNEL NAND”。此處並通過引用併入的方式，將此文獻全文收載於本說明書之中。
因此，有需要提供一種立體記憶體結構，可提供較佳通道控制和穩定臨界電壓之串列選擇開關和參考選擇開關，在對記憶胞進行寫入和抹除的同時，無需額外的電路來控制臨界電壓。
本說明書的一實施例揭露一種立體記憶體，可以建構來作為立體NAND快閃記憶體。此立體記憶體包括一個被絕緣 材料分開的導電條帶堆疊結構；此導電條帶堆疊結構包括位於複數個第一階層中的複數個電條帶(字元線或WLs)，和位於第一階層中之導電條帶上方的複數個第二階層中的複數個導電條帶(串列選擇線或SSLs)。一個第一開口，例如溝槽或孔洞，穿過第一階層中的導電條帶，將導電條帶的多個側壁從第一開口的兩側暴露於外。一個資料儲存結構，位於第一開口的一或兩側，並鄰接第一階層中的導電條帶；一個第一垂直通道結構，包括一個或多個垂直通道膜，垂直地設置在第一開口的一或兩側，並與資料儲存結構接觸。一個第二開口，穿過第二階層中的導電條帶，並且對準第一垂直通道結構，將導電條帶的多個側壁從第二開口的兩側暴露於外。其中，第二開口可以是一個孔洞或一個溝槽。一個閘極介電層，位於第二階層中之導電條帶的側壁上。一個第二垂直通道結構，包括一個或多個垂直通道膜，垂直地設置在第二開口的一或兩側面，並與閘極介電層接觸。閘極介電層和第二垂直通道結構可以使立體記憶體中的串列選擇開關對其通道具有較佳的控制，藉以使記憶胞被寫入或抹除時，保持穩定的臨界電壓。
在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第一銲墊將第一垂直通道結構連接至第二垂直通道結構。第一銲墊將第一垂直通道結構的垂直通道膜與第二垂直通道結構的垂直通道膜連接。在一些立體記憶體的實施例中，第一銲墊設置在第一開口內，並且包括與第二垂直通道結構接觸的上方平坦化表面。其中，此上方平坦化表面係建構來形成一落著 區，以提供第二垂直通道結構形成於其上，藉以串聯第一垂直通道結構。
在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第二銲墊設置在第二開口內，並且包括一個與一層間連接器接觸的上部平坦化表面。其中，此上部平坦化表面係用來提供電流路徑，以覆蓋充當位元線的圖案化導體，並且建構來作為一落著區，以提供第二垂直通道結構形成於其上，藉以電串聯的層間連接器。
在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第二階層中之導電條帶可以具有比第一階層中之導電條帶要大的厚度。在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第二階層中的導電條帶可以包括與第一階層中之導電條帶不同的材料。
在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，資料儲存結構可以包括多層介電電荷捕捉結構(multilayer dielectric charge trapping structure)。在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第二開口中的閘極介電層，具有比資料儲存結構更小的有效氧化物厚度(effective oxide thickness，EOT)。有效氧化物厚度，是根據二氧化矽的介電常數與所選介電材料的介電常數之比值，對該介電材料的厚度進行標準化後所得的厚度。在一些具有第一和第二垂直通道結構之立體記憶體的實施例中，第二垂直通道結構的寬度小於第一垂直通道結構的寬度。
本說明書同時揭露一種製作上述具有第一和第二垂直通道結構之立體記憶體的方法。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式和申請專利範圍詳細說明如下：
100、200‧‧‧立體記憶體元件
101、202‧‧‧基材
105、115、125、135、145、155、165、185、205、215、225、235、245、255、265、285‧‧‧絕緣條帶
111、121、131、141、151、211、221、231、241、251、310、320、330、340、350、2711、2721、2731、2741、2775‧‧‧第一階層(導電條帶)
122、123、132、133、216、217、226、227、236、237、1102、1106、1712、1714、2202、2206‧‧‧垂直通道膜的側面
135、195、229、239、1104、2204‧‧‧絕緣柱
137‧‧‧垂直通道膜的底部
139、189、228、248、1202、2302‧‧‧第二銲墊
171、172、173、271、272、802、2761‧‧‧第二階層(導電條帶)
186、290、506‧‧‧第一垂直通道結構
187、284、410、420、1410、1420‧‧‧第一開口
188、232‧‧‧資料儲存結構(導電條帶的交叉界面區)
190、702、2898‧‧‧絕緣層
191、297、704、2897‧‧‧源極線
193、293‧‧‧第二垂直通道結構
194、294、910、920、2005‧‧‧第二開口
196、219、602、1815‧‧‧第一銲墊
199、198、286、1002、2102‧‧‧閘極介電層
218、1710‧‧‧空氣間隙
291、1505‧‧‧半導體銲墊
287、299、2699、2799‧‧‧介電襯裡
301、1301‧‧‧導電層
305、315、325、335、345、355、804、806、1305、1315、1325、1335、1345、1355、1905、1915‧‧‧絕緣材料層
502、1605、1610‧‧‧記憶層
504、1615‧‧‧第一半導體層
1310、1320、1330、1340、1350‧‧‧第一階層(犧牲條帶)
1310x、1320x、1330x、1340x、1350x、1910x‧‧‧空隙
1910‧‧‧第二階層(犧牲條帶)
2405‧‧‧蝕刻開口
2910‧‧‧在多個第一階層中定義出具有多個第一開口的複數個導電條帶堆疊結構
2920‧‧‧形成資料儲存結構
2930‧‧‧形成包括一個垂直通道膜的第一垂直通道結構
2940‧‧‧形成第一銲墊
2950‧‧‧在第二階層中形成具有第二開口的第二導電材料層
2960‧‧‧形成閘極介電層
2970‧‧‧形成包括一個垂直通道膜的第二垂直通道結構
2980‧‧‧形成第二銲墊
3001‧‧‧積體電路記憶體
3005‧‧‧輸入/輸資料匯流排
3010‧‧‧控制邏輯
3020‧‧‧偏壓安排供應電壓
3030‧‧‧匯流排
3040‧‧‧串列選擇線/接地選擇線解碼器
3045A‧‧‧串列選擇線/接地選擇線
3050‧‧‧偶數/奇數階層解碼器
3060‧‧‧記憶體陣列
3065‧‧‧全域位元線
3070‧‧‧全域位元線列解碼器
3075、3085‧‧‧資料線
3080‧‧‧感測放大器和寫入緩衝電路
3090‧‧‧多重資料緩衝區
3091‧‧‧輸入/輸出電路
3093‧‧‧資料路徑
第1A圖、第1B圖、第1C圖和第1D圖係根據本說明書的一實施例所分別繪示之具有第一和第二垂直通道結構之立體記憶體元件的結構剖面圖、第一垂直通道結構的隔離視圖、第二垂直通道結構的隔離視圖、第一垂直通道結構立體記憶體的製程結構剖面示意圖；第2A圖、第2B圖、第2C圖和第2D圖係根據本說明書的另一實施例所分別繪示之具有第一和第二垂直通道結構之立體記憶體元件的結構剖面圖、第一垂直通道結構的隔離視圖、第二垂直通道結構的隔離視圖、第一垂直通道結構立體記憶體的製程結構剖面示意圖；第3圖至第12圖係根據本說明書的一實施例，繪示製作具有第一和第二垂直通道結構之立體記憶體元件的製程結構剖面圖； 第13圖第28圖係根據本說明書的另一實施例所繪示製作具有第一和第二垂直通道結構之立體記憶體元件的製程結構剖面圖；第29圖係根據本說明書的一實施例所繪示製作具有第一和第二垂直通道結構之立體記憶體元件的方法流程圖；以及第30圖係根據本說明書的一實施例所繪示之積體電路的簡化方塊圖。
第1圖至第30圖提供了本說明書之實施例的詳細描述。以下描述內容係參考這些實施例所述的具體結構和方法所完成。但應該理解的是，這些具體公開的實施例和方法並非用以限制本發明。其他的特徵、元件、方法和實施例，仍可使用來實施本發明。較佳實施例的提出，是為了說明本發明的技術特徵，而不是用來限制本發明的申請專利範圍。任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。
第1A圖係根據本說明書的一實施例，繪示立體記憶體元件100沿著X-Z平面的結構剖面圖。如第1A圖所繪示，立體記憶體元件100包括形成於基材101中之導電阱(conductive well)上方的NAND記憶胞串列陣列。立體記憶體元件100包括位於多個第一階層的導電條帶堆疊結構。每個導電條帶堆疊結構包括，位於複數個第一階層111、 121、131、141和151中，藉由絕緣條帶105、115、125、135、145和155所分隔的複數個導電條帶。位於第一階層111、121、131、141和151中的複數個導電條帶，可以用來作為字元線或WLs。位於多個第一階層111、121、131、141和151中的複數個導電條帶，還可以包括位於底部階層或多個階層111中，用來作為參考(例如接地)選擇線(GSLs)，或者在具有U形NAND串列的實施例中，用來作為輔助閘極線(AG)的導電條帶。每個導電條帶堆疊結構更包括，位於兩個絕緣條帶165和185之間的第二階層171、172和173(SSLs)中的導電條帶。在具有U形NAND串列的實施例中，位於第二階層171、172和173中的導電條帶係用來作為參考(例如接地)選擇線(GSL)的導電條帶。用來作為字元線、串列選擇線、接地選擇線和輔助閘極線的導電條帶，可以包括各種材料。例如，摻雜的半導體、金屬和導電化合物。其可以包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)和鉑(Pt)等材料。在一些實施例中，第二階層171、172和173中的導電條帶(GSLs，SSLs)具有比第一階層111、121、131、141和151中的導電條帶(WLs)要大的厚度。在一些實施例中，第二階層171、172和173中的導電條帶可以包括與第一階層111、121、131、141和151中的導電條帶不同的材料。
第一垂直通道結構186設置在二導電條帶堆疊之間的第一開口187中，並且可以包括適於作為記憶胞通道的半導體材料。第1B圖是沿著X-Z平面所繪示，在第1A圖所示之第一垂直通道結構186的第一階層111、121、131、141和151的導電條帶中的開口上所形成的半 導體襯裡層的結構剖面圖。第一垂直通道結構186可以包括圓柱形垂直通道膜，其包括在結構剖面圖中所繪示出的側面132和133。在一些實施例中，垂直通道膜可以電性連接至第一垂直通道結構186的下部區域。在本實施例中，第一垂直通道結構186包括第一銲墊196。第一銲墊196連接至位於第一垂直通道結構186上部區域中的垂直通道膜。垂直通道膜可以包括適於作為記憶胞之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第一銲墊196可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵(GaAs)和碳化矽，或其他導電材料如金屬矽化物和金屬。在一些實施例中，第一垂直通道結構186是圓柱形的，且這些導電條帶係用來作為圍繞於每一個第一垂直通道結構186的每個平截頭體上的環繞式閘極結構(gate-all-around structure)。在一些實施例中，第一垂直通道結構186形成在一溝槽之中，且垂直通道膜在溝槽相對兩側的側面132和133上，分別提供來作為彼此分離之NAND記憶胞的通道區。導電條帶分別作為位於第一垂直通道結構186的每個平截頭體上的偶數和奇數記憶胞的偶數和奇數字元線。
請再參照第1A圖，立體記憶體元件100包括複數個記憶層，例如資料儲存結構，位於導電條帶堆節結構中多個第一階層(WL)中的導電條帶和第一垂直通道結構186的多個側表面二者間的交叉界面區188中。記憶層可以包括快閃記憶體技術所習知的多層資料儲存結構，例如包括快閃記憶體技術所習知的矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽- 矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)。
在立體記憶體元件100的一個實施例中，記憶(層)材料中的介電層可以包括能隙工程複合穿隧介電層(bandgap engineered composite tunneling dielectric layer)，其包括厚度小於2奈米(nm)的二氧化矽層，厚度小於3奈米的氮化矽層和厚度小於4奈米的二氧化矽層。在一個實施例中，複合穿隧介電層係由超薄氧化矽層O1(例如厚度小於等於15埃(Å))、超薄氮化矽層N1(例如厚度小於等於30埃)和超薄氧化矽層O2(例如厚度小於等於35埃)所組成，這導致價帶能階增加約2.6eV，而從半導體本體的界面偏移15埃或更小。超薄氧化矽層O2藉由低價帶能階(較高的電洞穿隧能障)和較高導帶能階的區域，以第二偏移(例如，從界面起算約30埃至45埃)，將超薄氮化矽層N1與電荷捕捉層分離。因為第二位置離界面更遠，因此足以誘發電洞穿隧的電場，而將第二位置的價帶能階提高到有效消除電洞穿隧能障的水準。因此，超薄氧化矽層O2層不會顯著干擾電場輔助的電洞穿隧，同時提高工程穿隧介電層在低電場下阻止漏電的能力。這些層可以使用，例如低壓 化學氣相沉積(LPCVD)，來共形沉積。在一個實施例中，記憶材料層中的電荷捕捉層包括厚度大於50埃(例如厚度約70埃)的氮化矽。也可採用其他電荷捕捉材料和結構，包括例如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物、包含嵌入式奈米顆粒的捕捉層等。在一個實施例中，記憶材料的介電阻擋層包括厚度大於50埃的二氧化矽層，其厚度包括例如約90埃。且可以藉由低壓化學氣相沉積或藉由濕法爐氧化製程從氮化物的另一濕轉化來形成。其他介電阻擋層的材料可以是，例如包括氧化鋁的高介電係數材料。
在第1A圖所繪示的實施例中，位於導電條帶堆疊結構中多個第一階層111、121、131、141和151中之導電條帶的交叉界面區188中的環繞式閘極記憶胞，係配置於NAND串列之中。此NAND串列可被操作來進行讀取、寫入和抹除等操作。
在另一些實施例中，導電條帶堆疊結構中相鄰的字元線連接到分開的偏壓電路(未繪示)，使得位於相鄰字元線之間的每個垂直通道結構的平截頭體上的兩個電荷儲存點可以被分開存取，並用於資料的儲存。獨立字元線的這種安排方式，可以通過，例如將第一導電條帶堆疊結構中的字元線連接到第一偏壓結構，並將第二導電條帶堆疊結構中的字元線連接到另一個分離的偏壓結構來實現。
第二開口194，穿過第二階層171中的導電條帶，並且對準位於第一垂直通道結構186中的第一銲墊，將導電條帶的多個側壁從第二開口194的兩側暴露於外。第二開口可以具有比第一垂直通道結構186更小的直徑。閘極介電層199和198，位於第二階層171中之導電條 帶的側壁上。閘極介電層199和198可以具有與資料儲存結構188不同的材料，並且可以被選擇為使得串列選擇開關不像記憶層那樣捕捉電荷。在一些實施例中，閘極介電層199可以包括高介電常數材料。閘極介電層199可以包括比電荷儲存結構更薄的氧化矽材料層。在一些實施例中，位於第二開口194中的閘極介電層199和198可具有比資料儲存結構188的有效氧化物厚度更小的有效氧化物厚度。有效氧化物厚度，是根據二氧化矽的介電常數與所選介電材料的介電常數之比值，對該介電材料的厚度進行標準化後所得的厚度。
第二垂直通道結構193，在第二開口194的一或兩側上與閘極介電層199和198垂直地接觸，且與第一銲墊接觸。
第1C圖係根據本說明書的一實施例，繪示第1A圖所示之第二垂直通道結構193在X-Z平面的結構剖面圖。第1C圖所繪示的第二垂直通道結構193，可以包括圓柱形垂直通道膜。其中，垂直通道膜包括剖面圖所繪示，藉由絕緣柱195分隔開的側面122和123。第二垂直通道結構193可以包括第二銲墊189。第二銲墊189在第二垂直通道結構193的上部區域與垂直通道膜連結。垂直通道膜可以包括適於作為金屬-氧化物-半導體(MOS)電晶體開關之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第二銲墊189可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽，或其他導電材料如金屬矽化物和金屬。
第1D圖係根據本說明書的第二實施例，繪示第1A圖所示之第二垂直通道結構193的結構剖面圖。第1D圖所繪示的第二垂直 通道結構193，可以包括圓柱形垂直通道膜。其中，垂直通道膜包括剖面圖所繪示，藉由絕緣柱135分隔開的側面132和133以及底部137。第二垂直通道結構193可以包括第二銲墊139。第二銲墊139在第二垂直通道結構193的上部區域與垂直通道膜連結。垂直通道膜可以包括適於作為金屬-氧化物-半導體電晶體開關之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第二銲墊189可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽，或其他導電材料如金屬矽化物和金屬。
在一個實施例中，第二階層171、172和173中的導電條帶可以是圍繞第二垂直通道結構193的串列選擇線(SSL)，用以形成具有環繞式閘極的垂直金屬-氧化物-半導體電晶體。串列選擇開關可以與串列選擇線(第二階層171)、閘極介電層199和第二垂直通道結構193一起形成。與閘極介電層199和198及第二垂直通道結構193一起形成的串列選擇線(SSL)和串列選擇開關，可以在低於用來操作由資料儲存結構所形成之記憶胞所需的電壓(例如，3.3V)下進行操作。
請再參照第1A圖，在一些具有第一和第二垂直通道結構186和193之立體記憶體元件100的實施例中，第二垂直通道結構193的寬度小於第一垂直通道結構186的寬度。第一銲墊196將第一垂直通道結構186連接至第二垂直通道結構193。第一銲墊196將第一垂直通道結構186之垂直通道膜的側面132和133連接至第二垂直通道結構193之垂直通道膜的側面122和123。在 一些實施例中，第一銲墊196可以包括與第二垂直通道結構193接觸的上部平坦化表面。
第1A圖所繪示的立體記憶體元件100包括連接到導電基材101的源極線191。其中，源極線191係藉由絕緣層190而與兩個第一垂直通道結構186分離。立體記憶體元件100可以包括連接到第二垂直通道結構193的圖案化導電覆蓋層(未繪示)，包括耦合到感測電路的多條全域位元線。
揭露一種具有第一垂直通道結構186和第二垂直通道結構193的立體記憶體元件。其中，每一個垂直通道結構都包括一或多個垂直通道膜。閘極介電層199和198以及第二垂直通道結構193可以使立體記憶體中的串列選擇開關和接地選擇開關(包括位於第二階層171、172和173中的導電條帶，其係用來作為閘極)，對其通道(例如，第二垂直通道結構193的垂直通道膜)具有較佳的控制，藉以使記憶胞被寫入或抹除時，保持穩定的臨界電壓。
上述技術也可用於其他立體記憶體元件。第2A圖係根據本說明書的再一實施例，繪示立體記憶體元件200沿著X-Z平面的結構剖面圖。如第2A圖所繪示，立體記憶體元件200包括形成於基材202中之導電阱上方的NAND記憶胞串列陣列。立體記憶體元件200包括多個導電條帶堆疊結構。每個導電條帶堆疊結構包括，位於複數個第一階層211、221、231、241和251中，藉由絕緣條帶205、215、225、235、245和255所分隔的複數個導電 條帶。位於第一階層211、221、231、241和251中的複數個導電條帶，可以用來作為字元線(WLs)。位於多個第一階層211、221、231、241和251中的複數個導電條帶，還可以包括位於底部階層或第一階層211中，用來作為參考(例如接地)選擇線(GSLs)，或者在具有U形NAND串列的實施例中，用來作為輔助閘極線(AG)的導電條帶。每個導電條帶堆疊結構更包括，位於兩個絕緣條帶265和285之間的第二階層271和272(SSLs)中的導電條帶。在具有U形NAND串列的實施例中，位於第二階層271和272中的導電條帶用來作為參考(例如接地)選擇線(GSLs)的導電條帶。用來作為字元線、串列選擇線、接地選擇線和輔助閘極線的導電條帶，可以包括各種材料。例如，摻雜的半導體、金屬和導電化合物。其可以包括矽、鍺、矽鍺、碳化矽、氮化鈦、氮化鉭、鎢和鉑等材料。在一些實施例中，位於第二階層271和272中的導電條帶(GSLs，SSLs)具有比位於第一階層211、221、231、241和251中的導電條帶(WLs)要大的厚度。在一些實施例中，位於第二階層271和272中的導電條帶可以包括與位於第一階層211、221、231、241和251中的導電條帶不同的材料。
第一垂直通道結構290設置在二導電條帶堆疊之間的第一開口284中，並且可以包括適於作為記憶胞之通道的半導體材料。第2B圖是繪示第2A圖所示位於第一垂直通道結構290沿著X-Z平面的結構剖面圖。第一垂直通道結構290可以包括圓柱形垂直通道膜，其包括在結構剖面圖中所繪示出的側面216和217。 在一些實施例中，垂直通道膜可以電性連接至在第一垂直通道結構290的下部區域。第一垂直通道結構290包括第一銲墊219。第一銲墊219連接至位於第一垂直通道結構290上部區域中的垂直通道膜。垂直通道膜可以包括適於作為記憶胞之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第一銲墊219可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。在一些實施例中，空氣間隙(air gap)218可以至少保留在與垂直通道膜之側面216和217相鄰的區域中。在一些實施例中，半導體銲墊291可以設置在第二開口294之中，並位於第一垂直通道結構290的下方。半導體銲墊291可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。在一些實施例中，與半導體銲墊291相鄰的導電條帶，可以在與半導體銲墊291接觸的側壁上形成介電襯裡299。在一些實施例中，介電襯裡299可以藉由氧化半導體銲墊291的半導體材料表面來形成。在一些實施例中，介電襯裡的厚度可以介於0.1奈米至20奈米之間。在一些實施例中，厚度較佳介於2奈米至5奈米之間。在一些實施例中，介電襯裡299可以包括，例如具有比氧化矽更高的介電常數的氮化矽。介電襯裡299也可以包括與絕緣條205、215、225、235、245和255的材料不同的材料。在一些實施例中，第一垂直通道結構290是圓柱形的，且這些導電條帶係用來作為圍繞於每一個第一垂直通道結構290的每個平截頭體上的環繞式閘極結構。在一些實施例中，第一垂直通道結構290形成在一溝槽之中，且第一垂直通道膜 和第二垂直通道膜在溝槽的相對二側面，分別提供來作為彼此分離的NAND記憶胞的通道區。導電條帶分別作為位於第一垂直通道結構290的每個平截頭體上的偶數和奇數記憶胞的偶數和奇數字元線。
請再參照第2A圖，立體記憶體元件200包括複數個記憶層，例如資料儲存結構，位於導電條帶堆疊結構中多個第一階層(WL)中的導電條帶和垂直通道結構290的多個側表面二者間的交叉界面區232中。記憶層可以包括快閃記憶體技術所習知的多層資料儲存結構，例如包括快閃記憶體技術所習知的矽氧化物-氮化矽-矽氧化物結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物結構、一矽-矽氧化物-氮化矽-矽氧化物-矽結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽結構以及金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽。資料儲存結構的外表面接觸導電條帶的介電襯裡。
在立體記憶體元件200的一個實施例中，記憶(層)材料中的介電層可以包括能隙工程複合穿隧介電層，其包括厚度小於2奈米的二氧化矽層，厚度小於3奈米的氮化矽層和厚度小於4奈米的二氧化矽層。在一個實施例中，複合穿隧介電層係由超薄氧化矽層O1(例如厚度小於等於15埃)、超薄氮化矽層N1(例如厚度小於等於30埃)和超薄氧化矽層O2(例如厚度小於等於35埃)所組成，這導致價帶能階增加約2.6eV，而從半導體本體的界面偏移15埃或更小。超薄氧化矽層O2藉由低價帶能階(較高的電洞穿隧能 障)和較高導帶能階的區域，以第二偏移(例如，從界面起算約30埃至45埃)，將超薄氮化矽層N1與電荷捕捉層分離。因為第二位置離界面更遠，因此足以誘發電洞穿隧的電場，而將第二位置的價帶能階提高到有效消除電洞穿隧能障的水準。因此，超薄氧化矽層O2層不會顯著干擾電場輔助的電洞穿隧，同時提高工程穿隧介電層在低電場下阻止漏電的能力。這些層可以使用，例如低壓化學氣相沉積(LPCVD)，來共形沉積。在一個實施例中，記憶材料層中的電荷捕捉層包括厚度大於50埃，例如厚度約70埃，的氮化矽。也可採用其他電荷捕捉材料和結構，包括例如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物、包含嵌入式奈米顆粒的捕捉層等。在一個實施例中，記憶材料的介電阻擋層包括厚度大於50埃的二氧化矽層，其厚度包括例如約90埃。且可以藉由低壓化學氣相沉積或藉由濕法爐氧化製程從氮化物的另一濕轉化來形成。其他介電阻擋層的材料可以是，例如包括氧化鋁的高介電係數材料。
在第2A圖所繪示的實施例中，位於導電條帶堆疊結構中多個第一階層中之導電條帶的交叉界面區232中的環繞式閘極記憶胞配置於NAND串列之中。此NAND串列可被操作來進行讀取、寫入和抹除等操作。
在另一些實施例中，導電條帶堆疊結構中相鄰的字元線連接到分開的偏壓電路(未繪示)，使得位於相鄰字元線之間的每個垂直通道結構的平截頭體上的兩個電荷儲存點可以被分開 存取，並用於資料的儲存。獨立字元線的這種安排方式，可以通過，例如將第一導電條帶堆疊結構中的字元線連接到第一偏壓結構，並將第二導電條帶堆疊結構中的字元線連接到另一個分離的偏壓結構來實現。
第二開口294，穿過第二階層271和272中的導電條帶，並且對準位於第一垂直通道結構290，將導電條帶的多個側壁從第二開口294的兩側暴露於外。在一些實施例中，位於第二階層中的導電條帶，在與閘極介電層286接觸的側壁上可以具有介電襯裡(dielectric liner)287。介電襯裡的厚度可以介於0.1奈米至20奈米之間。在一些實施例中，厚度較佳介於2奈米至5奈米之間。
閘極介電層286，位於第二階層271中之導電條帶的側壁上。閘極介電層286可以具有與位於交叉界面區232中的資料儲存結構不同的材料，並且不會捕捉電荷。在一些實施例中，閘極介電層286可以包括高介電常數材料。閘極介電層286可以包括比電荷儲存結構更薄的氧化矽材料層。在一些實施例中，閘極介電層286和介電襯裡287的組合，可以具有比位於交叉界面區232中之資料儲存結構的有效氧化物厚度更小的有效氧化物厚度。有效氧化物厚度，是根據二氧化矽的介電常數與所選介電材料的介電常數之比值，對該介電材料的厚度進行標準化後所得的厚度。
第二垂直通道結構293，在第二開口294的一或兩側上與閘極介電層286垂直地接觸。
第2C圖係根據本說明書的一實施例，繪示第2A圖所示之第二垂直通道結構293在X-Z平面的結構剖面圖。第二垂直通道結構293包括圓柱形垂直通道膜。其中，垂直通道膜包括剖面圖所繪示，藉由絕緣柱229分隔開的側面226和227。第二垂直通道結構293可以包括第二銲墊228。第二銲墊228在第二垂直通道結構293的上部區域與垂直通道膜連結。垂直通道膜可以包括適於作為金屬-氧化物-半導體電晶體開關之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第二銲墊228可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽，或其他導電材料如金屬矽化物和金屬。
第2D圖係根據本說明書的第二實施例，繪示第2A圖所示之第二垂直通道結構293的結構剖面圖。第2D圖所繪示的第二垂直通道結構293，可以包括圓柱形垂直通道膜。其中，垂直通道膜包括剖面圖所繪示，藉由絕緣柱239分隔開的側面236和237。第二垂直通道結構293可以包括第二銲墊248。第二銲墊248在第二垂直通道結構293的上部區域與垂直通道膜連結。垂直通道膜可以包括適於作為金屬-氧化物-半導體電晶體開關之通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。第二銲墊248可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽，或其他導電材料如金屬矽化物和金屬。
在一個實施例中，第二階層271和272中的導電條帶可以是圍繞第二垂直通道結構293的串列選擇線(SSL)，用以形 成具有環繞式閘極的垂直金屬-氧化物-半導體電晶體。串列選擇開關可以與位於第二階層271中的串列選擇線、介電襯裡287、閘極介電層286和第二垂直通道結構293一起形成。因為由閘極介電層286、介電襯裡287和第二垂直通道結構293所形成的串列選擇開關不能捕捉電荷，因此具有固定的臨界電壓值。
請再參照第2A圖，在一些具有第一和第二垂直通道結構290和293之立體記憶體元件200的實施例中，第二垂直通道結構293的寬度小於第一垂直通道結構290的寬度。第一銲墊219將第一垂直通道結構290連接至第二垂直通道結構293。第一銲墊219與第一垂直通道結構290的垂直通道膜和第二垂直通道結構293的垂直通道膜連接。在一些實施例中，第一銲墊219可以包括與第二垂直通道結構293接觸的上部平坦化表面。
第2A圖所繪示的立體記憶體元件200包括由絕緣層298與兩個第一垂直通道結構290分離的源極線297。立體記憶體元件200可以包括連接到多個第二垂直通道結構293的圖案化導電覆蓋層(未繪示)，其包括耦合到感測電路的多條全域位元線。
第3圖至第12圖係根據本說明書的一實施例，繪示製作如第1A圖、第1B圖和第1C圖所示，具有第一第二垂直通道結構之立體記憶體元件的製程結構剖面圖。
第3圖係繪示，在包括摻雜或未摻雜之矽或半導體材料的導電層301頂部形成多個導電層之後的製程階段。為了形成第3圖所繪示的結構，由第一導電材料(例如摻雜多晶矽，或其它 適於用來作為字元線的材料)所構成，並藉由絕緣材料層305、315、325、335、345和355分隔開的複數個第一階層310、320、330、340和350，設置在導電層301上。在此處所描述的實施例中，第一導電材料可以是p型重度摻雜多晶矽(P+多晶矽)或為了與資料儲存結構搭配所選擇的其他材料。絕緣材料層305、315、325、335、345和355可以包含藉由本領域已知的各種方式沉積的二氧化矽。絕緣材料層305、315、325、335、345和355也可以包括其他絕緣材料和這些絕緣材料的組合。在本實施例中，所有的絕緣層305、315、325、335、345和355可以由相同的材料組成。在其他實施例中，不同的材料可以用於不同的層以適合特定的設計目標。在形成多個材質層之後，可以對這些材質層進行圖案化蝕刻，藉以形成多個導電條帶堆疊結構和多個第一開口。
第4圖係繪示在蝕刻多個材質層，並且停止在導電層301的頂部表面下方，藉以定義出多個導電條帶堆疊結構之後的製程階段。這些導電條帶堆疊結構包括位於多個第一階層310、320、330、340和350中的複數個導電條帶。位於多個第一階層310、320、330、340和350中之複數個導電條帶的至少一者，係用來作為字元線。這些導電條帶堆疊結構包括將導電條帶彼此分隔開的絕緣材料層305、315、325、335、345和355。
這些蝕刻製程進一步定義出多個第一開口410和420。第一開口410和420可以是孔洞或溝槽。為了達到本說明書 所述的目的，此處僅繪示用來定義一個或多個溝槽的蝕刻製程步驟。然而，本說明書所述的技術也可以用來形成孔洞。
第5圖係繪示在多個導電條帶堆疊結構和多個第一垂直通道結構506中之複數個導電條帶的側面上形成記憶層502之後的製程階段。記憶層502與這些複數個導電條的側表面接觸。記憶層502可以包括多層資料儲存結構，其包括如前述實施例所描述的穿隧層、電荷儲存層和阻擋層。為了在多個導電條帶堆疊結構之複數個導電條帶的側面上形成記憶層502，會在導電條帶堆疊結構之複數個導電條帶的側面上形成記憶結構(memory structure)，並且蝕刻位於導電條帶堆疊結構上方以及位於第一開口底部的一部分記憶結構。為了形成第一垂直通道結構506，第一半導體層504形成在多個導電條帶堆疊結構上方，並且具有與記憶層502共形的表面。在使用介電電荷儲存技術的實施例中，第一半導體層504至少在形成記憶胞的區域中與記憶層502接觸。第一半導體層504中的半導體材料，包括經由材料和摻雜濃度(例如，無摻雜或輕摻雜)選擇，適於作為記憶胞垂直串列通道區的半導體材料(例如，矽)。其中，這些半導體材料至少位於導電條帶堆疊結構之間的區域中，以便在開口的側壁上形成通道膜。如第5圖所繪示，在導電條帶堆疊結構之間的區域中，第一半導體層504延伸到導電條帶堆疊結構之間的開口底部，並且覆蓋導電層301。然後，使用絕緣材料，例如非共形氧化矽(un-conformal silicon oxide)，填充第一開口410和420以形成第一垂直通道結構506。 在一些實施例中，第一垂直通道結構506是圓柱形的，且這些導電條帶係用來作為圍繞於每一個第一垂直通道結構506的每個平截頭體上的環繞式閘極結構。在一些實施例中，第一垂直通道結構506形成在溝槽中，且第一垂直通道膜和第二垂直通道膜在溝槽相對兩側的側面，分別提供來作為彼此分離之NAND記憶胞的通道區。這些導電條帶分別作為位於第一垂直通道結構506的每個平截頭體上的偶數和奇數記憶胞的偶數和奇數字元線。
第6圖係繪示在實施形成第一銲墊602之步驟以後的製程階段。可以使用，例如化學機械研磨(CMP)，來對位於導電條帶堆疊結構頂部的第一半導體層504進行平坦化，並停止在絕緣材料層355上。由於第一垂直通道結構506內部的非共形氧化矽是多孔結構，且其蝕刻速率比絕緣材料層355的蝕刻速率更高。因此，會在第一垂直通道結構506的頂部形成凹陷部。在凹槽和導電條帶堆疊結構的頂部沉積半導體材料。然後再使用，例如化學機械研磨，對沉積在導電條帶堆疊結構的頂部的半導體材料進行平坦化，並停止在絕緣材料層355上。在第二次平坦化製成之後，凹陷部仍會被餘留下來的半導體材料所填滿，並構成第一銲墊602。第一銲墊602可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。
第7圖係繪示在第一垂直通道結構506之間形成源極線704以後的製程階段。源極線704可以包括各種材料。例如，摻雜的半導體、金屬和導電化合物。其可以包括矽、鍺、矽鍺、 碳化矽、氮化鈦、氮化鉭、鎢和鉑等材料。源極線704藉由絕緣層702與位於多個第一階層310、320、330、340和350中的導電條帶分隔。源極線704和絕緣層702的形成可以包刮下述步驟：藉由蝕刻第一源極線開口。之後，在第一源極線開口內沉積絕緣材料的方式來。然後，在沉積的絕緣材料中蝕刻出第二源極線開口。再於第二源極線開口中選擇填充具有兼容性的材料，以形成源極線704。
第8圖係繪示在第7圖的結構頂部的第二階層802中形成導電層之後的製程階段。為了形成第8圖所示的結構，在第一垂直通道結構506和多個第一階層310、320、330、340和350中的導電條帶上方的第二階層802中，設置一個由第二導電材料，例如，摻雜多晶矽或適合作為串列選擇線的其他材料所構成，且藉由絕緣料層804和806分隔的第二導電材料層。在一些實施例中，第二導電材料可以是p型重度摻雜的多晶矽(P+多晶矽)，或者是基於相容性而選擇的其他材料。在一些實施例中，第二導電材料可以與第一導電材料不同，其中位於多個第一階層310、320、330、340和350中的導電條帶可以由第一導電材料構成。絕緣材料層804和806可以包含以本領域已知的各種方式沉積而成的二氧化矽。而且，絕緣材料層804和806可以包括其他絕緣材料和上述絕緣材料的組合。在本實施例中，所有的絕緣層804和806可由相同的材料組成。在其他實施例中，不同的材料，可以根據特定的設計目的而使用於不同的層。
第9圖係繪示在蝕刻層第二階層802中的第二導電材料層和絕緣材料層804和806，並且停止在第一銲墊602的頂部表面下方，藉以在第二階層802中定義出多個導電條帶之後的製程階段。在一些實施例中，第二階層802中的導電條帶的厚度，可以大於位於多個第一階層310、320、330、340和350中之導電條帶的厚度。此蝕刻製程進一步定義出第二開口910和920。第二開口910和920可以是溝槽或開孔。
第10圖係繪示在第二階層802中之導電條帶的側壁上形成閘極介電層1002之後的製程階段。閘極介電層1002可以具有與記憶層502不同的材料，並且不能捕捉電荷。在一些實施例中，閘極介電層1002可以包括高介電常數材料。在一些中，閘極介電層1002的組合，可以具有比記憶層502的有效氧化物厚度更小的有效氧化物厚度。閘極介電層1002的形成，可以包括在第二開口910和920內部沉積高介電常數材料。然後，蝕刻高介電常數材料以形成閘極介電層1002。閘極介電層1002暴露出用於形成第二垂直通道結構的區域。
第11圖係繪示在形成垂直佈置於第二開口之中且與閘極介電層1002接觸的第二垂直通道結構之後的製程階段。在一個實施例中，第二垂直通道結構形成具有環繞式閘極的垂直金屬-氧化物-半導體電晶體。第二垂直通道結構包括圓柱形垂直通道膜，此圓柱形垂直通道膜包括由絕緣柱1104分開的兩個側面1102和1106。垂直通道膜可以包括適於作為通道的半導體材料， 例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。垂直通道膜的形成，可以包括在第二開口內沉積絕緣材料。然後，蝕刻絕緣材料以在絕緣材料和閘極介電層1002之間形成間隙(spacer)。再用半導體材料填充蝕刻後的間隙，以形成絕緣柱1104和垂直通道膜。
第12圖係繪示形成第二銲墊1202之後的製程階段。先蝕刻第11圖中的第二垂直通道結構以形成凹陷部。再於凹陷部中沉積半導體材料以形成第二銲墊1202。第二銲墊1202可以包括半導體材料，例如矽、鍺、矽鍺、砷化鎵和碳化矽。
第13圖至第28圖係繪示製作類似第2圖所示具有第一和第二垂直通道結構之立體記憶體元件的製程結構剖面圖。
第13圖係繪示在導電層1301的頂部上形成多個犧牲層之後的製程階段。導電層1301可以包含摻雜或未摻雜的矽或另一種半導體材料。為了形成第13圖所示的結構，首先在第13圖中，在導電層1301上方，設置藉由多個絕緣材料層1305、1315、1325、1335、1345和1355彼此隔開的多個犧牲材料層1310、1320、1330、1340和1350，例如氮化矽(SiN)層。絕緣材料層1305、1315、1325、1335、1345和1355，可以包含以本領域已知的各種方式沉積的二氧化矽。且絕緣材料層1305、1315、1325、1335、1345和1355可以包括其他絕緣材料和上述絕緣材料的組合。在本實施例中，所有的絕緣層1305、1315、1325、1335、1345和1355可由相同的材料組成。在其他實施例中，不同的材料，可以根據特定的設計目的而使用於不同的層。 在形成上述多種材質層之後，進行圖案化蝕刻，以形成多個具有複數個導電條帶和第一開口的導電條帶堆疊結構。
第14圖係繪示在蝕刻多個層並停止於導電層1301的頂部表面下方，藉以定義出多個犧牲條帶堆疊結構(stacks of sacrificial strips)之後的製程階段。此犧牲條帶堆疊結構包括位於多個第一階層1310、1320、1330、1340和1350中的複數個犧牲條帶。犧牲條帶堆疊結構包括將犧牲條帶彼此分開的絕緣材料層1305、1315、1325、1335、1345和1355。
此一蝕刻製程還進一步定義出第一開口1410和1420。這些開口可以是孔洞或溝槽。為了達到本說明書所述的目的，此處僅繪示用來定義一個或多個溝槽的蝕刻製程步驟。然而，本說明書所述的技術也可以用來形成孔洞。
第15圖係繪示在第一開口1410和1420的底部成長半導體銲墊1505之後的製程階段。半導體銲墊1505係藉由自對準選擇性磊晶成長方式形成在導電層1301上。選擇性磊晶成長，是一種在半導體基材上的預定晶種區域中磊晶成長半導體材料的技術。半導體銲墊1505可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。
第16圖係繪示在多個第一階層中之犧牲條帶的側面上形成記憶層1605和1610及第一半導體層1615之後的製程的階段。記憶層1605和1610接觸多個犧牲條帶的側表面。記憶層1605和1610可以包括多層資料儲存結構，該多層資料儲存結構包 括如前所述的穿隧層、電荷儲存層和阻擋層。為了在多個犧牲條帶堆疊結構中的犧牲條帶的側面上形成記憶層1605和1610，會在多個犧牲條帶堆疊結構中的犧牲條帶的上方和側面形成記憶體結構，並覆蓋於半導體銲墊1505之上；並且蝕刻位於犧牲條帶堆疊結構中的犧牲條帶和半導體銲墊上方的一部分記憶體結構。第一半導體層1615形成在多個第一階層中的犧牲條帶上方並且具有與記憶層1605和1610共形的表面。在使用介電電荷儲存技術的實施例中，第一半導體層1615至少在形成記憶胞的區域中與記憶層1605和1610接觸。第一半導體層1615中的半導體材料，包括經由材料和摻雜濃度(例如，無摻雜或輕摻雜)選擇，適於作為記憶胞垂直串列通道區的半導體材料(例如，矽)。其中，這些半導體材料少位於犧牲條帶堆疊結構之間的區域中，以便在開口的側壁上形成通道膜。如第16圖所繪示，在犧牲條帶堆疊結構之間的區域中，第一半導體層1615延伸到位於犧牲條帶堆疊結構之間的開口的底部，並覆蓋半導體銲墊1505。
第17圖係繪示在使用絕緣材料(例如非共形氧化矽)填充第一開口1410和1420以形成具有側面1712和1714的第一垂直通道結構之後的製程階段。可以至少在靠近第一垂直通道膜側面1712和1714的區域中保留空氣間隙1710。在一些實施例中，第一垂直通道結構是圓柱形的，且後續取代犧牲條帶的導電條帶係用來作為圍繞於每一個第一垂直通道結構的每個平截頭體上的環繞式閘極結構。在一些實施例中，第一垂直通道結構形成 在溝槽中，且第一垂直通道膜和第二垂直通道膜在溝槽相對兩側的側面，分別提供來作為彼此分離之NAND記憶胞的通道區。這些導電條帶分別作為位於第一垂直通道結構的每個平截頭體上的偶數和奇數記憶胞的偶數和奇數字元線。
第18圖係繪示在形成第一銲墊1815之後的製程階段。使用，例如化學機械研磨，對第16圖所繪示，位於犧牲條帶堆疊結構頂部上方的第一半導體層1615進行平坦化，並停止在絕緣材料1355上。由於第一垂直通道結構內部的非共形氧化矽是多孔結構，並且其蝕刻速率比絕緣材料(層)1355的蝕刻速率更高。因此，可以在第一垂直通道結構的頂部上形成凹陷部。在凹槽和犧牲條帶堆疊結構的頂部沉積半導體材料。然後再使用，例如化學機械研磨，對沉積在導電條帶堆疊結構的頂部的半導體材料進行平坦化，並停止在絕緣材料(層)1355上。在第二次平坦化製成之後，凹陷部仍會被餘留下來的半導體材料所填滿，並構成第一銲墊1815。第一銲墊1815可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。
第19圖係繪示在第18圖的結構頂部之第二階層1910中形成犧牲層之後的製程階段。為了形成第19圖所繪示的結構，在第一垂直通道結構506和犧牲條帶多層結構之多個第一階層1310、1320、1330、1340和1350中的犧牲條帶上方，形成一個由絕緣材料層1905和1915隔開，且材料為，例如磊晶或多晶鍺、磊晶或多晶矽鍺亦或磊晶或多晶矽，的(第二階層1910中之)犧牲 材料層。絕緣材料層1905和1915可以包含以本領域已知的各種方式所沉積而成的二氧化矽。而且，絕緣材料層可以包括其他絕緣材料和上述絕緣材料的組合。在本實施例中，所有的絕緣層可由相同的材料組成。在其他實施例中，不同的材料，可以根據特定的設計目的而使用於不同的層。然後進行圖案化蝕刻，藉以在第二階層中形成多個犧牲條帶和多個第二開口。
第20圖係繪示在對絕緣材料層1905和1915及犧牲材層1910進行蝕刻，並停止在第一銲墊1815頂部表面下方，藉以在第二階層1910中定義出犧牲條帶之後的製程階段。在一些實施例中，第二階層1910中的犧牲條帶的厚度，可以比位於第一階層1310、1320、1330、1340和1350中的犧牲條帶更厚。此一蝕刻製程還進一步定義出第二開口2005。這些第二開口2005可以是孔洞或溝槽。為了達到本說明書所述的目的，此處僅繪示用來定義一個或多個溝槽的蝕刻製程步驟。然而，本說明書所述的技術也可以用來形成孔洞。
第21圖係繪示在第二階層1910中的犧牲條帶之側壁上形成閘極介電層2102之後的製程階段。閘極介電層2102可以具有與記憶層1605不同的材料組成，並且不能捕捉電荷。在一些實施例中，閘極介電層2102可以包括高介電常數材料。在一些實施例中，閘極介電層2102的組合，可以具有比記憶層1605的有效氧化物厚度更小的有效氧化物厚度。閘極介電層2102的形成，可以包括在第二開口2005內部沉積高介電常數材料。然後，蝕刻高 介電常數材料以形成閘極介電層2102。閘極介電層2102暴露出用來形成第二垂直通道結構的區域。
第22圖係繪示形成垂直佈置於第二開口中並與閘極介電層2102接觸的第二垂直通道結構之後的製程階段。在一個實施例中，第二垂直通道結構形成具有環繞式閘極的垂直金屬-氧化物-半導體電晶體。第二垂直通道結構包括圓柱形垂直通道膜，此圓柱形垂直通道膜包括由絕緣柱2204分開的兩個側面2202和2206。垂直通道膜可以包括適於作為通道的半導體材料，例如矽、鍺、矽鍺、碳化矽和石墨烯等材料。垂直通道膜的形成，可以包括在第二開口內沉積絕緣材料。然後，蝕刻絕緣材料以在絕緣材料和閘極介電層2102之間形成間隙。再用半導體材料填充於蝕刻後的間隙，以形成絕緣柱2204和垂直通道膜。
第23圖係繪示形成第二銲墊2302之後的製程階段。先蝕刻第22圖中的第二垂直通道結構以形成凹陷部。再於凹陷部中沉積半導體材料以形成第二銲墊2302。第二銲墊2302可以包括半導體材料，例如矽、鍺、矽鍺、砷化鎵和碳化矽。
第24圖係繪示在進行柱狀切口蝕刻(pillar cut etch)之後的製程階段。其中，柱狀切口蝕刻包括在第一垂直通道結構和第二垂直通道結構之間形成蝕刻開口2405。雖然圖示中所繪示的蝕刻開口2405都為矩性，但其僅係為了方便繪示起見，並不以此為限。這些蝕刻開口2405可以是橢圓形或圓形，或者適合 特定的蝕刻技術的其他形狀。在本實施例中，蝕刻開口2405可以延伸藉以將導電層1301暴露於外。
第25圖係繪示在選擇性地去除犧牲條帶堆疊結構中的犧牲條帶，藉以在絕緣條帶之間形成空隙1310x、1320x、1330x、1340x、1350x和1910x之後的結構。在第25圖的堆疊結構中，空隙1310x、1320x、1330x、1340x、1350x和1910x是在移除位於第一階層1310、1320、1330、1340和1350中的犧牲條帶之後產生，其中，這些犧牲條帶係經由蝕刻開口2405來加以去除。
可以使用選擇性蝕刻製程來移除這些犧牲條帶。例如，選擇具有磷酸(H3PO4)適於選擇性蝕刻氮化矽的蝕刻化學物質。與絕緣材料1305、1315、1325、1335、1345和1355以及半導體銲墊1505相比，磷酸更可有利於蝕刻位於第一階層1310、1320、1330、1340和1350中的犧牲條帶。
選擇性蝕刻的結果，可以使絕緣條帶(例如1305、1315、1325、1335、13451355、1905和1915)因空隙而保持懸置在第一垂直通道結構與第二垂直通道結構之間，並允許選擇性蝕刻化學物質進入位於絕緣條帶之間的空隙1310x、1320x、1330x、1340x、1350x和1910x中。
第26圖係繪示在以介電襯裡2699填充空隙1310x之後的結構。介電襯裡2699係藉由氧化半導體銲墊1505暴露於外 的表面所形成。在對半導體銲墊1505的表面進行氧化製程的期間，也可在空隙1910X中形成介電襯裡2799。
第27圖係繪示使用字線材料來填充空隙1310x、1320x、1330x、1340x和1350x，藉以形成位於多個第一階層2711、2721、2731、2741和2751中的複數個導電條帶；以及使用串列選擇線材料來填充空隙1910X，藉以形成位於第二階層2761中的複數個導電條帶。字元線材料和串列選擇線材料可以使用高度一致的化學氣相沉積或原子層沉積技術來進行沉積。在形成位於多個第一階層2711、2721、2731、2741和2751中的複數個導電條帶，以及使用串列選擇線材料來填充空隙1910X藉以形成位於第二階層2761中的複數個導電條帶之前，可以選擇性地沉積一個高介電常數介電襯裡(未繪示)。此一個高介電常數介電襯裡可以包括，例如介電常數大於7(κ>7)的高介電常數材料。例如，例如氧化鋁(Al2O3)、氧化鋡(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化矽鋁(AlSiO)、氧化矽鋡(HfSiO)和氧化矽鋯(ZrSiO)等。在一些實施例中，較佳可以是氧化鋁和氧化鋡。在一些實施例中，高介電常數襯裡的厚度可以介於0.1奈米(nm)至20奈米之間。在一些實施例中，其厚度較佳介於2奈米至5之間。高介電常數襯裡可以使用高度一致的化學氣相沉積或原子層沉積技術來進行沉積。
第28圖係繪示在兩個記憶體元件之間形成源極線2897之後的製程階段。源極線2897可以包括多種材料，其包括摻 雜半導體、金屬和導電化合物。合適的材料包括矽、矽鍺、碳化矽、氮化鈦、氮化鉭、鎢和鉑。源極線2898係藉由絕緣層2898與位於多個第一階層2711、2721、2731、2741和2751中的導電條帶以及位於第二階層2761中的導電條帶分離。源極線2897和絕緣層2898的形成可以包括下述步驟：首先藉由蝕刻第一源極線開口，然後在第一源極線開口內沉積絕緣材料。之後，在沉積的絕緣材料中蝕刻第二源極線開口。再選擇具有相容性的材料來填充第二源極線開口，以形成源極線2897。
第29圖係根據本說明書的一實施例所繪示製作具有第一和第二垂直通道結構之立體記憶體元件的方法流程圖。此一方法包括，例如在基材上沉積矽層或其他介電材料或上述之組合藉以在基材上形成導電層。在導電層(例如，第3圖中的導電層301和第13圖中的導電層1301)之上，此一製程包括在多個第一階層中形成適於作為字元線，並藉由絕緣材料彼此分隔的多層第一導電材料；並且蝕刻多層第一導電材料，藉以在多個第一階層中定義出複數個導電條帶堆疊結構(例如，如第4圖和第14圖所繪示)以及多個第一開口(步驟2910)。在一些實施例中，多個第一階層中的導電條帶也可以藉由下述步驟來形成：首先，形成交錯排列的犧牲材料層與絕緣材料層(如第13圖所繪示)。然後，形成穿過犧牲材料層的開口，以形成藉由絕緣條帶彼此分隔的犧牲條帶堆疊結構(如第24圖所繪示)；接著，選擇性地移除犧牲條帶堆疊結構中的犧牲條帶，藉以在絕緣條帶之間形成空隙(如第25圖所繪 示)。之後，使用介電材料在空隙中形成介電襯裡(如第26圖所繪示)。並且以導電材料填充空隙，藉以在多個第一階層中形成複數個導電條帶(如第27圖所繪示)。
此一方法包括，在多個第一階層中的導電或犧牲條帶的側表面上形成記憶層(例如，第5圖中的記憶層502、第6圖中的1605和1610)以提供資料儲存結構(步驟2920)。記憶層可以包括介電電荷捕捉材料並且與多個導電或犧牲條帶的側表面接觸。
此一方法包括，在第一開口中形成第一垂直通道結構(例如，第5圖中的第一垂直通道結構506和第17圖中的第一垂直通道結構1705)(步驟2930)。第一垂直通道結構包括一個或多個垂直通道膜。
此一方法包括，在第一開口中形成第一銲墊(例如，第6圖中的第一銲墊602和第18圖中的第一銲墊1815)(步驟2940)。第一銲墊設置在第一垂直通道結構中並連接到第一垂直通道結構的垂直通道膜。
此一方法包括在第二階層中形成適合作為串列選擇線，且被絕緣材料分開的第二導電材料層；以及蝕刻第二階層中的導電層以形成多個第二開口(步驟2950)。在一些實施例中，第二階層中的導電條帶也可以藉由下述步驟來形成：首先，在絕緣材料層之間形成犧牲材料層(如第19圖所繪示)。之後，形成穿過犧牲材料層的開口，藉以在絕緣條帶之間形成犧牲條帶(如第24圖所繪示)。再選擇性地移除犧牲條帶以在絕緣條帶之間形成空隙 圖(如第25圖所繪示)。接著，用介電材料在空隙的側壁上形成介電襯裡(如第26圖所繪示)。並用導電材料填充空隙，藉以在第二階層中形成複數個導電條帶(如第27圖所繪示)。
此一方法包括在第二階層中的導電或犧牲條帶的側表面上形成閘極介電層(例如，第10圖中的閘極介電層1002，第21圖中的閘極介電層2102)(步驟2960)。記憶層可以包括高介電常數材料並且與第二階層中的多個導電或犧牲條帶的側表面接觸。
此一方法包括在第二開口中形成第二垂直通道結構(例如，第11圖和第22圖所繪示)(步驟2970)。第二垂直通道結構包括一個或多個垂直通道膜。
此一方法包括在第二開口中形成第二銲墊(例如，第12圖中的第二銲墊1202和第23圖中的第二銲墊2302)(步驟2980)。第二銲墊設置在第二垂直通道結構中並連接到第二垂直通道結構的垂直通道膜。
第30圖係根據本說明書的一實施例所繪示之包括具有第一和第二垂直通道結構的立體NAND陣列的積體電路的簡化方塊圖。積體電路3001包括記憶體陣列3060。此記憶體陣列3060包括一個或多個記憶區塊(memory blocks)，其具有如本說明書所述位於積體電路的基材上的第一和第二垂直通道結構。
串列選擇線/接地選擇線解碼器3040耦接至排列於記憶體陣列3060中的複數條串列選擇線/接地選擇線3045A。數條 串列選擇線/接地選擇線3045A進一步耦接到記憶體陣列3060中的記憶區塊中的第二垂直通道結構。第一/第二階層解碼器3050耦接至複數條偶數/奇數字元線3055。全域位元線列解碼器3070耦接至複數條沿著記憶體陣列3060之列方向排列的全域位元線3065，用以從記憶體陣列3060中讀取資料或將資料寫入其中。位址經由匯流排3030從控制邏輯3010供應至解碼器3070、解碼器3040和解碼器3050。在本實施例中，感測放大器和寫入緩衝電路3080係經由第一資料線3075耦接至列解碼器3070。電路3080中的寫入緩衝區可以儲存多重寫入(multiple-level programming)的程式碼或作為程式碼的數值，藉以標示所選擇的位元線是處於寫入或抑制狀態。列解碼器3070可以包括多個電路，用來選擇性地將寫入或抑制電壓施加到記憶體中的位元線，以回應位於寫入緩衝區中的資料數值。
被感測放大器和寫入緩衝電路所感應的資料，經由第二資料線3085提供至多重資料緩衝區(multi-level data buffer)3090，然後經由資料路徑3093耦接至輸入/輸出電路3091。在本實施例中，輸入資料也被提供至多重資料緩衝區3090，用來支援對陣列中之獨立雙閘記憶胞的每一獨立側邊進行多重寫入操作。
輸入/輸出電路3091將資料驅動至積體電路記憶體3001外部的目標。輸入/輸出資料和控制訊號係經由位於輸入/輸出電路3091、控制邏輯3010及積體電路記憶體3001中的輸入/輸 出埠之間的輸入/輸出資料匯流排3005來移動，或者經由位於輸入/輸出電路3091、控制邏輯3010及積體電路記憶體3001的其他內部外部資料來源之間的輸入/輸出資料匯流排3005來移動。其中，積體電路記憶體3001的其他內部或外部資料來源，例如通用處理器或特殊應用電路，或被記憶體陣列3060所支持用來提供系統整合晶片(system-on-a-chip)功能的組合模組。
在第30圖所繪示的實施例中，控制邏輯3010使用偏壓安排狀態機(bias arrangement state machine)來控制通過方塊3020之電壓供應器或供應源所產生或提供的供給電壓，例如，讀取、抹除、驗證和寫入偏壓，的應用。控制邏輯3010耦接至多重資料緩衝區3090和記憶體陣列3060。控制邏輯3010包括控制多重寫入操作的邏輯。在支持本說明書所述垂直NAND結構的實施例中，邏輯係被配置來執行以下方法：(i)例如使用字元線層解碼器來選取陣列中的一個記憶胞階層；(ii)例如藉由選擇第一側或第二側字元線結構，來選取所選階層中之垂直通道結構的一側；(iii)例如藉由在垂直通道結構的行上使用串列選擇線開關和接地選擇線開關來選取陣列中所選行中的垂直通道結構；以及(iv)將電荷儲存在陣列中的一個或一個以上所選列中垂直通道結構的所選側上的所選層中的電荷捕捉位置中，藉以使用位元線電路(例如位於耦接到所選垂直通道結構行之全域位元線上的頁面緩衝器)來表示資料。
在一些實施例中，邏輯係配置來藉由控制第二和第一字元線層解碼器，在陣列中所選的階層中選擇第二和第一交錯字線結構其中之一者，來選擇一個階層和一個側面。
在一些實施例中，邏輯被配置來儲存多階層電荷，以使位於被選定的一側之被選定階層中的電荷捕捉位(charge trapping sites)可以表示多於一位元的資料。藉由這種方式，陣列中垂直通道結構所選定平截頭體中被選定的記憶胞可以儲存多於兩位元，包括記憶胞每側上多於一個位元，的資料。每一記憶胞單一位元(single-bit-per-cell)的實施例也可以包括在此描述的結構中。
控制邏輯3010可以使用本領域已知的專用邏輯電路來實現。在另一些實施例中，控制邏輯包括通用處理器。其中，此通用處理器可以與用來執行計算機程序以控制元件操作相同的積體電路來實現。在其他實施例中，可以利用專用邏輯電路和通用處理器的組合來實現控制邏輯。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

  1. 一種記憶體元件，包括：一導電條帶堆疊結構，包括複數個第一階層中的複數個導電條帶，且具有一第一開口，該第一開口將該些第一階層中的該些導電條帶的複數個側壁暴露於外；一資料儲存結構，位於該些第一階層中的該些導電條帶的該些側壁上；一第一垂直通道結構，包括一垂直通道膜，垂直地設置，並與位於該些第一階層中的該些導電條帶的該些側壁上的資料儲存結構接觸；一第二階層中的一導電條帶，位於該些第一階層中的該些導電條帶上方，該第二階層中的該導電條帶具有一第二開口，對準該第一垂直通道結構，且具有一側壁；一閘極介電層，位於該第二階層中的該導電條帶的該側壁上；一第二垂直通道結構，包括一垂直通道膜，與位於該第二階層中的該導電條帶的該側壁上的該閘極介電層接觸；以及一第二銲墊，設置在該第二開口之中，並與該第二垂直通道結構的該垂直通道膜接觸。
  2. 如申請專利範圍第1項所述之記憶體元件，更包括一第一銲墊，將該第一垂直通道結構連接至該第二垂直通道結構；該第一銲墊與該第一垂直通道結構的該垂直通道膜和該第二垂直通道結構的該垂直通道膜接觸。
  3. 如申請專利範圍第2項所述之記憶體元件，其中該第一銲墊設置在該第一開口之中，並且包括與該第二垂直通道結構接觸的一上方平坦化表面。
  4. 如申請專利範圍第1項所述之記憶體元件，其中該第二階層中的該導電條帶具有大於該些第一階層中的該些導電條帶的一厚度。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該第二階層中的該導電條帶包括與該些第一階層中的該些導電條帶不同的一材料。
  6. 如申請專利範圍第1項所述之記憶體元件，其中該資料儲存結構包括一多層介電電荷捕捉結構(multilayer dielectric charge trapping structure)。
  7. 如申請專利範圍第1項所述之記憶體元件，其中該閘極介電層具有比該資料儲存結構更小的一有效氧化物厚度(effective oxide thickness，EOT)。
  8. 如申請專利範圍第1項所述之記憶體元件，其中該第二垂直通道結構具有小於該第一垂直通道結構的一寬度。
  9. 一種記憶體元件的製作方法，包括：形成一導電條帶堆疊結構，包括複數個第一階層中的複數個導電條帶，且具有一第一開口，將該些第一階層中的該些導電條帶的複數個側壁暴露於外；形成一資料儲存結構，位於該些第一階層中的該些導電條帶的該些側壁上；於該第一開口中形成一第一垂直通道結構，其中該第一垂直通道結構的形成，包括形成一垂直通道膜，垂直地設置，並與位於該些第一階層中的該些導電條帶的該些側壁上的資料儲存結構接觸；形成一第二階層中的一導電條帶，位於該些第一階層中的該些導電條帶上方，該第二階層中的該導電條帶具有一第二開口，對準該第一垂直通道結構，且具有一側壁；形成一閘極介電層，位於該第二階層中的該導電條帶的該側壁上；於該第二開口中形成一第二垂直通道結構，其中該第二垂直通道結構的形成，包括形成一垂直通道膜，與位於該第二階層中的該導電條帶的該側壁上的該閘極介電層接觸；以及於該第二開口中形成一第二銲墊，該第二銲墊與該第二垂直通道結構的該垂直通道膜接觸。
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