TW201943059A - 低電阻垂直通道立體記憶體元件 - Google Patents
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Abstract
一種被建構來作為立體NAND快閃記憶體的記憶體元件，包括一導電條帶堆疊結構和穿過導電條帶堆疊結構的開口，使導電條帶的側壁從開口的第一側和第二側暴露出來。 導電條帶堆疊結構中的一些導電條帶被建構來作為字元線。資料儲存結構設置在導電條帶堆疊結構的側壁上。垂直通道膜垂直設置並與資料儲存結構接觸。垂直通道膜的近端連接於導電條帶堆疊結構上方的上部通道銲墊，並且遠端連接於開口下方階層中的下部通道銲墊。上部和下部通道銲墊可以包括磊晶半導體，並且具有大於垂直通道膜的厚度。
Description
本揭露書是有關於一種高密度記憶體元件。特別是有關於一種具有由多階層記憶胞排列成立體陣列的記憶體元件。
隨著積體電路元件的臨界尺寸縮小到一般記憶胞技術領域(common memory cell technologies)的極限，設計師正持續尋找將多重層記憶胞階層加以堆疊的技術，以達成更大儲存容量、更少每位元成本。舉例而言，將薄膜電晶體技術應用在電荷捕捉記憶體技術中，見於Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006之中，以及見於Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006之中。此處並通過引用併入的方式，將此文獻全文收載於本說明書之中。
另一個在電荷捕捉記憶技術中提供垂直NAND元件的結構被描述於Katsumata, et al., Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009。Katsumata等人所描述的結構包括一垂直NAND元件，並使用矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術，在每一個閘極/垂直通道介面上建立一存儲點。這個記憶體結構，係以排列用來作為NAND元件之垂直通道的半導體材料柱(column)、鄰接於基材的下部選擇閘以及位於頂端的上部選擇閘為基礎；使用與半導體材料主動柱狀體(pillar)相交的平面字元線階層來形成多個水平字元線；並於各階層中形成所謂的環繞式閘極記憶胞(gate all around the cell)。
在另一個具有垂直通道記憶體之立體NAND快閃記憶體技術中，記憶體的垂直通道記憶胞可沿著垂直主動柱狀體(vertical active pillars)排列。其中，主動柱狀體是以單一主動柱狀體的相反一側來支撐記憶胞。且在一些包括U形半導體薄膜結構的配置中，NAND串列會沿著單一主動柱狀體的一側向下延伸，再向上延伸到主動柱狀體的另一側。如2016年12月20日公告的美國編號9,524,980號專利案所述，主動柱狀體位於用來作為字元線的導電條帶堆疊結構(stacks of conductive strips)之中。記憶單元(胞)則位於二者間。此處並通過引用併入的方式，將此文獻全文收載於本說明書之中。因此，在這個結構中，每個主動柱狀體的平截頭體(frustum)上會形成兩個記憶體單元(胞)。平截頭體上的每一個記憶胞包括一個通道，位於主動柱狀體之一側的薄膜半導體層中。在另一個方法中，此垂直通道結構可以支援位於每個垂直通道結構相對兩側上的偶數和奇數NAND串列。
一般而言，垂直通道結構可能遇到高電阻的問題，特別是在結構的上部區；且立體NAND快閃記憶體的位元線和垂直通道結構上部區的薄膜之間很難有好的電性連接。
因此，有需要提供一種具有垂直通道結構的立體積體電路記憶體元件，使其下部區具有低電阻及高可靠度，且使位於上部區的位元線或其他導體具有較佳且較可靠的電性連接。
本說明書的一實施例揭露一種用來建構立體NAND快閃記憶體的記憶體元件。此記憶體元件包括一個導電條帶堆疊結構；一個開口，例如溝槽或孔洞，可穿過導電條帶堆疊結構將導電條帶的多個側壁從開口第一側和第二側暴露於外；一個資料儲存結構，位於開口的一或兩側，並鄰接導電條帶堆疊結構中的導電條帶；一個垂直通道結構，包括一個或多個垂直通道膜，垂直地設置在開口的一或兩側，並與資料儲存結構接觸。垂直通道結構具有一個位於導電條帶堆疊結構上部或頂層的近端，以及一個位於導電條帶堆疊結構下部的遠端。在一些實施例之中， 垂直通道結構的垂直通道膜的近端連接至位於導電條帶堆疊結構頂端的上部通道銲墊(upper channel pads)。此上部通道銲墊可藉由選擇性磊晶(selective epitaxy)來形成，形成一個磊晶矽或其他材料的自對準銲墊，使其厚度大於垂直通道結構中之垂直通道膜的厚度。
在一些實施例之中，垂直通道結構的垂直通道膜的遠端連接至下部通道銲墊(lower channel pads)。此下部通道銲墊可藉由選擇性磊晶來形成，形成一個磊晶矽或其他材料的自對準銲墊，使其厚度大於垂直通道結構中之垂直通道膜的厚度。另外，上部通道銲墊和下部通道銲墊可藉由同一個選擇性磊晶生長製程來形成，使垂直通道結構的近端和遠端同時形成自對準銲墊。
在一些實施例之中， 垂直通道結構的垂直通道膜的近端連接至位於導電條帶堆疊結構頂端的次高層通道銲墊(second upper channel pad)。此次高層通道銲墊可藉由選擇性磊晶來形成，形成一個磊晶矽或其他材料的自對準銲墊，使其厚度大於垂直通道結構中之垂直通道膜的厚度。次高層通道銲墊也可以和上述上部通道銲墊和下部通道銲墊其中之一者或二者，藉由同一個選擇性磊晶生長製程來形成，以在垂直通道結構的近端形成二個自對準銲墊；或一個形成在近端，另一個形成在遠端。
此處所說在垂直通道結構的垂直通道膜與銲墊之間的「連接(connection)」或「連接至(connected)」是指通過物理接觸的電性連接，使得適合於記憶體操作的電流從垂直通道膜穿過銲墊。
在一些實施例中，上部通道銲墊和下部通道銲墊的摻雜濃度，包括N+摻雜(或P+摻雜)， 可以大於垂直通道膜的摻雜濃度。其中，垂直通道膜可被摻雜以作為NAND串列中記憶胞的通道。
在一些實施例中，記憶體元件可以包括一個或多個位於導電條帶堆疊結構上方，包含源極線的圖案化導電層，以及一個層間連接器，藉以將源極線連接至位於導電條帶堆疊結構上方的上部通道銲墊。在一些實施例中，記憶體元件可以包括一個或多個位於導電條帶堆疊結構上方，包含位元線的圖案化導電層，以及一個層間連接器，藉以將位元線連接至位於導電條帶堆疊結構上方的上部通道銲墊。
本說明書的一實施例揭露一種方法，以製作上述具有一個或多個垂直通道及一個或多個通道銲墊的記憶體元件。在一些實施例中，此製作方法包括形成位於導電條帶堆疊結構中之開口側壁上的垂直通道膜。此一製作方法更包括，製作位於導電條帶堆疊結構頂部的上部通道銲墊以及位於開口下方階層的下部通道銲墊。
本說明書的一實施例揭露一種包含有一個導電條帶堆疊結構和一個開口的立體記憶體元件。一個垂直通道結構配置於此開口中。此垂直通道結構與位於開口之側壁上的資料儲存結構接觸。垂直通道結構包括一個第一垂直通道膜和一個第二垂直通道膜。第一垂直通道膜和第二垂直通道膜都具有一個近端和一個遠端。第一垂直通道膜的近端電性連接至位於導電條帶堆疊結構頂端的第一上部通道銲墊；第二垂直通道膜的近端電性連接至位於導電條帶堆疊結構頂端的次高層通道銲墊。第一垂直通道膜和第二垂直通道膜的遠端連接於開口下方區域的下部通道銲墊。上部通道銲墊和下部通道銲墊包括磊晶成長半導體結構，其厚度大於垂直通道膜的厚度。導電條帶堆疊結構中間階層的導電條帶可以建構來做為字元線。導電條帶堆疊結構下方階層的導電條帶可以建構來做為反轉輔助閘極線(inversion assist gate lines)。上部通道銲墊會增加位於上部區之垂直通道結構的導電性。另外，下部通道銲墊會使反轉輔助閘極線對靠近垂直通道結構之底部的導電性有較佳控制效果。
在一些實施例中，記憶體元件包括NAND記憶胞串列或陣列。這些記憶胞係位於垂直通道結構和導電條帶堆疊結構用來作為字元線之中間階層導電條帶的交叉處。記憶體元件的頂部平截頭體包括一個位於開口的第一側，且被導電條帶堆疊結構之頂部導電條帶之訊號所控制的第一開關，以及一個位於開口的第二側，且被導電條帶堆疊結構之頂部導電條帶之訊號所控制的第二開關。第一開關(例如接地選擇線，GSL)可以用來將NAND串列連接至共同源極線，或其他參考線；第二開關(例如串列選擇線，SSL)可以用來將NAND串列連接至位元線，或連接於感測電路的其他導線。位於導電條帶堆疊結構之上方的上部通道銲墊，在垂直通道結構與共同源極線，或其他參考線之間提供較佳的連接。位於導電條帶堆疊結構之上方的次高層通道銲墊，在垂直通道結構與位元線，或連接於感測電路的其他導線之間提供較佳的連接。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
以下係參考第1-18圖來提供本說明書中實施例的詳細描述。
第1圖係根據的美國編號9,524,980號專利案所述之立體垂直通道技術所繪示的一種包含U型薄膜結構之立體記憶體元件的簡化透視圖。
記憶體元件100包括絕緣基材101和位於絕緣基材101上方的複數個導電層，並包括多個開口，以形成複數個導電條帶堆疊結構，其包括至少一個頂部階層導電條帶(接地選擇線或GSLs和串列選擇線或SSLs)、複數個中間階層導電條帶(字元線或WLs)、底部階層導電條帶(輔助閘極線或AG)。在第1圖所繪示的實施例中，第一導電條帶堆疊結構102包括一個底部階層導電條帶(AG)、複數個中間階層導電條帶(WLs)和一個頂部階層導電條帶(GSL)。第二導電條帶堆疊結構104包括一個底部階層導電條帶(AG)、複數個中間階層導電條帶(WLs)和一個頂部階層導電條帶(SSL)。位於第一導電條帶堆疊結構102和第二導電條帶堆疊結構104中的相鄰字元線，係分別連接至彼此分隔的偏壓電路，藉此可以分別存取並使用位於相鄰兩條字元線間之垂直通道結構的平截頭體上的兩個電荷儲位(charge storage sites)來儲存資料。
U形薄膜結構170位於第一導電條帶堆疊結構102和第二導電條帶堆疊結構104之間，並包括適用來做為記憶胞之通道的半導體材料。在本實施例中，複數個導電層，例如位元線160和共同源極線140，彼此直交排列在第一導電條帶堆疊結構102和第二導電條帶堆疊結構104上方，並且通過層間連接器161連接至包括U形薄膜結構170上部區的多個第一導電條帶堆疊結構和第二導電條帶堆疊結構。在本實施例中，層間連接器161包括藉由沉積製程在導孔(vias)中形成半導體，例如多晶矽，並且覆蓋用來形成垂直通道膜的薄膜半導體。因此，形成層間連接器161的導孔需要準確對準。用來形成導孔的蝕刻製程也需要避免損害到位於導電條帶堆疊結構頂部的薄膜。且在此處也較難以形成高品質的接觸。
記憶體元件可以包括位於介面區中的資料儲存結構。其中，介面區係位於第一和第二導電條帶堆疊結構中多個中間階層電條帶之側壁與U形薄膜結構170的交叉點180上。記憶層可以包括多層資料儲存結構，例如快閃記憶體技術領域所習知的快閃記憶體技術，包括，矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、矽-矽氧化物-氮化矽-矽氧化物-矽 (silicon-oxide-nitride-oxide-silicon，SONOS)結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS)結構以及金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)。
NAND串列包括位於第一導電條帶堆疊結構102和第二導電條帶堆疊結構104之導電條帶相反兩側的多個記憶胞。U形薄膜結構170之記憶胞中的通道，是由兩個半導體材料薄膜172和173所構成，並藉由間隙174來彼此分隔。其中，間隙174是用來作為絕緣結構，或者是用來作為二薄膜之間的一部分絕緣結構。在形成期間，此間隙可將氣體175(例如來自大氣的氣體)封閉在腔室中。半導體材料薄膜172和173在主動柱狀體的底部彼此連接。電路路徑177繪示了U形NAND串列在共同源極線140與位元線160之間的電流。位於溝槽狀孔洞底部的半導體材料薄膜可能會具有相對較高的電阻，並且會因為開口深度的均勻性不易維持，而產生可靠性的問題。
第2圖係繪示第1圖之立體記憶體元件100之U型薄膜結構250的剖面示意圖。U型薄膜結構250包括一個垂直半導體本體(vertical semiconductor body)，此一垂直半導體本體包括沿著主動柱狀體的長軸，以及在主動柱狀體底部電性連接的第一和第二垂直通道膜251a和251b。U型薄膜結構250的厚度可以小於20奈米(nanometers)，且為了沿著結構的整體長度獲得記憶胞之薄通道本體的有利效果，其厚度可以小於10奈米。電荷存儲單元269設置在主動柱狀體的每一側邊上。第一垂直通道膜251a在一側提供用來作為串列選擇線電晶體的通道本體，而第二垂直通道膜251b在另一側提供用來作為接地選擇線電晶體的通道本體。第一和第二垂直通道膜251a和251b在U形薄膜結構250的底部相互連接。第2圖繪示位於導電條帶堆疊結構之上方階層，分別建構來做為串列選擇線和接地選擇線的導電條帶254和255。串列選擇線導電條254和接地選擇線導電條255可以在外表面上包括導電性較高的導電膜256和257，例如金屬矽化物膜。第2圖還繪示了輔助閘極線260和261。其中，輔助閘極線260和261可以通過位於導電條堆疊結構中的導電條來加以實現。輔助閘極線260和261可以在外表面上包括導電性較高的導電膜262，例如金屬矽化物膜。導電條被建構來做為U形薄膜結構250相對兩側的第一和第二字元線。因此，在此結構中第一字元線259與第二字元線258相對設置。在本實施例中，繪示了八個字元線階層。第2圖所繪示的結構在U形薄膜結構250的第一和第二側上提供具有獨立的電荷儲位的記憶胞270和271。此外，此種結構支援沿著U形薄膜結構250之相對一側延伸的單一U形NAND串列的操作。
在第2圖的實施例中，字元線、串列選擇線和接地選擇線的垂直尺寸厚度可以決定串列選擇線電晶體、記憶胞和接地選擇線電晶體的通道長度。在第3圖所繪示的結構中，串列選擇線和接地選擇線導電條帶254和255的厚度實質大於字元線導電條帶的厚度。這個較長的通道長度，有助於在垂直通道結構的一側，使用足以關閉電晶體的偏置電壓來操作串列選擇線電晶體，即使當相反一側的偏置電壓可能足以開啟電晶體時，其仍不受影響。
圖2所繪示結構中的輔助閘極線260和261也具有實質大於字元線的厚度。U形薄膜結構250中的U形轉彎280區域位於輔助閘極線260和261的下方。
共同源極線(CSL)結構，例如圖案化金屬層中的導線，可以直交地排列在第一導電條帶堆疊結構和第二導電條帶堆疊結構上方，並且連接到U形薄膜結構250的落著區(landing)282。位元線(BL)結構，例如圖案化金屬層中的導線，可以直交地排列在第一導電條帶堆疊結構和第二導電條帶堆疊結構上方，並且連接到U形薄膜結構250的落著區281。共同源極線落著區282和位元線落著區281，可以藉由用來在U形薄膜結構250中製造通道膜的薄膜沉積製程來形成，其厚度可以小於20奈米。然而，這種薄落著銲墊存在著製造問題，可能導致位於其上的圖案化導體，包括共同源極線或位元線，形成不良的電連接。
第3圖是根據一個實施例繪示立體記憶體元件中之垂直通道結構550的剖面示意圖，其包括兩個垂直通道膜、兩個藉由選擇性磊晶形成的上部通道銲墊和一個藉由選擇性磊晶形成的下部通道銲墊。垂直通道結構550可以包括第一垂直通道膜551b和第二垂直通道膜551a。第一垂直通道膜551b的近端連接到第一上部通道銲墊582。第二垂直通道膜551a的近端連接到第二上部通道銲墊581。第一垂直通道膜551b和第二垂直通道膜551a的遠端連接到下部通道銲墊580。第一上部通道銲墊582、第二上部通道銲墊581和下部通道銲墊580可以包括厚度大於垂直通道膜的自對準磊晶生長半導體結構。使用自對準製程來增加上部通道銲墊的著落區厚度，並改善垂直通道結構上部中的連接結構，藉以提高NAND串列的可靠性和性能。
電荷儲存元件569設置在主動柱狀體的每一側上。第一垂直通道膜551b在一側提供用於串列選擇線電晶體的通道本體，而第二垂直通道膜551a在另一側提供用於接地選擇線電晶體的通道本體。
第3圖繪示了位於導電條帶堆疊結構上部，分別被建構來作為串列選擇線和接地選擇線的導電條帶554和555。這些選擇線導電條帶554和555可以在其外表面上包括導電度更高的導電膜556和557，例如金屬矽化物膜。第3圖還繪示了輔助閘極線560和561，輔助閘極線560和561可以藉由導電條帶堆疊結構中的導電條帶來加以實現。輔助閘極線560和561可以在其外表面上包括導電度更高的導電膜562，例如金屬矽化物膜。導電條帶係建構來作為位於垂直通道結構550相對兩側上的第一和第二字元線。因此，第一字元線559與該結構中的第二字元線558相對設置。在本實施例中，繪示了八個字元線階層。第3圖所繪示的結構在U形薄膜結構250的第一和第二側上提供具有獨立的電荷存儲位的記憶胞570和571。此外，此種結構支援沿著垂直通道結構550之相對一側延伸的單一U形NAND串列的操作。
在第3圖的實施例中，字元線、串列選擇線和接地選擇線的垂直尺寸厚度可以決定串列選擇線電晶體、記憶胞和接地選擇線電晶體的通道長度。在第3圖所繪示的結構中，串列選擇線和接地選擇線導電條帶554和555的厚度，實質大於字元線導電條帶的厚度。這個較長的通道長度，有助於在垂直通道結構的一側，使用足以關閉電晶體的偏置電壓來操作串列選擇線電晶體，即使當相反一側的偏置電壓可能足以開啟電晶體時仍不受影響。第3圖所繪示之結構中的輔助閘極線560和561的厚度也實質大於字元線導電條帶的厚度。
位於第一導電條帶堆疊結構上的第一上部通道銲墊582為垂直通道結構550和共同源極線提供較佳的連接。位於第二導電條帶堆疊結構上的第二上部通道銲墊581為垂直通道結構550和位元線提供了較佳的連接。垂直通道結構底部的下部通道銲墊580可以與輔助閘極線重疊，藉此與輔助閘極線組合以改善垂直通道結構的下部區域附近的導電性。
第一垂直通道膜551b和第二垂直通道膜551a，可以包括適於用來作為記憶胞之通道的半導體材料，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、碳化矽(SiC)和石墨烯等材料。第一上部通道銲墊582、第二上部通道銲墊581和上部通道銲墊580，可以包括磊晶生長的半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。第一上部通道銲墊582、第二上部通道銲墊581和下部通道銲墊580，可以更包括具有相對較高摻雜濃度的半導體材料，例如多晶矽。使得它們具有比第一垂直通道膜551b和第二垂直通道膜551a更高的導電性。
因此，公開了具有垂直通道結構的立體記憶體元件，垂直通道結構包括一個或多個垂直通道膜和至少一個或多個通道銲墊。垂直通道結構中的通道銲墊，可以是上部通道銲墊或下部通道銲墊。垂直通道膜的近端連接到上部通道銲墊。垂直通道膜的遠端連接到下部通道銲墊。在一些實施例中，上部通道銲墊和下部通道銲墊可具有比垂直通道膜更高的摻雜濃度，從而使通道銲墊具有比垂直通道膜更低的電阻。上部通道銲墊可以用來作為立體記憶體元件上方之任何圖案化導體層中厚度較大的低電阻落著墊。位於垂直通道結構的下方區域附近的下部通道銲墊可以使得輔助閘極線能夠對下方區域的導電性進行更好的調校。藉由較大的摻雜濃度和更可靠的製程，下部通道銲墊還可以降低垂直通道結構的下方區域的電阻。
此技術也可用於其他垂直通道結構。第4圖係根據本說明書的另一環繞式閘極NAND串列的實施例，繪示立體記憶體元件中之NAND串列的垂直通道結構剖面示意圖。其中，垂直通道結構包括兩個垂直通道膜、一個上部通道銲墊和一個下部通道銲墊。第4圖中的立體體記憶體元件包括如本文所述的多個上部選擇線。垂直通道結構310設置在穿透多個階層的開口中，其中每個階層包括相應的導電條帶(340、341、342、343、344、345和346)。其中，這些導電條帶包括建構來作為選擇線(340和346)的導電條帶，或者是藉由絕緣材料與其他導電條帶分離的字元線(341、342、343、344和345)。在特定實施例中，導電條帶可以包括多晶矽、鎢或其他導電半導體，或金屬或該些金屬的合金、金屬化合物或上述導電材料的組合。為了避免圖示過於擁擠，圖示中並未繪示絕緣材料。其中，用來實現垂直通道結構310的開口的深度可以是顯著的，以使得在特定實施例中可以容納16個、32個、64個或更多的階層。
如剖面圖所繪示的垂直通道結構310，包括位於孔狀開口一側上的第一垂直通道膜324和位於孔狀開口另一側上的第二垂直通道膜325。第一垂直通道膜324和第二垂直通道膜325可以包括單一個圓柱形膜。此外，第一垂直通道膜324和第二垂直通道膜325在頂部和底部相互連接。第一垂直通道膜324和第二垂直通道膜325合併並覆蓋導電條帶堆疊結構的區域348A，用來作為後續在上部通道銲墊348B近端上實施之磊晶生長的晶種。上部通道銲墊348B電連接到位元線(未繪示)。第一垂直通道膜324和第二垂直通道膜325也連接到磊晶生長所形成的下部通道銲墊349。下部道銲墊349電性連接到參考線，例如共同源極線(未繪示)。
本實施例中的垂直通道膜，可以包括適於用來作為記憶胞之通道的半導體材料，例如矽、鍺、矽鍺、砷化鎵、碳化矽和石墨烯等材料。第4圖所繪示的上部和上部通道銲墊可以包括磊晶生長的半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。上部和下部通道銲墊可以更包括具有相對較高摻雜濃度的半導體材料，例如磊晶矽。使得它們具有比垂直通道膜更高的導電性。
立體記憶體元件包括資料儲存層，在開口內部之導電條帶的側壁上線狀排列，藉以在垂直通道結構310以及用來作為字元線的導電條帶二者的交叉點形成多個記憶胞。在本實施例中，資料儲存層包括阻擋介電層321、電荷捕捉介電層322和穿隧介電層323。也可以使用其他類型的資料儲存層。
在本實施例中，位於上方(本實施例的頂部)的導電條帶340被建構來作為上部選擇線的一部分。根據本實施例的目的，將其稱為垂直通道結構的串列選擇線SSL。藉此，在導電條帶340和垂直通道結構310之交叉點的平截頭體上形成上部選擇閘極電晶體。藉由將佈線連接至用來控制上部選擇閘極之操作的解碼驅動電路的方式，將這些導電條帶建構來作為串列選擇線的一部分。本實施例中，上部選擇閘極電晶體的閘介電層係藉由資料儲存層(321、322和323)所構成。在製造或配置NAND串列期間，用於上部選擇閘極電晶體的資料儲存層，可以被設定為低臨界狀態，使其可做為用來將NAND串列連接到對應位元線的開關。在另一些實施例中，閘介電層可以使用，例如單層矽氧化物，或不能儲存電荷的其他閘介電質材料來實現。
位於中間階層的導電條帶(341、342、343、344和345)，係建構來作為字元線的一部分。藉由將佈線連接到字元線驅動的方式，將這些導電條帶建構成為字元線的一部分。記憶胞形成在垂直通道結構310的平截頭體與建構來作為字元線之一部分導電帶(341-345)的交叉點的結構上。
位於下方階層的導電條帶346被建構來作為垂直通道結構的下部選擇線的一部分，根據本實施例的目的，將其稱為接地選擇線GSL。藉此，在導電條帶346和垂直通道結構310交叉點的平截頭體上形成下部選擇閘極電晶體。如圖所示，本實施例中下部選擇閘極電晶體的閘介電層，係由位於垂直通道結構底部的下部通道銲墊349與導電條帶346之間的一個絕緣層所構成。此下部選擇閘極電晶體係用來作為將NAND串列連接到對應參考線的開關。
第5圖係繪示支援偶數和奇數NAND串列的另一種垂直通道結構450剖面示意圖。垂直通道結構450具有位於兩側的記憶胞，以及建構來作為偶數和奇數串列選擇線SSLe和SSLo、偶數和奇數接地選擇線GSLe和GSLo以及偶數字線和奇數字元線的導電條帶。
第5圖中的垂直通道結構450包括垂直多晶矽半導體本體，其包括藉由接縫453分開的偶數垂直通道膜470和奇數垂直通道膜469。偶數垂直通道膜470和奇數垂直通道膜469的遠端連接到參考線導體452A。而且，包含有磊晶半導體的下部通道銲墊452B，係設置在開口下方階層中的偶數垂直通道膜470和奇數垂直通道膜469之間。其中，磊晶半導體可以是，例如通過如上所述的自對準選擇性磊晶生長的磊晶矽。立體記憶體元件包括位於半導體本體的每一側上的電荷儲存元件，其可以，如圖所示，在導電條帶堆疊結構之側壁上彼此連續，或者在導電條帶堆疊結構中用來作為字元線之導電層側壁上，分隔成個別的單元。
垂直通道結構450包括鄰接於串列選擇線SSLe和SSLo的導電條帶，且提供串列選擇線電晶體垂直通道本體的部分，以及藉由下部通道銲墊452B與參考導體結合的部分。在與下部通道銲墊452B接觸或結合的垂直通道結構的部分之間，接縫453設置在偶數和奇數字元線之間的垂直通道結構450內。接縫453在與字元線交叉點的列平截頭體(例如，在偶數字元線458和奇數字元線459的階層)上，將偶數垂直通道膜470和奇數垂直通道膜469的本體分離，以提供記憶胞薄通道膜。而此區域中的導電條帶則是建構來作為字元線。
第5圖繪示建構來作為串列選擇線的導電條帶454和455。串列選擇線導電條帶454和455可以在外表面上包括導電性更高的導電膜，例如金屬矽化物膜。在本實施例中，垂直通道結構的通道膜469和470覆蓋於此結構的頂部上，做為形成第一和第二上部通道銲墊479和480之磊晶生長的基礎。第一上部通道銲墊479和第二上部通道銲墊480可以包括磊晶半導體，例如通過如上所述的自對準選擇性磊晶生長所形成的磊晶矽。
第5圖還繪示出建構來作為偶數和奇數接地選擇線GSLe和GSLo的下方階層中的導電條帶462和463。接地選擇線462和463可以在外表面上包括導電性更高的導電膜，例如金屬矽化物膜。類似地，位於中間階層的導電條帶，則是建構來作為垂直通道結構450的相對兩側上的偶數和奇數字元線。因此，偶數字元線458與該結構中的奇數字元線459係彼此相對設置。可以設置數量更少或更多，例如4個、16個、32個或更多的字元線階層。在一些實施例中，除用於實際資料儲存的字元線之外，也可以包括虛擬字元線(dummy word lines)。在其他實施例中，全部或部分的串列選擇線、字元線和接地選擇線，可以使用金屬或不是多晶矽的其他導電材料來實現。
第5圖中所繪示的結構包括位於垂直通道結構450的相對兩側上的第一和第二NAND串列。使用第5圖所繪示之結構提供的記憶體元件，包括多個導電條帶堆疊結構、多個垂直通道結構；其中，所述的多個導電條帶堆疊結構包括偶數導電條帶堆疊結構和奇數導電條帶堆疊結構。所述多個垂直通道結構係建構在具有偶數和奇數上部通道銲墊的多個導電條帶堆疊結構中相應的偶數和奇數導電條帶堆疊結構之間。所述多個垂直通道結構包括偶數和奇數垂直通道膜以及上部通道銲墊。
第5圖中的偶數和奇數垂直通道膜可以包括磊晶生長的半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。
第6圖至第14圖繪示製作具有類似第3圖所示垂直通道膜和通道銲墊結構的立體記憶體元件的製造流程。
第6圖係繪示在介電絕緣層605頂部上形成多個導電層之後的製程的階段。其中，介電絕緣層605包括位於半導體基材上的氧化矽或其他介電材料。為了形成第6圖所示的結構，被絕緣材料層615、625、635、645和655分隔開的多個第一導電材料層610、620、630、640和650，例如摻雜多晶矽或適合於用作字元線的其他材料層，建構在介電絕緣層605上。氮化矽頂部層665設置在這些導電材料層和絕緣材料層上。在本說明書的實施例中，導電材料可以是為了與資料儲存結構相容而選擇的重度摻雜p型多晶矽(P+多晶矽)或其他材料。氮化矽層可用於提供拉伸應力。氮化矽層可以改善堆疊結構的均勻性，並減少高深寬比蝕刻期間所發生的彎曲現象。絕緣材料層可以包含採用本領域已知的各種方式所沉積而成的二氧化矽。絕緣材料層也可以包括其他絕緣材料和該些絕緣材料的組合。在本實施例中，除了頂部層665之外的所有絕緣層係由相同的材料所構成。在其他示例中，不同的材料可以用於不同的層，以適合特定的設計目標。在形成多個材質層之後，進行圖案化蝕刻以形成多個導電條帶堆疊結構和開口。
第7圖係繪示在蝕刻多個材質層並停止在絕緣層605的頂面下方，以定義出多個導電條帶堆疊結構(包括導電條帶堆疊結構702、704和706)之後的製程階段。導電條帶堆疊結構702、704和706至少包括一個下方(例如，底部)階層(AG)導電條帶610、多個中間階層導電條帶(WL)620、630和640以及一個在導電條帶堆疊結構706中標記為650的上方(例如頂部)階層導電條帶(SSL/GLS)。氮化矽頂部層660的條帶設置在每個導電條帶堆疊結構上。導電條帶堆疊結構702、704和706包括將導電條帶彼此分開的絕緣材料層615、625、635、645和655。
以蝕刻製程進一步定義出開口710和720。開口可以是溝槽或開孔。為了說明本申請的目的，僅揭示了一種用來定義一個或多個溝槽的蝕刻製程。然而，此處公開的技術也可用以形成開孔。在第7圖所繪示的實施例中，開口的寬度，可以是例如70奈米至120奈米。
第8圖係繪示在多個導電條帶堆疊結構中的導電條帶上方和側壁上形成記憶層812之後的製程階段。記憶層接觸多個導電條帶的側壁表面。記憶層可以包括一個多層資料儲存結構，此多層資料儲存結構包括前述實施例討論過的穿隧層、電荷儲存層和阻擋層。
第9圖係繪示形成在多個導電條帶堆疊結構上方，且具有與導電條帶堆疊結構共形之表面的第一半導體層912之後的製程階段。在介電電荷儲存的實施例中，第一半導體層912至少在形成記憶胞的區域中與記憶層812接觸。第一半導體層912中的半導體材料，包括至少在多個導電條帶堆疊結構之間的區域中，藉由選擇合適作為記憶胞垂直串列通道區之半導體材料(例如，矽)和摻雜濃度(例如，未摻雜或輕摻雜)的方式，在開口的側壁上形成通道膜。第一半導體層912可以具有約10奈米或更小的厚度。如第9圖所示，在多個導電條帶堆疊結構之間的區域中，第一半導體層912延伸到位於多個導電條帶堆疊結構之間的開口底部，並覆蓋記憶層812。
第10圖係繪示在鄰接於第一半導體層912之導電條帶堆疊結構的側壁上形成罩幕1012之後的製程階段。罩幕1012可以包括矽氧化物，例如氧化矽，或者適合於在磊晶生長期間用作罩幕的半導體，例如氮化矽。罩幕1012可藉由在多個導電條帶堆疊結構上方沉積氧化矽或氮化矽層，使其具有與第一半導體層共形的表面，接著進行間隙壁蝕刻(非等向性蝕刻)以在側壁上形成間隙壁結構。間隙壁結構形成罩幕1012，暴露出區域1002、1004、1006、1008和1010，並暴露出用來形成半導體銲墊的自對準磊晶生長種子層。
第11圖係繪示在罩幕1012所暴露的區域1002、1004、1006、1008和1010上成長半導體銲墊之後的製程階段。半導體銲墊1102、1104、1106、1108和1110，是藉由在暴露區域1002、1004、1006、1008和1010中，由半導體層912所接種的矽自對準選擇性磊晶成長來形成。選擇性磊晶成長，是一種用於在半導體基材上的預定接種區域中磊晶成長半導體材料的技術。此種預定地接種區域，通常是經由介電罩幕暴露於外。半導體的成長條件，是選擇性確保磊晶成長會在被暴露的區域上進行，而不在介電罩幕上成長。在暴露區域的接種窗中，會選擇性地啟動磊晶生長。此種生長稱之為選擇性磊晶生長(SEG)。
在一個實施例中，在選擇性磊晶生長之後，半導體基材可以具有大於20奈米的厚度，其厚度可以介於，例如20奈米至150奈米之間，並且較佳介於40奈米至70奈米之間。鑑於選擇性磊晶生長的動態特性，將上部表面與開口深處相比，上部銲墊的厚度可以不同於下部銲墊的厚度。在一個實施例中，半導體銲墊可以包括藉由磊晶成長形成的半導體材料，例如矽，多晶矽、鍺、矽鍺、砷化鎵和碳化矽。在一個實施例中，半導體銲墊可以包括具有相對較高摻雜濃度的半導體，例如多晶矽，使得它們具有比第一半導體層912更高的導電率。
第12圖係繪示在去除罩幕1012，進而在半導體銲墊1108和1110與第一半導體層912之間形成間隙1202之後的製程階段。在一個實施例中，罩幕1012可藉由始用氫氟酸或磷酸的濕式蝕刻來移除。
第13圖係繪示在半導體銲墊1102、1104、1106、1108和1110以及第一半導體層912之上沉積第二半導體層1302，使其具有與半導體銲墊1102、1104、1106、1108和1110以及第一半導體層912共形的表面之後的製程階段。第二半導體層1302的沉積，可以填充去除罩幕之後產生的間隙1202 第二半導體層1302可以具有約10奈米或更小的厚度。第二半導體層1302中的半導體材料，包括藉由選擇材料(例如，矽)和摻雜濃度(例如，未摻雜或輕摻雜)的方式，來選擇合適作為記憶胞垂直串列之通道區的半導體材料。
可以進一步對第13圖的結構進行退火，以連接並改善半導體銲墊1102、1104、1106、1108和1110、第一半導體層912和第二半導體層1302之間的電導度，並且形成垂直通道結構。
第14圖係繪示退火之後的製程階段。此一結構包括垂直通道結構，該垂直通道結構包括設置在導電條帶堆疊結構側壁上的垂直通道膜1402和1404。垂直通道膜1402的近端連接到第一上部通道銲墊1406。垂直通道膜1404的近端連接到第二上部通道銲墊1408。垂直通道膜1402和1404的遠端連接到下部通道銲墊1410。
第14圖的結構可以被進一步處理以形成立體記憶體元件，如美國編號第9,524,980號專利案的第11圖至第18圖所示，此處並通過引用併入的方式，將此文獻全文收載於本說明書之中。多個導電條帶堆疊結構之間的開口可以用絕緣材料，例如二氧化矽，填充在通道結構的內表面上。在一實施例中，至少在鄰近中間階層導電條帶的區域中，可能會遺留有空氣間隙(air gap)。在填充步驟之後，可以在多個導電條帶堆疊結構之間蝕刻柱狀體，以形成多個以蜂巢狀排列的垂直通道結構，使得垂直通道結構的每一行，沿著行方向偏離相鄰的另一行。這種蜂窩狀排列方式有助於形成具有更緊密間距的重疊位元線。然後，對該結構進行蝕刻，以形成藉由垂直通道結構連接的第一導電條帶堆疊結構和第二導電條帶堆疊結構的陣列。垂直通道結構的上部通道銲墊提供層間連接器較厚的落著區，以連接到共同源極線和位元線。然後，與第一圖案化導體層和第二圖案化導體層一起形成接觸插塞陣列。其中，接觸插塞可以是金屬接觸插塞，包括鎢插塞。第一圖案化導體層包括連接到NAND串列的接地選擇線GSL之一側的導線(用來作為共同源極線進行操作)。第二圖案化導體層包括連接到NAND串列的串列選擇線SSL之一側的位元線(用來作為位元線進行操作)。
第15圖係繪示包含如本文所述的垂直通道結構的立體記憶體元件1500的簡化透視圖。立體記憶體元件1500包括記憶胞的NAND串列陣列。立體記憶體元件1500包括積體電路基材1501以及由絕緣材料分開的多個導電條帶堆疊結構。導電條帶堆疊結構包括至少一個頂部階層導電條帶(接地選擇線或GSL和串列選擇線或SSL)、多個中間階層導電條帶(字元線或WL)和一個底部階層導電條帶(輔助閘極或AG)。在第15圖所繪示的實施例之中，第一導電條帶堆疊結構1502包括一個底部階層導電條帶(AG)、多個中間階層導電條帶(WL)和一個頂部階層導電條帶(GSL)。第二導電條帶堆疊結構1504包括一個底部階層導電條帶(AG)、多個中間階層導電條帶(WL)和一個頂部階層導電條帶(SSL)。第一導電條帶堆疊結構1502和第二導電條帶堆疊結構1504中相鄰的字元線係分別連接至彼此分隔的偏壓電路(未繪示)，藉此可以分別存取並使用位於相鄰兩條字元線間之垂直通道結構的平截頭體上的兩個電荷儲位來儲存資料。這種獨立字元線的排列方式，例如可以藉由將第一導電條帶堆疊結構的字元線連接到第一偏壓結構，以及將第二導電條帶堆疊結構的字元線連接到單獨的偏壓結構來實現。相關的實例將於下文中描述。
用來作為字元線、串列選擇線、接地選擇線和輔助閘極的導電條帶可以包括各種材料，包括摻雜半導體、金屬和導電化合物，包括矽、鍺、矽鍺、碳化矽、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)和鉑(Pt)。
垂直通道結構1570設置在第一導電條帶堆疊結構1502和第二導電條帶堆疊結構1504之間。垂直通道結構1570包括分別設置在第一導電條帶堆疊結構1502和第二導電條帶堆疊結構1504之側壁上的垂直通道膜1572和1573。垂直通道膜1572和1573連接到第一導電條帶堆疊結構1502頂部的第一上部通道銲墊1591並連接到第二導電條帶堆疊結構1504頂部的第二上部通道銲墊1592。垂直通道膜1572和1573的遠端連接到下部通道銲墊1593。
在圖示的實施例中，多個位元線結構1560和多個共同源極線結構1540直交地排列在第一和第二導電條帶堆疊結構上方，並且通過垂直通道結構1570的第一上部通道銲墊1591和第二上部通道銲墊1592以及層間連接器1561，連接到第一和第二導電條帶堆疊結構。
記憶體元件包括多個記憶層，例如位於第一和第二導電條帶堆疊結構中的多個中間階層(WL)中的導電條帶的側壁表面與垂直通道結構1570之間的交叉點1580的界面區域中的資料儲存結構。記憶層可以包括多層資料儲存結構，例如快閃記憶體技術領域所習知的快閃記憶體技術，包括，矽氧化物-氮化矽-矽氧化物結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物結構、矽-矽氧化物-氮化矽-矽氧化物-矽結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽結構以及金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽。
在代表性元件中，記憶材料的介電層可以包括能隙工程複合穿隧介電層，其包括厚度小於2奈米的二氧化矽層1530，厚度小於3奈米的氮化矽層1531以及厚度小於4奈米二氧化矽層1532。在一個實施例中複合穿隧介電層由超薄氧化矽層O1(例如≤15埃(Å))、超薄氮化矽層N1(例如≤30埃)和超薄氧化矽層O2(例如≤35埃)組成，這導致價帶能階增加約2.6eV，從半導體本體的界面偏移15埃或更小。超薄氧化矽層O2藉由低價帶能階(較高的電洞穿隧能障)和較高導帶能階的區域，以第二偏移(例如，從界面起算約30埃-45埃)，將超薄氮化矽層N1與電荷捕捉層分離。因為第二位置離界面更遠，因此足以誘發電洞穿隧的電場會將第二位置的價帶能階提高到有效消除電洞穿隧能障的水準。因此，超薄氧化矽層O2層不會顯著干擾電場輔助的電洞穿隧，同時提高工程穿隧介電層在低電場下阻止漏電的能力。這些層可以使用，例如低壓化學氣相沉積( (LPCVD)，來共形沉積。在一個實施例中，記憶材料層中的電荷捕捉層包括厚度大於50埃，例如厚度約70埃，的氮化矽。也可採用其他電荷捕捉材料和結構，包括例如氮氧化矽(Six
Oy
Nz
)、富矽氮化物、富矽氧化物、包含嵌入式奈米顆粒的捕捉層等。在一個實施例中，記憶材料的介電阻擋層包括厚度大於50埃的二氧化矽層，其厚度包括例如約90埃。且可以藉由低壓化學氣相沉積或藉由濕法爐氧化製程從氮化物的另一濕轉化來形成。其他介電阻擋材料可以是，包括例如氧化鋁的高介電係數材料。
在本說明書的實施例中，位於第一和第二導電條帶堆疊結構相對兩側上交叉點1580的記憶胞配置成NAND串列。NAND串列可以用於讀取、抹除和寫入操作。電路路徑1577繪示通過第一上部通道銲墊1591、垂直通道膜1572、下部通道銲墊1593、垂直通道膜1573和第二上部通道銲墊1592，連接到共同源極線1540和位元線結構1560的NAND串列的電流。位於第一導電條帶堆疊結構上方的第一上部通道銲墊1591，提供垂直通道結構1570和共同源極線結構1540較佳的連接。位於第二導電條帶堆疊結構上方的第二上部通道銲墊1592，提供垂直通道結構1570和位元線結構1560較佳的連接。位於垂直通道結構1570的下部區域中的下部通道銲墊1593與輔助閘極線重疊，進而能夠增進輔助閘極線對垂直通道結構下部區域附近之導電性的控制。
第16圖係繪示本說明書所述的立體記憶體元件1500中之垂直通道結構1570下部區域的透視圖。第16圖所繪示的實施例包括垂直通道膜1572和垂直通道膜1573。此二垂直通道膜較佳可以是厚度為20奈米或更小的薄膜。垂直通道膜連接到具有上表面1616和下表面1618的下部通道銲墊1593。第一側半導體條帶堆疊結構包括建構來作為輔助閘極線的導電條帶1631。第一輔助閘極線1631具有上表面1631a和下表面1631b。第二側半導體條帶堆疊結構包括也可以建構來作為輔助閘極線的導電條帶1611。 第二輔助閘極線1611具有上表面1611a和下表面1611b。下部通道銲墊1593的上表面1616位於第一輔助閘極線1631的下表面1631b和第二輔助閘極線1611的下表面1611b的上方。下部通道銲墊1593的下表面1618位於第一輔助閘極線1631的下表面1631b和第二輔助閘極線1611的下表面1611b的下方。由於第一輔助閘極線1631和第二輔助閘極線1611與下部通道銲墊1593重疊，因此記憶胞讀取操作期間，通道結構1570下部區域的電阻大小可以由第一輔助閘極線1631和第二輔助閘極線1611來控制。切換輔助閘極線1631和1611將使得通道結構1570的下部區域在讀取操作期間具有低電阻。在一些實施例中，下部通道銲墊1593中的半導體材料，可以具有比垂直通道膜1572和1573中的半導體材料還要高的摻雜濃度。因此，與垂直通道膜1572和1573的導電性相比，下部通道銲墊1593可以具有更高的導電性。
第17圖係繪示用來製造如本說明書所述具有垂直通道膜和通道銲墊之立體記憶體元件的方法流程圖。此方法包括在基材上定義出用來形成具有如第14圖所示之垂直通道結構的多個區域。在每個區域中，此方法包括藉由，例如在基材上沉積二氧化矽層或其他介電材料或該些材料之組合，在基材上形成絕緣層(步驟1701)。此一製程還包括，在絕緣層(例如，第6圖中的絕緣層605)上方，形成適合作為字元線，並且由絕緣材料分開的多個第一導電材料層(步驟1702)；以及對上述多個材質層進行蝕刻，藉以定義出多個導電條帶堆疊結構(例如，第7圖中的導電條帶堆疊結構702、704和706)和多個開口(例如，第7圖中的開口710和720)(步驟1703)。這些導電條帶堆疊結構可以包括至少一個底部階層導電條帶(輔助閘極)，複數個中間階層導電條帶(WL)以及一個頂部階層導電條帶(SSL和GSL)。
此一方法包括在多個導電條帶堆疊結構的導電條帶側壁表面上形成一個記憶層(例如，第8圖中的記憶層812)以提供資料儲存結構(步驟1703)。此記憶層可以包括電荷捕捉介電層，並且與多個導電條帶的側壁表面接觸。
此方法包括在多個導電條帶堆疊結構上形成第一半導體層(例如，第9圖中的第一半導體層912)，使其具有與記憶層共形的表面(步驟1704)。第一半導體層沿著相鄰導電條帶堆疊結構之間的溝槽側壁向下延伸，並覆蓋於開口(溝槽)的底部上。
沉積氧化矽或氮化矽薄層，然後將其蝕刻，藉以在相鄰導電條帶堆疊結構之側壁上的第一半導體層上方形成罩幕 (例如，第10圖中的罩幕1012) (步驟1705)。其中，罩幕可將用來成長半導體銲墊的區域暴露於外。
然後，如第11圖所述，藉由選擇性磊晶成長製程在罩幕所暴露的區域中成長半導體銲墊(步驟1706)。半導體銲墊可以具有比第一半導體層更高的N+摻雜濃度。之後，移除罩幕(步驟1707)，並且如上第12圖和第13圖所述，沉積第二半導體層(第13圖中的第二半導體層1302)(步驟1708)。然後，對第一半導體層、第二半導體銲墊和第二半導體層進行退火(步驟1709)，以形成垂直通道結構。垂直通道結構包括設置在第一和第二導電條帶堆疊結構之側壁上的垂直通道膜(例如，第14圖中的垂直通道膜1402和1404)。垂直通道膜的近端連接到第一上部通道銲墊(例如，第14圖中的第一上部通道銲墊1406)和第二上部通道銲墊(例如，第14圖中的第二上部通道銲墊1408)，並且垂直通道膜的遠端連接到下部通道銲墊(例如，第14圖中的下部通道銲墊1410)。
第18圖係繪示包括具有垂直通道膜和通道銲墊的立體NAND陣列的積體電路1801簡化晶片方塊圖。積體電路1801包括記憶體陣列1860。此記憶體陣列1860包括如本說明書所述的一個或多個記憶區塊，其中垂直通道結構包括位於積體電路基材上的垂直通道膜和通道銲墊。
串列選擇線/接地選擇線解碼器1840耦接至排列於記憶體陣列1860中的複數條串列選擇線/接地選擇線1845。第一/第二階層解碼器1850耦接至複數條偶數/奇數字元線1855。全域位元線列解碼器1870耦接至複數條沿著記憶體陣列1860之列方向排列的全域位元線1865，用以從記憶體陣列1860中讀取資料或將資料寫入其中。位址經由匯流排1830從控制邏輯1810供應至解碼器1870、解碼器1840和解碼器1850。在本實施例中，感測放大器和寫入緩衝電路1880係經由第一資料線1875耦接至列解碼器1870。電路1880中的寫入緩衝區可以儲存多重寫入(multiple-level programming)的程式碼或作為程式碼的數值，藉以標示所選擇的位元線是處於寫入或抑制狀態。列解碼器1870可以包括多個電路，用來選擇性地將寫入或抑制電壓施加到記憶體中的位元線，以回應位於寫入緩衝區中的資料數值。
被感測放大器和寫入緩衝電路所感應的資料，經由第二資料線1885提供至多重資料緩衝區(multi-level data buffer)1890，然後經由資料路徑1893耦接至輸入/輸出電路1891。在本實施例中，輸入資料也被提供至多重資料緩衝區1890，用來支援對陣列中之獨立雙閘記憶胞的每一獨立側邊進行多重寫入操作。
輸入/輸出電路1891將資料驅動至積體電路記憶體1801外部的目標。輸入/輸出資料和控制訊號係經由位於輸入/輸出電路1891、控制邏輯1810及積體電路記憶體1801上的輸入/輸出埠，或積體電路記憶體1801的其他內部外部資料來源之間的輸入/輸資料匯流排1805來移動。積體電路記憶體1801的其他內部外部資料來源，例如通用處理器或特殊應用電路，或被記憶體陣列1860所支持用來提供系統整合晶片(system-on-a-chip)功能的組合模組。
在第18圖所繪示的實施例中，控制邏輯1810使用偏壓安排狀態機(bias arrangement state machine)來控制通過方塊1820之電壓供應器或供應源所產生或提供的供給電壓，例如，讀取、抹除、驗證和寫入偏壓，的應用。控制邏輯1810耦接至多重資料緩衝區1890和記憶體陣列1860。控制邏輯1810包括控制多重寫入操作的邏輯。在支持本說明書所述垂直NAND結構的實施例中，邏輯係被配置來執行以下方法：(i)例如使用字元線層解碼器來選取陣列中的一個記憶胞階層; (ii)例如藉由選擇第一側或第二側字元線結構，來選取所選階層中之垂直通道結構的一側; (iii)例如藉由在垂直通道結構的行上使用串列選擇線開關和接地選擇線開關來選取陣列中所選行中的垂直通道結構; 以及(iv)將電荷儲存在陣列中的一個或一個以上所選列中垂直通道結構的所選側上的所選層中的電荷捕捉位置中，藉以使用位元線電路(例如耦接到所選全域位元線上的頁面緩衝器，排垂直通道結構)來表示資料。
在一些實施例中，邏輯係配置來藉由控制第二和第一字元線層解碼器，在陣列中所選的階層中選擇第二和第一交錯字線結構其中之一者，來選擇一個階層和一個儲位。
在一些實施例中，邏輯被配置來存儲多階層電荷，以使位於被選定的一側之被選定階層中的電荷捕捉位儲位(charge trapping sites) 可以表示多於一位元的資料。藉由這種方式，陣列中垂直通道結構所選定平截頭體中被選定的記憶胞可以儲存多於兩位元，包括記憶胞每側上多於一個位元，的資料。每一記憶胞單一位元(single-bit-per-cell)的實施例也可以包括在此描述的結構中。
控制邏輯1810可以使用本領域已知的專用邏輯電路來實現。在另一些實施例中，控制邏輯包括通用處理器。其中，此通用處理器可以與用來執行計算機程序以控制元件操作相同的積體電路來實現。在其他實施例中，可以利用專用邏輯電路和通用處理器的組合來實現控制邏輯。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、1500‧‧‧記憶體元件
101‧‧‧絕緣基材
102、104、702、704、706、710、720、1502、1504‧‧‧導電條帶堆疊結構
140、1540、CSL‧‧‧共同源極線
160、1560、BL‧‧‧位元線
161、1561‧‧‧層間連接器
170、250‧‧‧U形薄膜結構
172、173‧‧‧薄膜
174‧‧‧間隙
175‧‧‧氣體
177、1577‧‧‧電路路徑
180、1580‧‧‧交叉點
251a、251b、324、325、469、470、551b、551a、1402、1404、1406、1408、1572、1573‧‧‧垂直通道膜
254、255、340、341、342、343、344、345、346、454、455、462、463、554、555、610、620、630、640、650‧‧‧導電條帶
259、258、458、459、558、559、WL‧‧‧字元線
269‧‧‧電荷存儲單元
260、261、560、561、1611、1631、AG‧‧‧輔助閘極線
262、556、557、562‧‧‧導電膜
270、271、570、571‧‧‧記憶胞
280‧‧‧U形轉彎
281、282‧‧‧落著區
310、450、550、1570‧‧‧垂直通道結構
321‧‧‧阻擋介電層
322‧‧‧電荷捕捉介電層
323‧‧‧穿隧介電層
348A、1002、1004、1006、1008、1010‧‧‧區域
348B、479、480、582、581、582、1406、1591、1592‧‧‧上部通道銲墊
453‧‧‧接縫
452A‧‧‧參考線導體
569‧‧‧電荷儲存元件
605‧‧‧介電絕緣層
610、620、630、640、650‧‧‧導電材料層
615、625、635、645、655‧‧‧絕緣材料層
660‧‧‧氮化矽頂部層
702、704、706、710、720‧‧‧開口
812‧‧‧記憶層
912、1302‧‧‧半導體層
1012‧‧‧罩幕
1102、1104、1106、1108、1110‧‧‧半導體銲墊
349、452B、580、1410、1593‧‧‧下部通道銲墊
1501‧‧‧積體電路基材
1530、1532‧‧‧二氧化矽層
1531‧‧‧氮化矽層
1616‧‧‧下部通道銲墊的上表面
1618‧‧‧下部通道銲墊的下表面
1611a、1631a‧‧‧輔助閘極線的上表面
1611b、1631b‧‧‧輔助閘極線的下表面
1701‧‧‧在基材上形成絕緣層
1702‧‧‧在絕緣層上形成導電條帶堆疊結構
1703‧‧‧在導電條帶側壁上形成供資料儲存結構
1704‧‧‧在多個導電條帶堆疊結構上形成第一半導體層，並延伸至開口底部
1705‧‧‧形成用來成長半導體銲墊的罩幕
1706‧‧‧成長半導體銲墊
1707‧‧‧移除罩幕
1708‧‧‧在多個導電條帶堆疊結構和半導體銲墊上沉積第二半導體層
1709‧‧‧退火以形成包括垂直通道膜及上部下部通道銲墊的垂直通道結構
1801‧‧‧積體電路記憶體
1805‧‧‧輸入/輸資料匯流排
1810‧‧‧控制邏輯
1820‧‧‧偏壓安排供應電壓
1830‧‧‧匯流排
1840‧‧‧串列選擇線/接地選擇線解碼器
1845‧‧‧串列選擇線/接地選擇線
1850‧‧‧偶數/奇數階層解碼器
1860‧‧‧記憶體陣列
1865‧‧‧全域位元線
1870‧‧‧全域位元線列解碼器
1875、1885‧‧‧資料線
1880‧‧‧感測放大器和寫入緩衝電路
1890‧‧‧多重資料緩衝區
1891‧‧‧輸入/輸出電路
1893‧‧‧資料路徑
GSL‧‧‧接地選擇線
SSL‧‧‧串列選擇線
SSLe‧‧‧偶數串列選擇線
SSLo‧‧‧奇數串列選擇線
GSLe‧‧‧偶數接地選擇線
GSLo‧‧‧奇數接地選擇線
第1圖係根據先前技術所繪示的一種包含U型薄膜結構之立體記憶體元件的簡化透視圖。
第2圖係繪示第1圖之立體記憶體元件U型薄膜結構的剖面示意圖。
第3圖係繪示立體記憶體元件中之垂直通道結構的剖面示意圖，其中垂直通道結構包括一個垂直通道膜、兩個上部通道銲墊和一個下部通道銲墊。
第4圖係根據本說明書的一實施例，繪示立體體記憶體元件中之垂直通道結構的剖面示意圖，其中垂直通道結構包括兩個垂直通道膜、一個上部通道銲墊和一個下部通道銲墊。
第5圖係根據本說明書的一實施例，繪示立體記憶體元件中之垂直通道結構的剖面示意圖，其中垂直通道結構包括兩個垂直通道膜和一個下部通道銲墊。
第6、7、8、9、10、11、12、13 及14 係根據本說明書的一實施例，繪示形成前述第3圖之具有垂直通道結構之立體記憶體元件的一系列製程結構剖面示意圖。
第15圖係繪示包含有垂直通道結構之立體體記憶體元件的簡化透視圖，其中垂直通道結構包括一個垂直通道膜、兩個上部通道銲墊和一個下部通道銲墊。
第16圖係繪示第15圖中立體記憶體元件之垂直通道結構的下部結構透視圖。
第17圖係繪示製作此處所述具有垂直通道結構和通道銲墊之立體記憶體元件的方法流程圖。
第18圖係繪示包括具有垂直通道結構和通道銲墊之立體記憶體元件的積體電路記憶體的方塊圖。
無。
Claims (10)
- 一種記憶體元件包括： 一導電條帶堆疊結構； 一開口，穿過該導電條帶堆疊結構，將複數個導電條帶的多個側壁，從該開口的一第一側和一第二側暴露於外； 一資料儲存結構，位於由該開口的該第一側和該第二側至少一者暴露出來的該些側壁上；以及 一垂直通道膜，垂直地設置，並與該資料儲存結構接觸；其中，該垂直通道膜在一近端(proximal end)連接位於該導電條帶堆疊結構上方的一上部通道銲墊，並在一遠端(distal end)連接位於該開口的一下方階層的一下部通道銲墊；其中，該上部通道銲墊和該下部通道銲墊之一者，包括一磊晶半導體，且具有大於該垂直通道膜的一厚度。
- 如申請專利範圍第1項所述之記憶體元件，其中該上部通道銲墊和該下部通道銲墊之一者，係該下部通道銲墊。
- 如申請專利範圍第1項所述之記憶體元件，其中該上部通道銲墊和該下部通道銲墊之一者，係該上部通道銲墊和該下部通道銲墊二者。
- 如申請專利範圍第1項所述之記憶體元件，更包括一或多個圖案化導電層，位於該導電條帶堆疊結構上方；該一或多個圖案化導電層包括一源極線以及一層間連接器；該層間連接器將該源極線連接至位於該導電條帶堆疊結構上方的該上部通道銲墊。
- 如申請專利範圍第1項所述之記憶體元件，更包括一或多個圖案化導電層，位於該導電條帶堆疊結構上方；該一或多個圖案化導電層包括一位元線以及一層間連接器；該層間連接器將該位元線連接至位於該導電條帶堆疊結構上方的該上部通道銲墊。
- 如申請專利範圍第1項所述之記憶體元件，其中該資料儲存結構包括一多層電荷捕捉介電結構。
- 如申請專利範圍第1項所述之記憶體元件，其中該導電條帶堆疊結構包括一導電條帶，位於該導電條帶堆疊結構的一底部階層，建構來作為一輔助閘極；位於該底部階層的該導電條帶具有一下表面；該下部通道銲墊具有一上表面；且該下部通道銲墊的該上表面，位於該底部階層之該導電條帶的下表面的上方。
- 如申請專利範圍第1項所述之記憶體元件，其中該上部通道銲墊和該下部通道銲墊具有大於該垂直通道膜的一N+摻雜濃度。
- 一種記憶體元件的製造方法包括： 形成一導電條帶堆疊結構； 形成一開口，穿過該導電條帶堆疊結構，將複數個導電條帶的多個側壁，從該開口的一第一側和一第二暴露於外； 形成一資料儲存結構，位於由該開口的該第一側和該第二側至少一者暴露出來的該些側壁上； 形成一垂直通道膜，垂直地設置，並與該資料儲存結構接觸； 形成一上部通道銲墊，於該導電條帶堆疊結構上方，使該上部通道銲墊在一近端與該垂直通道膜接觸； 形成一下部通道銲墊，於該開口的的一下方階層，使該下部通道銲墊在一遠端與該垂直通道膜接觸；其中，該上部通道銲墊和該下部通道銲墊之一者，包括一磊晶半導體。
- 如申請專利範圍第9項所述之記憶體元件的製造方法，其中形成該導電條帶堆疊結構的步驟，包括形成一導電條帶，位於該導電條帶堆疊結構的一底部階層，建構來作為一輔助閘極；位於該底部階層的該導電條帶具有一下表面；該下部通道銲墊具有一上表面；且該下部通道銲墊的該上表面，位於該底部階層之該導電條帶的下表面的上方。
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