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TWI663651B - 使用強化閘極蓋體及間隔物部份之自對準接觸部保護 - Google Patents

使用強化閘極蓋體及間隔物部份之自對準接觸部保護 Download PDF

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TWI663651B
TWI663651B TW106120340A TW106120340A TWI663651B TW I663651 B TWI663651 B TW I663651B TW 106120340 A TW106120340 A TW 106120340A TW 106120340 A TW106120340 A TW 106120340A TW I663651 B TWI663651 B TW I663651B
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Ruilong Xie
謝瑞龍
Min Gyu Sung
敏圭 成
Hoon Kim
勳 金
Chanro Park
朴燦柔
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Globalfoundries Us Inc.
格羅方德半導體公司
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Abstract

一種方法,包括:提供起始結構,該起始結構包含半導體基材、源極與汲極、位在該等源極與汲極上方之硬罩襯墊層、位在該硬罩襯墊層上方之底端介電層、介於該等源極與汲極之間的金屬閘極,其中該等金屬閘極係藉由間隔物所界定、介於對應間隔物之間並且位在該等金屬閘極上面之閘極蓋體開口、以及位在該底端介電層上面並且位在該等閘極蓋體開口中之頂端介電層,從而產生閘極蓋體。該方法更包括移除該頂端介電層之部分,該移除導致接觸開口及位於該等間隔物及/或閘極蓋體之頂端部分處的(多個)凹坑,以及以蝕刻終止材料來填充該(等)凹坑,該蝕刻終止材料具有比該等間隔物與閘極蓋體之材料更佳之蝕刻終止能力。亦揭示所產生之半導體結構。

Description

使用強化閘極蓋體及間隔物部份之自對準接觸部保護
本發明大體上係關於減少或消除製作自對準接觸部時之閘極蓋體及間隔物損失。更具體地說,本發明係關於在形成自對準接觸部前,先藉由強化閘極蓋體與間隔物之部分來保護自對準接觸部。
隨著半導體裝置持續縮小尺寸,製造商已必須調整製作程序。舉例而言,已採用自對準接觸部以解決因尺寸縮減所導致的錯準(misaligning)。然而,在自對準接觸部使用硬罩閘極蓋體當作蝕刻終止物的情形下,各種其它程序(諸如在接觸部的電漿蝕刻期間對閘極蓋體/間隔物材料之有限蝕刻選擇性)可能會造成閘極蓋體及/或間隔物損失,這對自對準接觸部而言是有害的。
因此,需要用以降低或消除閘極蓋體及/或間隔物損失之解決方案。
在一項態樣中,透過提供一種降低或消除製作自對準接觸部時閘極蓋體及間隔物損失之方法,得以 克服先前技術的缺點,並且提供附加優點。該方法包括提供起始結構,該起始結構包括半導體基材、複數個源極與汲極、位在該複數個源極與汲極上方之硬罩襯墊層、位在該硬罩襯墊層上方之底端介電層、介於該複數個源極與汲極之間的複數個金屬閘極(該複數個金屬閘極係藉由間隔物所界定)、介於對應間隔物之間並且位在該複數個金屬閘極上面之閘極蓋體開口、以及位在該底端介電層上面並且位在該等閘極蓋體開口中之頂端介電層,所產生的是閘極蓋體。該方法更包括移除該頂端介電層之部分,該移除導致接觸開口及位於該等間隔物與閘極蓋體其中之一或多者之頂端部分處的至少一個凹坑,還包括以蝕刻終止材料來填充該至少一個凹坑,該蝕刻終止材料具有比該等間隔物與閘極蓋體之材料更佳之蝕刻終止能力。
根據另一態樣,提供一種半導體結構。該半導體結構包括半導體基材、源極、汲極、介於該源極與該汲極之間的閘極結構,該閘極結構包括傳導閘極電極及包括閘極覆蓋材料之閘極蓋體,該閘極蓋體係位於包括間隔物材料之一對間隔物之間,該對間隔物及/或該閘極蓋體其中至少一者之頂端部分內有以蝕刻終止材料填充之至少一個凹坑,該蝕刻終止材料具有比該間隔物材料及該閘極覆蓋材料更佳之蝕刻終止能力,該半導體結構還包括至少一個源極接觸部與至少一個汲極接觸部,各別接觸部包覆各凹坑。
本發明之這些及其它目的、特徵及優點經由以下本發明各項態樣之詳細說明,搭配附圖,將會變為顯而易見。
100‧‧‧起始結構
102‧‧‧半導體基材、基材
103‧‧‧鰭片
104、106‧‧‧閘極結構
110、112‧‧‧金屬閘極電極
114、116‧‧‧間隔物對、間隔物
118‧‧‧源極/汲極
120‧‧‧硬罩襯墊層
122‧‧‧底端介電層、下介電層
124、166‧‧‧頂端介電層
126、128‧‧‧閘極蓋體
130、132、134‧‧‧接觸開口
136、138‧‧‧凹坑
140‧‧‧蝕刻終止層
142、144‧‧‧受填充凹坑
146、148、150‧‧‧已延展接觸開口
154‧‧‧矽化物
158‧‧‧傳導材料
160、162、164‧‧‧底端接觸部分
168、170、172‧‧‧頂端接觸開口
171‧‧‧頂端接觸部分
180、182‧‧‧半導體結構
第1圖根據本發明之一或多項態樣,為起始結構100之一項實施例的截面圖,該起始結構包括半導體基材(其轉而可以是位在基材上之鰭片)、閘極結構(該等閘極結構包括介於諸間隔物對之間的凹陷金屬閘極電極)、源極/汲極、位在該等源極/汲極上方之硬罩襯墊層、位在該硬罩襯墊層上方之底端介電層、以及位在亦形成閘極蓋體之底端介電層上方之頂端介電層。
第2圖根據本發明之一或多項態樣,繪示第1圖之起始結構之一項實施例在形成位在頂端介電層中之開口、並且移除間隔物對與閘極蓋體之部分以形成凹坑之後的情況。
第3圖根據本發明之一或多項態樣,繪示第2圖之結構之一項實施例在形成位在其上方之蝕刻終止層之後的情況,其亦填滿凹坑,該蝕刻終止層具有比間隔物與閘極蓋體之材料更佳之蝕刻終止能力。
第4圖根據本發明之一或多項態樣,繪示第3圖之結構之一項實施例在從接觸開口移除保形蝕刻終止層、但受填充凹坑仍留下之後的情況。
第5圖根據本發明之一或多項態樣,繪示第4圖之結構之一項實施例在使源極/汲極之部分曝露之後的情況,其使接觸開口向下延展,形成已延展接觸開口,並且形成位於已延展接觸開口之底端處的矽化物。
第6圖根據本發明之一或多項態樣,繪示第5圖之結構之一項實施例在矽化物上方以傳導材料(例如:鎢)填充已延展接觸開口、形成源極/汲極接觸部之後的情況。
第7圖根據本發明之一或多項態樣,繪示第6圖之結構之一項實施例在使用受填充凹坑當作終止物來平坦化該結構、留下底端接觸部分之後的情況。
第8圖根據本發明之一或多項態樣,繪示第7圖之結構之一項實施例在底端介電層上方形成頂端介電層、移除其部分以形成頂端接觸開口、及以傳導材料填充頂端接觸開口之後的情況,其形成位在底端接觸部分上方之頂端接觸部分。
第9圖根據本發明之一或多項態樣,為跨半導體結構之一項實施例之鰭片取看的截面圖,與第6圖所示類似,但包括位在基材上之鰭片。
第10圖根據本發明之一或多項態樣,為跨半導體結構之一項實施例之鰭片取看的截面圖,與第8圖所示類似,但包括位在基材上之鰭片。
本發明之態樣及特定特徵、優點、及其細節係引用附圖所示非限制性實施例於下文更完整闡釋。省略眾所周知之材料、製作工具、處理技巧等之說明以避免非必要地混淆本發明之詳細說明。然而,應該了解的是, 實施方式及特定實施例(同時表示本發明之態樣)係僅具說明性,而非限制性。本發明概念之精神及/或範疇內之各種取代、修改、新增及/或配置經由本揭露對所屬技術領域中具有通常知識者將顯而易見。
本說明書及申請專利範圍各處近似文句於本文中使用時,可套用來修飾可能變化的任何定量表徵,但不會改變與其有關的基本功能。因此,一或多個諸如「約」的用語所修飾的值並不受限於指定的精確值。在一些實例中,該近似語言可對應於儀器測量該值時的精確度。
本文所使用的術語用途只是說明特定實施例並且無意於限制本發明。如本文中所用,單數形式「一」、「一種」、「一個」、以及「該」的用意在於同時包括複數形式,上下文另有所指除外。將再理解術語「包含」(以及包含的任何形式,如單數的「包含」和動名詞的「包含」)、「具有」(以及具有的任何形式,如單數的「具有」和動名詞的「具有」)、「包括」(以及包含的任何形式,如單數的「包括」和動名詞的「包括」)、「含有」(以及包含的任何形式,如單數的「含有」和動名詞的「含有」)為開放式連接動詞。因此,「包含」、「具有」、「包括」或「含有」一或多個步驟或元件的方法或裝置處理那些一或多個步驟或元件,但不受限於僅處理那些一或多個步驟或元件。同樣地,「包含」、「具有」、「包括」或「含有」一或多個特徵之方法的步驟或裝置的元件具備那一或多個特徵,但不限於僅具備那一或多個特徵。此外,以特定方式予以配置的裝置 或結構係以至少那方式予以配置,但也可用未列示的方式予以配置。
「連接」一詞於本文中使用時,若是在指稱為兩個實體元件時使用,意為介於該兩個實體元件之間的直接連接。然而,「耦接」一詞可意為直接連接或透過一或多個中間元件的連接。
「可」及「可以是」等詞於本文中使用時,指出一組狀況中出現的可能性;是否具備指定屬性、特性或功能;及/或藉由表達與修飾過的動詞相關之能力、功能或可能性其中一或多者來修飾另一動詞。因此,「可」及「可以是」在使用時,指出修飾過的用語明顯適當、可用,或適用於指示的容量、功能或用途,同時還考量在一些狀況下,修飾過的用語有時可能不適當、可用,或適用。舉例而言,在一些狀況下,事件或容量會是在意料之中,而在其它狀況下,該事件或容量並不會出現,這樣的區別是藉由「可」及「可以是」等用語來獲得。
於本文中使用時,除非另有指明,否則「約」一詞若配合諸如測量結果、尺寸等使用,意為此值加或減百分之五的可能變動。
下文引用為易於了解而未依比例繪示的圖式,其中各個不同圖中所用相同的參考元件符號表示相同或類似組件。
第1圖根據本發明之一或多項態樣,為起始結構100之一項實施例的截面圖,該起始結構包括半導體 基材102(其轉而可以是位在基材上之鰭片)、閘極結構104與106(該等閘極結構包括介於間隔物對114、116之間的凹陷金屬閘極電極110、112)、源極/汲極(例如:源極/汲極118)、位在該等源極/汲極上方之硬罩襯墊層120、位在該硬罩襯墊層上方之底端介電層122、以及亦形成閘極蓋體126、128之頂端介電層124(例如:氮化物)。
該起始結構舉例而言,可使用已知程序及技術以習用的方式來製作。然而,雖然為了簡單起見,僅展示一部分,但將了解的是,實際上,同一基材上典型為包括許多此類結構。
在一項實施例中,基材102可包括任何含矽基材,其包括但不侷限於矽(Si)、單晶矽、多晶Si、非晶Si、氣孔上覆矽(silicon-on-nothing;SON)、絕緣體上覆矽(silicon-on-insulator;SOI)、或取代絕緣體上覆矽(silicon-on-replacement insulator;SRI)或矽鍺基材及類似者。基材102可另外或反而包括各種隔離、摻雜及/或裝置特徵。此基材可包括其它合適的基本半導體,舉例而言,例如:晶體中的鍺(Ge)、化合物半導體,諸如碳化矽(SiC)、砷化鎵(GaAs),磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb)或其組合;合金半導體,包括GaAsP、AlInAs、GaInAs、GaInP、或GaInAsP或其組合。
在一項實施例中,在存在(此等)鰭片的情形下,這些鰭片可從主體基材蝕刻而來,並且舉例而言,可包括上列與基材有關之材料的任一者。再者,此(等)鰭片中有一些或全部可包括(例如藉由摻雜的)添加雜質,使其成為n型或p型。
第2圖根據本發明之一或多項態樣,繪示第1圖之起始結構之一項實施例在形成位在頂端介電層124中之接觸開口130、132與134、及移除間隔物對114與閘極蓋體126之部分以形成凹坑136與138之後的情況,其中該等凹坑之尺寸取決於給定接觸開口與下面閘極蓋體及/或間隔物之間的重疊多寡而定。
第3圖根據本發明之一或多項態樣,繪示第2圖之結構之一項實施例在形成位在其上方之蝕刻終止層140之後的情況,其亦填滿凹坑(第2圖,136、138),該蝕刻終止層具有比間隔物114、116與閘極蓋體126之材料更佳之蝕刻終止能力。
在該結構以矽為基礎的情況下,該蝕刻終止層舉例而言,可包括碳氮化矽(SiCN)、二氧化鉿(HfO2)、氧化鋁(A2O3)、碳氧化矽(SiCO)、及類似者,而該等閘極蓋體與間隔物舉例而言,可包括硬罩材料,舉例如氮化物(例如:氮化矽(SiN)、碳氮化矽硼(SiBCN)、或SiCO)。
第4圖根據本發明之一或多項態樣,繪示第3圖之結構之一項實施例在從接觸開口130、132及134移除保形蝕刻終止層(第3圖,140)、但受填充凹坑142、144仍留下之後的情況。在一項實施例中,移除蝕刻終止層可使用等向性蝕刻程序來完成。如第4圖所示,凹坑可具有比間隔物之寬度更小、或比間隔物寬度更大、並且伸入閘極蓋體之寬度。
第5圖根據本發明之一或多項態樣,繪示第4圖之結構之一項實施例在使源極/汲極(例如:源極/汲極118)之部分曝露之後的情況,其使接觸開口(130、132、134)向下延展,分別形成已延展接觸開口146、148與150,並且形成位於已延展接觸開口之底端處的矽化物154。
第6圖根據本發明之一或多項態樣,繪示第5圖之結構之一項實施例在矽化物154上方以傳導材料(例如:鎢)填充已延展接觸開口(第5圖,146、148與150)、形成源極/汲極接觸部之後的情況。
第7圖根據本發明之一或多項態樣,繪示第6圖之結構之另一實施例在例如藉由平坦化該結構並且於受填充凹坑142與144上終止來移除接觸部之頂端部分、留下底端接觸部分160、162與164之後的情況。在一項實施例中,該平坦化可使用研磨程序(例如:化學機械研磨程序)來完成。
第8圖根據本發明之一或多項態樣,繪示第7圖之結構之一項實施例在下介電層122上方形成頂端介電層166、移除該頂端介電層之部分以形成頂端接觸開口168、170與172、及以傳導材料158填充頂端接觸開口之後的情況,其形成位在底端接觸部分160上方之頂端接觸部分171。
在一項實施例中,頂端介電層166可以是與底端介電層122相同(例如:氧化物)或不同的介電材料。 在一項實施例中,頂端介電層可具有比底端介電層更低之介電常數k,舉例而言,底端介電層可以是氧化物,而頂端介電層可以是後段(BEOL)低k介電質。則相較之下,在頂端介電層比底端介電層具有更低的k值的情況下,此更低k值的介電質的作用在於降低寄生電容。
第9圖根據本發明之一或多項態樣,為沿著半導體結構180之一項實施例之鰭片取看的截面圖,與第6圖所示類似,但包括位在基材102上之鰭片103。
第10圖根據本發明之一或多項態樣,為沿著半導體結構182之一項實施例之鰭片取看的截面圖,與第8圖所示類似,但包括位在基材102上之鰭片103。
在第一態樣中,以上揭示的是一種方法。該方法包括提供起始結構,該起始結構包含半導體基材、源極與汲極、位在該等源極與汲極上方之硬罩襯墊層、位在該硬罩襯墊層上方之底端介電層、介於該等源極與汲極之間的金屬閘極(該等金屬閘極係藉由間隔物所界定)、介於對應間隔物之間並且位在該等金屬閘極上面之閘極蓋體開口、以及位在該底端介電層上面並且位在該等閘極蓋體開口中之頂端介電層,從而產生閘極蓋體。該方法更包括移除該頂端介電層之部分,該移除導致接觸開口及位於該等間隔物與閘極蓋體其中之一或多者之頂端部分處的(多個)凹坑,還包括以蝕刻終止材料來填充該(等)凹坑,該蝕刻終止材料具有比該等間隔物與閘極蓋體之材料更佳之蝕刻終止能力。
在一項實施例中,填充該(等)凹坑包括形成位在該頂端介電層上方且位在該等接觸開口中之蝕刻終止襯墊層、以及移除位在該(等)凹坑中除外之該蝕刻終止襯墊層。
在一項實施例中,第一態樣之方法舉例而言,可更包括使該等源極與汲極曝露,該曝露使該等接觸開口向下延展以形成已延展接觸開口。在一項實施例中,該方法舉例而言,可更包括形成位在該等已延展接觸開口中之接觸部。
在一項實施例中,該方法舉例而言,可更包括形成位於該等已延展接觸開口之底端處之矽化物、在該矽化物上方以接觸材料填充該等已延展接觸開口、以及向下平坦化並且在具有蝕刻終止材料之該(等)凹坑處終止,從而產生底端接觸部分。在一項實施例中,該方法舉例而言,可更包括形成位在該等底端接觸部分上方之頂端接觸部分,該等接觸部分為至少部分實體接觸。在一項實施例中,形成該頂端接觸部分舉例而言,可包括形成頂端毯覆式介電層(top blanket dielectric layer)、移除該頂端毯覆式介電層之部分(該移除形成頂端接觸部分開口)、以及形成位在該等頂端接觸部分開口中之頂端接觸部分。
在第二態樣中,以上揭示的是一種半導體結構。該半導體結構包括半導體基材、源極、汲極、介於該源極與該汲極之間的閘極結構,該閘極結構包括傳導閘極電極及包括閘極覆蓋材料之閘極蓋體,該閘極蓋體係位 於包括間隔物材料之一對間隔物之間,該對間隔物及/或該閘極蓋體其中至少一者之頂端部分內有以蝕刻終止材料填充之凹坑,該蝕刻終止材料具有比該間隔物材料及該閘極覆蓋材料更佳之蝕刻終止能力,該半導體結構還包括(多個)源極接觸部與(多個)汲極接觸部,各別接觸部包覆各凹坑。
在一項實施例中,該間隔物材料可包括例如氮化物,以及該蝕刻終止材料可包括例如碳氮化矽、二氧化鉿及鋁(III)氧化物(II)的其中一者。
在一項實施例中,第二態樣之半導體結構舉例而言,可更包括分別位於該源極及該汲極與該源極接觸部及該汲極接觸部之間的邊界處之一層矽化物。
在一項實施例中,第二態樣之半導體結構之源極接觸部與汲極接觸部舉例而言,各可為一個連續接觸部,其頂端部分係由該閘極蓋體之一層材料所圍繞。
在一項實施例中,第二態樣之半導體結構之(多個)源極接觸部與(多個)汲極接觸部舉例而言,各可包括至少部分實體接觸並且各由介電材料所圍繞之下接觸部分及上接觸部分。
在一項實施例中,第二態樣之半導體結構舉例而言,可更包括位在該半導體基材上之鰭片,該源極及該汲極與該鰭片之頂端部分整合成一體,並且該閘極電極包覆介於該源極與該汲極之間的該鰭片之一部分。在一項實施例中,該間隔物材料可包括例如氮化物,以及該蝕刻終止材料可包括例如碳氮化矽、二氧化鉿及鋁(III)氧化 物(II)的其中一者。
在一項實施例中,具有鰭片之半導體結構舉例而言,可更包括分別位於該源極及該汲極與該源極接觸部及該汲極接觸部之間的邊界處之一層矽化物。
在一項實施例中,在包括(多個)鰭片的情況下,該源極接觸部與該汲極接觸部各可為一個連續接觸部,其頂端部分係由一層該閘極覆蓋材料所圍繞。
在一項實施例中,在包括(多個)鰭片的情況下,該(等)源極接觸部與該(等)汲極接觸部舉例而言,各可包括下接觸部分及上接觸部分,該等接觸部分至少部分實體接觸並且各由介電材料所圍繞。
在一項實施例中,第二態樣之半導體結構之(多個)凹坑舉例而言,可具有比該對間隔物之一間隔物之寬度更小之寬度。
在一項實施例中,第二態樣之半導體結構之(多個)凹坑舉例而言,可具有比該對間隔物之一間隔物之寬度更大之寬度,該凹坑係位於間隔物與相鄰閘極蓋體兩者之頂端部分處。
儘管本文中已說明並且繪示本發明之數種態樣,所屬技術領域中具有通常知識者仍可用替代態樣來達成相同的目的。因此,隨附申請專利範圍的用意在於涵蓋所有此類屬於本發明真實精神與範疇內的替代態樣。

Claims (19)

  1. 一種製造半導體結構之方法,該方法包含:提供起始結構,該起始結構包含半導體基材、複數個源極與汲極、位在該複數個源極與汲極上方之硬罩襯墊層、位在該硬罩襯墊層上方之底端介電層、介於該複數個源極與汲極之間的複數個金屬閘極,其中該複數個金屬閘極係藉由間隔物所界定、介於對應間隔物之間並且位在該複數個金屬閘極上面之閘極蓋體開口、以及位在該底端介電層上面並且位在該等閘極蓋體開口中之頂端介電層,從而產生閘極蓋體;移除該頂端介電層之部分,該移除導致接觸開口及位於該等間隔物與閘極蓋體其中之一或多者之頂端部分處的至少一個凹坑;以及以蝕刻終止材料來填充該至少一個凹坑,該蝕刻終止材料具有比該等間隔物與閘極蓋體之材料更佳之蝕刻終止能力。
  2. 如申請專利範圍第1項所述之方法,其中,填充該至少一個凹坑包含:形成位在該頂端介電層上方且位在該等接觸開口中之蝕刻終止襯墊層;以及移除位在該至少一個凹坑中除外之該蝕刻終止襯墊層。
  3. 如申請專利範圍第1項所述之方法,更包含使該複數個源極與汲極曝露,該曝露使該等接觸開口向下延展以形成已延展接觸開口。
  4. 如申請專利範圍第3項所述之方法,更包含形成位在該等已延展接觸開口中之接觸部。
  5. 如申請專利範圍第3項所述之方法,更包含:形成位於該等已延展接觸開口之底端處之矽化物;在該矽化物上方以接觸材料填充該等已延展接觸開口;以及向下平坦化並且在具有蝕刻終止材料之該至少一個凹坑處終止,導致底端接觸部分。
  6. 如申請專利範圍第5項所述之方法,更包含形成位在該等底端接觸部分上方之頂端接觸部分。
  7. 如申請專利範圍第6項所述之方法,其中,形成頂端接觸部分包含:形成頂端毯覆式介電層;移除該頂端毯覆式介電層之部分,該移除形成頂端接觸部分開口;以及形成位在該等頂端接觸部分開口中之頂端接觸部分,其中,該等下接觸部分與該等上接觸部分係至少部分實體接觸。
  8. 一種半導體結構,包含:半導體基材;源極;汲極;閘極結構,介於該源極與該汲極之間,該閘極結構包含傳導閘極電極及包含閘極覆蓋材料之閘極蓋體,該閘極蓋體係位於包含間隔物材料之一對間隔物之間,該閘極蓋體之頂端部分內有以蝕刻終止材料填充之至少一個凹坑,該蝕刻終止材料具有比該間隔物材料及該閘極覆蓋材料更佳之蝕刻終止能力,其中,該蝕刻終止材料僅存在於該至少一個凹坑中;以及至少一個源極接觸部與至少一個汲極接觸部,各別接觸部包覆該至少一個凹坑之各者。
  9. 如申請專利範圍第8項所述之半導體結構,其中,該間隔物材料包含氮化物,以及其中,該蝕刻終止材料包含碳氮化矽、二氧化鉿及鋁(III)氧化物(II)之其中一者。
  10. 如申請專利範圍第8項所述之半導體結構,更包含分別位於該源極及該汲極與該源極接觸部及該汲極接觸部之間的邊界處之一層矽化物。
  11. 如申請專利範圍第8項所述之半導體結構,其中,該源極接觸部與該汲極接觸部之各者為一個連續接觸部,其頂端部分係由該閘極蓋體之一層材料所圍繞。
  12. 如申請專利範圍第8項所述之半導體結構,其中,該至少一個源極接觸部與該至少一個汲極接觸部之各者包含至少部分實體接觸並且各由介電材料所圍繞之下接觸部分及上接觸部分。
  13. 如申請專利範圍第8項所述之半導體結構,更包含位在該半導體基材上之鰭片,該源極及該汲極與該鰭片之頂端部分整合成一體,並且該閘極電極包覆介於該源極與該汲極之間的該鰭片之一部分。
  14. 如申請專利範圍第13項所述之半導體結構,其中,該間隔物材料包含氮化物,以及其中,該蝕刻終止材料包含碳氮化矽、二氧化鉿及鋁(III)氧化物(II)的其中一者。
  15. 如申請專利範圍第13項所述之半導體結構,更包含分別位於該源極及該汲極與該源極接觸部及該汲極接觸部之間的邊界處之一層矽化物。
  16. 如申請專利範圍第13項所述之半導體結構,其中,該源極接觸部與該汲極接觸部之各者為一個連續接觸部,其頂端部分係由一層該閘極覆蓋材料所圍繞。
  17. 如申請專利範圍第13項所述之半導體結構,其中,該至少一個源極接觸部與該至少一個汲極接觸部之各者包含下接觸部分及上接觸部分,該下接觸部分及該上接觸部分至少部分實體接觸並且各由介電材料所圍繞。
  18. 如申請專利範圍第8項所述之半導體結構,其中,該至少一個凹坑具有比該對間隔物之一間隔物之寬度更小之寬度。
  19. 如申請專利範圍第8項所述之半導體結構,其中,該至少一個凹坑具有比該對間隔物之一間隔物之寬度更大之寬度,該至少一個凹坑係位於間隔物與相鄰閘極蓋體兩者之頂端部分處。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741671B2 (en) * 2017-11-28 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
US10403547B2 (en) * 2017-12-12 2019-09-03 Varian Semiconductor Equipment Associates, Inc. Structure and method of forming self aligned contacts in semiconductor device
US10971490B2 (en) * 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US11004750B2 (en) * 2019-09-16 2021-05-11 International Business Machines Corporation Middle of the line contact formation
KR102723823B1 (ko) * 2020-08-31 2024-10-30 삼성전자주식회사 반도체 장치
CN114446770B (zh) * 2020-10-30 2026-01-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318178A1 (en) * 2014-05-02 2015-11-05 Globalfoundries Inc. Methods of forming a semiconductor device with a spacer etch block cap and the resulting device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928048B2 (en) * 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
CN104241359B (zh) * 2013-06-21 2018-07-10 联华电子股份有限公司 半导体结构及其制作方法
US20150111373A1 (en) * 2013-10-18 2015-04-23 GlobalFoundries, Inc. Reducing gate height variation in rmg process
US9799567B2 (en) * 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
EP3032575B1 (en) * 2014-12-08 2020-10-21 IMEC vzw Method for forming an electrical contact.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318178A1 (en) * 2014-05-02 2015-11-05 Globalfoundries Inc. Methods of forming a semiconductor device with a spacer etch block cap and the resulting device

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