TWI662635B

TWI662635B - 封裝結構及其製造方法

Info

Publication number: TWI662635B
Application number: TW106130583A
Authority: TW
Inventors: 林漢文; Han-Wen Lin; 徐宏欣; Hung-Hsin Hsu; 張簡上煜; Shang-Yu Chang Chien; 林南君; Nan-Chun Lin
Original assignee: 力成科技股份有限公司; Powertech Technology Inc.
Priority date: 2017-07-10
Filing date: 2017-09-07
Publication date: 2019-06-11
Also published as: US20200126815A1; CN109243981B; CN109243981A; TW201909293A; US10796931B2; US20190013214A1

Abstract

本文描述了一種封裝結構的製造方法。所述方法包括以下步驟。提供載體。在載體上設置半導體晶粒以及至少一犧牲結構。藉由多條導線使半導體晶粒與犧牲結構上的接合墊電性連接。於載體上形成封裝體以密封半導體晶粒、犧牲結構以及導線。剝離載體，並藉由薄化工程來移除犧牲結構的至少一部分。於半導體晶粒與封裝體上形成重佈線層。所述重佈線層透過導線電性連接至半導體晶粒。

Description

封裝結構及其製造方法

本發明是有關於一種封裝結構，且特別是有關於一種使用犧牲結構用於引線接合（wire bonding）的一種封裝結構的製造方法。

為了使電子產品設計實現輕薄、短小的特徵，半導體封裝技術不斷進步以試圖開發出體積更小、重量更輕、整合性更高以及在市場上競爭力更高的產品。舉例來說，由於集成扇出封裝（integrated fan-out package）的緊密性，其變得越來越受歡迎。然而，在現有的扇出封裝設計中，如果封裝需要多晶粒的堆疊，則通常需要兩個重佈線層（redistribution layer）以及較大的支柱（pillars）來提供連結。對於此類型的封裝設計，其製造過程通常較為複雜、較為耗時，且也有翹曲的問題存在。因此，目前需要生產成本較低且經簡化的製造方法/產品設計。

本發明提供一種封裝結構及其製造方法，其透過使用犧牲結構來固定用於引線接合的導線的位置。所述方法有效地降低了封裝的尺寸和製造成本，並且克服了晶片或面板的翹曲問題。

本發明提供一種封裝結構的製造方法。所述方法包括以下步驟。提供一載體。在載體上設置半導體晶粒以及犧牲結構。藉由多條導線使半導體晶粒與犧牲結構上的接合墊電性連接。於載體上形成封裝體以密封半導體晶粒、犧牲結構以及導線。剝離載體，並藉由薄化工程來移除犧牲結構以暴露出接合墊或是導線。於半導體晶粒與封裝體上形成重佈線層。所述重佈線層透過導線電性連接至半導體晶粒。

在本發明的一實施例中，所述薄化工程會移除半導體晶粒的一部分以形成薄化半導體晶粒。

在本發明的一實施例中，所述封裝結構的製造方法，更包括：於犧牲結構上形成多個被動元件，且形成封裝體以密封被動元件。

在本發明的一實施例中，在移除犧牲結構之後，重佈線層是形成在半導體晶粒與封裝體上，且重佈線層是與半導體晶粒以及被動元件電性連接。

本發明另提供一種封裝結構，其包括封裝體、堆疊晶粒、多個接合墊、多條導線以及重佈線層。所述封裝體具有頂表面以及與頂表面相對的底表面。堆疊晶粒嵌入於封裝體中。接合墊嵌入於封裝體中，其中接合墊暴露在封裝體的頂表面上。導線嵌入於封裝體中，其中堆疊晶粒透過導線與接合墊電性連接。重佈線層設置於堆疊晶粒上且位於封裝體的頂表面上，其中重佈線層透過接合墊及導線與堆疊晶粒電性連接。

在本發明的一實施例中，所述封裝體具有第一厚度，且重佈線層具有比第一厚度還小的第二厚度。

在本發明的一實施例中，所述封裝體提供第一剛性，重佈線層提供第二剛性，且第一剛性大於第二剛性。

在本發明的一實施例中，所述封裝結構更包括：多個導電球設置在重佈線層上。

在本發明的一實施例中，所述接合墊以第一間距配置，導電球以第二間距配置，且第二間距大於第一間距。

基於上述，是透過使用犧牲結構來固定導線的位置。因此，當移除犧牲結構時，能夠提供導線或焊點的具體位置以用於進一步的連接。此外，可以在進行薄化工程期間有效地控制半導體晶粒的厚度，從而可以減小封裝結構的整體尺寸。另外，由於犧牲結構的存在，晶粒與封裝體之間的面積比可降低。因此，可以解決晶片或面板的翹曲問題。整體來說，能夠實現封裝結構製造工程之簡化，進而降低製造成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

接下來，將配合所附圖式對本發明的較佳實施例進行詳細說明。在附圖和說明書中，相同或相似的元件將盡可能地以相同標號表示。

圖1A至圖1G為依據本發明實施例封裝結構的製造方法的剖面示意圖。參考圖1A，提供了載體102。所述載體102可以是玻璃基板或是玻璃支撐板。在一些實施例中，其它適合的基板材料也可適用於載體102，只要是所運用的材料能夠在後續處理步驟中承載形成於其上方的封裝結構即可。

犧牲結構104B是設置於載體102上。所述犧牲結構104B例如是在後續步驟中被移除的犧牲層。因此，犧牲層的材料沒有特別限制，只要是能透過後續的薄化工程步驟來移除即可。犧牲結構104B是透過位於載體102上的黏合層103而設置在載體102上。在一些實施例中，黏合層103可以是晶粒接合膜（die attach film），或是藉由包含環氧樹脂的黏合材料所形成。黏合層103可以例如透過塗佈、噴墨印刷、膜層貼合或其它適合的方法來形成以提供結構的支撐，並消除犧牲結構104B和載體102之間使用機械固定的必要性。

半導體晶粒104A是設置在載體102上，且位於犧牲結構104B上方。在本實施例中，半導體晶粒104A例如為包括至少一底部半導體晶粒與頂部半導體晶粒彼此堆疊的堆疊晶粒。舉例來說，如圖1A所示，半導體晶粒104A具有彼此堆疊的第一半導體晶粒104A-1、第二半導體晶粒104A-2以及第三半導體晶粒104A-3。第一導體晶粒104A-1是做為底部半導體晶粒，且第三半導體晶粒104A-3是做為頂部半導體晶粒，而第二半導體晶粒104A-2夾層於兩者之間。然而，本發明不以此為限。在半導體晶粒104A中的堆疊晶粒的數量沒有特別限制。在一些實施例中，可在每個堆疊的晶粒之間設置晶粒接合膜（圖中未示出）以增加它們的黏附性。此外，在本實施例中，半導體晶粒104A例如為特定應用積體電路（Application-Specific Integrated Circuit；ASIC）。然而，本發明不以此為限。也可以使用其它適合的主動元件做為半導體晶粒104A。

如圖1A所示，犧牲結構104B的寬度W2大於半導體晶粒104A的寬度W1。在有堆疊晶粒的情況下，犧牲結構104B的寬度W2是大於各個半導體晶粒（104A-1、104A-2以及104A-3）的寬度。所述半導體晶粒104A或是堆疊晶粒各自具有面向載體102的第一表面Y1以及背離載體102的第二表面Y2。此外，接合墊105是設置在犧牲結構104B上，並且是設置在半導體晶粒104A（堆疊晶粒）的第二表面Y2上。所述接合墊105例如是鋁焊墊，或是用於引線接合的其它任何適合的材料。在一些實施例中，接合墊105可嵌入於犧牲結構104B內。

另外，如圖1A所示，提供有多條導線106以將半導體晶粒104A的接合墊105電性連接至犧牲結構104B的接合墊105。所述導線106例如是用於引線接合，並且具有彎曲的三維結構。在一些實施例中，是在堆疊多個晶粒為一組之後再形成導線106。舉例來說，對於多晶粒的堆疊，是在堆疊兩個至四個晶粒之後再使用導線106來提供電性連接。如圖1A所示的實施例中，在將第一半導體晶粒104A-1設置在犧牲結構104B上之後，並且將第二半導體晶粒104A-2設置在第一半導體晶粒104A-1上之後，是使用導線106將堆疊的半導體晶粒（104A-1及104A-2）上的接合墊105電性連接至犧牲結構104B上的接合墊105。可重複上述的過程一直到將所有的晶粒堆疊，並且建立起電性連接。在一些替代性的實施例中，是在所有的晶粒（104A-1、104A-2及104A-3）堆疊之後再形成導線106。

參考圖1B，在引線接合之後，在載體102上形成封裝體108以密封半導體晶粒104A、犧牲結構104B以及導線106。半導體晶粒104A、犧牲結構104B以及導線106被封裝體108完全密封。在一些實施例中，封裝體108可以是透過模製製程形成的模製化合物（molding compound）。然而，在一些替代性的實施例中，封裝體108可以例如由環氧樹脂或其它合適的樹脂等絕緣材料所形成。基本上，當晶粒與封裝體的面積比較低時，可能會造成晶圓或是面板翹曲的問題發生。如圖1B所示，透過使用犧牲結構104B做為基底結構，可增加晶粒（半導體晶粒加上做為虛設晶粒的犧牲結構）與封裝體108的面積比。據此，能夠解決晶圓或是面板翹曲的問題。

參考圖1C，將載體102剝離。也就是說，將載體102與封裝體108、半導體晶粒104A及犧牲結構104B分離。在一些替代性的實施例中，為了增加半導體晶粒104A和犧牲結構104B從載體102上剝離的剝離性，可以在將晶粒（104A/104B）放置在載體102之前，先將離型層（圖中未示出）設置在載體102上。所述離型層可以例如是光熱轉換（light to heat conversion；LTHC）離型層，或是其它適合的離型層。

參考圖1D，在剝離載體102之後，是藉由薄化工程來移除犧牲結構104B以暴露/顯露出導線106。具體來說，導線106的連接端點CT被暴露出。在本實施例中，連接端點CT指的是導線106可用於進一步連接的端點部分。然而，本發明不以此為限。在替代性的實施例中，所述連接端點CT可以是接合墊105或是導線106的螺柱（studs）中可用於進一步連接的部分。也就是說，連接端點CT基本上是被視為將導線106連接到後續步驟中形成的重佈線層110上的「連接點」部分。其中，接合墊105或是導線106的螺柱的表面積可以大於導線106的剖面面積。

繼續參考圖1D，薄化工程可以透過機械研磨、化學機械研磨（chemical mechanical polishing；CMP）或是其它適合的方法來進行。在所述薄化工程之後，被顯露的導線106的連接端點CT與半導體晶粒104A的第一表面S1為共平面。在一些實施例中，所述薄化工程可以移除半導體晶粒104A的一部分以形成薄化的半導體晶粒104A。舉例來說，在本實施例中，第一半導體晶粒104A-1（或底部半導體晶粒）的一部分是藉由薄化工程部分地移除，進而，（導線106的）連接端點CT與第一半導體晶粒104A-1（底部半導體晶粒）的第一表面S1會成為共平面。也就是說，第一半導體晶粒104A-1的厚度會減小。更具體地，參考圖1C，第一半導體晶粒104A-1在薄化工程之前具有厚度T1，而如圖1D所示，在薄化工程之後，第一半導體晶粒104A-1的厚度會減小至T2。在本實施例中，在進行薄化工程時，半導體晶粒104A的厚度可以減小。但本發明不以此為限。在其它實施例中，半導體晶粒104A的厚度即使在進行薄化工程之後也不會改變。在替代性的實施例中，半導體晶粒104A的厚度可以在薄化工程中依據需求而進行調整。

如圖1D所示，犧牲結構104B上的接合墊105透過薄化工程而被移除以暴露出其下方的導線106。也就是說，導線106的端部可被視做為連接端點CT。然而，本發明並不以此為限。在替代性的實施例中，犧牲結構104B上的接合墊105在薄化工程後仍會保留於其上方。在這樣的實施例中，是進行薄化工程以暴露出犧牲結構104B上的接合墊105，並且，接合墊105所暴露出的部分可做為連接端點CT。此外，犧牲結構104B可以透過薄化工程而被完全移除，或者，在薄化工程之後可以殘留有些許的犧牲結構104B。

參考圖1E，藉由薄化工程移除犧牲結構104B之後，是在半導體晶粒104A與封裝體108上形成重佈線層110。所述重佈線層110可以包括有彼此交替地形成並堆疊的多個導電元件110A和多個介電層110B。如圖1E所示，所述重佈線層110包括四個介電層110B。然而，介電層110B的數量沒有特別限制，而可以是基於電路設計來進行調整。所述導電元件110A可以包括多個跡線層（trace layers）以及連接跡線層的多個內連結構（interconnect structure）。此外，在本實施例中，重佈線層110 是形成在半導體晶粒104A（堆疊晶粒）的第一表面S1上。所述重佈線層110是透過導線106的連接端點CT處與半導體晶粒104A電性連接。特別是，導線106是藉由連接端點CT與重佈線層110的導電元件110A電性連接。接著，是在重佈線層110上形成導電端點118，並使其與導電元件110A電性連接。所述導電端點118可以是用於安置球體的多個球下金屬圖案（under-ball metallurgy；UBM），或是用於設置被動元件的連接墊。

如圖1F所示，在形成重佈線層110以及導電端點118之後，是在導電端點118上設置多個導電球120，並且一個或多個被動元件115可以是設置在導電端點118之上。導電端點118和導電球120可以例如是透過球形放置工程（ball placement process）和迴焊工程（reflow process）來形成。被動元件115可以是透過焊接工程設置在導電端點118上。在本實施例中，被動元件115例如是設置於重佈線層110的第二表面（上表面）上，並且是暴露在封裝結構的外部。被動元件115的實例包括電容器、電阻器、電感器、保險絲或天線等。然而，本發明並不以此為限。在將導電球120和被動元件115放置在導電端點118上之後，是對圖1F所示的封裝結構進行切割（dicing）或分割工程（singulation process），以呈現如圖1G所示的多個單獨的封裝100。所述切割工程例如是在切割線DL處進行切割處理以將各個封裝100分離。

圖2A至圖2G為依據本發明實施例封裝結構的製造方法的剖面示意圖。圖2A至圖2G所示的實施例與圖1A至圖1G所示的實施例類似，因此，相同元件以相同標號表示，而其詳細內容將不予贅述。圖2A至圖2G所示的實施例與圖1A至圖1G所示的實施例的差異在於，犧牲結構104B的位置/設計。

如圖2A所示，半導體晶粒104A和至少一個犧牲結構104B是設置在載體102上。在示例性的實施例中，多個犧牲結構104B是設置在載體102上以環繞半導體晶粒104A。此外，半導體晶粒104A與犧牲結構104B是設置在載體102的同一平面及同一表面102A上。在本實施例中，犧牲結構104B的寬度（W2 / W3）小於半導體晶粒104A的寬度W1。多個犧牲結構104B可以具有不同的寬度W2和W3。然而，寬度W2和W3皆是小於半導體晶粒104A的寬度W1。此外，犧牲結構104B的厚度K2是小於半導體晶粒104A的厚度K1。半導體晶粒104A的厚度K1是指堆疊晶粒中的第一半導體晶粒104A-1（底部半導體晶粒）的厚度。在本實施例中，犧牲結構104B也是在後續步驟中被移除的犧牲層。也就是說，半導體晶粒104A和犧牲結構104B之間的厚度差X1（K1-K2）將決定在後續步驟形成的薄化半導體晶粒104A的厚度。

類似於圖1A所示的實施例，接合墊105可以是形成在半導體晶粒104A與犧牲結構104B上以用於引線接合。所述引線接合製程例如是在堆疊多個晶粒為一組之後，或是堆疊所有晶粒之後而進行的。此外，被動元件115可以設置在犧牲結構104B上。舉例來說，被動元件115可以與接合墊105相鄰設置，並且可以設置在犧牲結構104B的同一表面上。此外，提供有多條導線106以將半導體晶粒104A的接合墊105與犧牲結構104B的接合墊105電性連接。

參考圖2B ，類似於圖1B所示的實施例，在載體102上形成封裝體108以密封半導體晶粒104A、犧牲結構104B以及導線106。然而，在圖2B的實施例中，所述封裝體108更會密封被動元件115。半導體晶粒104A、犧牲結構104B、導線106以及被動元件115是被封裝體108完全密封。如圖2B所示，透過設置犧牲結構104B使其環繞半導體晶粒104A，可增加晶粒（半導體晶粒加上犧牲虛設晶粒）與封裝體108的面積比。據此，能夠解決晶圓或是面板翹曲的問題。

參考圖2C，在形成封裝體108之後，是將載體102剝離。也就是說，是將載體102與封裝體108、半導體晶粒104A及犧牲結構104B分離。在一些替代性的實施例中，為了增加半導體晶粒104A和犧牲結構104B從載體102上剝離的剝離性，可以在將晶粒（104A/104B）放置在載體102之前，先將離型層（圖中未示出）設置在載體102上。所述離型層可以例如是光熱轉換（light to heat conversion；LTHC）離型層，或是其它適合的離型層。

參考圖2D，在剝離載體102之後，是藉由薄化工程來移除犧牲結構104B以暴露/顯露出犧牲結構104B上的接合墊105。也就是說，接合墊105的顯露部分可做為連接端點CT。然而，本發明不以此為限。在替代性的實施例中，連接端點CT也可以是導線106的端點部分（或是螺柱）。也就是說，可藉由執行薄化工程以暴露/顯露出導線106的端點部分。如上所述，連接端點CT基本上是被視為將導線106連接到後續步驟中形成的重佈線層110上的「連接點」部分。因此，連接端點CT將適用於所有實施例，並且其位置可以是基於哪個用於連接的部分被顯露出來（線/焊盤）而進行改變。

如圖2D所示，在薄化工程之後，接合墊105的連接端點CT是與半導體晶粒104A的第一表面S1 為共平面。特別地，是透過薄化工程移除第一半導體晶粒104A-1（或底部半導體晶粒）的一部分，使得連接端子CT與第一半導體晶粒104A-1的第一表面S1為共平面（底部半導體晶粒）。此外，薄化半導體晶粒（第一半導體晶粒104A-1）的厚度104T是對應於在進行薄化工程之前，半導體晶粒104A（第一半導體晶粒104A-1）和犧牲結構104B之間的厚度差X1（參見圖2A）。

參考圖2E，藉由薄化工程移除犧牲結構104B之後，是在半導體晶粒104A與封裝體108上形成重佈線層110。圖2E所示的重佈線層110與圖1E所示的重佈線層110類似，因此，在此省略其詳細的描述。在本實施例中，被動元件115例如是設置於重佈線層110的第一表面（下表面）上，並且嵌入於封裝體108中。此外，重佈線層110是透過導線106的連接端點CT處與半導體晶粒104A電性連接。特別是，導線106是藉由（接合墊105的）連接端點CT與重佈線層110的導電元件110A電性連接。接著，是在重佈線層110上形成導電端點118，並使其與導電元件110A電性連接。

參考圖2F，在形成重佈線層110以及導電端點118之後，是在導電端點118上設置多個導電球120。導電端點118和導電球120可以例如是透過球形放置工程和迴焊工程來形成。在將導電球120放置在導電端點118上之後，是對圖2F所示的封裝結構進行切割（dicing）或分割工程（singulation process），以呈現如圖2G所示的多個單獨的封裝100’。所述切割工程例如是在切割線DL處進行切割處理以將各個封裝100’分離。

參考圖2G，各個封裝100’包括封裝體108、堆疊晶粒104A、多個接合墊105、多條導線106、重佈線層110以及多個導電球120。所述封裝體108具有頂表面108A以及與頂表面108A相對的底表面108B。堆疊晶粒104A嵌入於封裝體108中。接合墊105嵌入於封裝體108中，其中接合墊105的連接端點CT暴露在封裝體108的頂表面108A上。導線106嵌入於封裝體108中，其中堆疊晶粒104A透過導線106與接合墊105電性連接。重佈線層110設置於堆疊晶粒104A上且位於封裝體108的頂表面108A上，其中重佈線層110透過接合墊105及導線106與堆疊晶粒104A電性連接。

在示例性的實施例中，堆疊晶粒（半導體晶粒104A）具有透過封裝體108而暴露出的第一表面S1。接合墊105的連接端點CT與堆疊晶粒104A的第一表面S1以及封裝體108的頂表面108A為共平面。此外，堆疊晶粒104A可包括第一晶粒（第一半導體晶粒）104A-1、第二晶粒（第二半導體晶粒）104A-2以及第三晶粒（第三半導體晶粒）104A-3。第一晶粒104A-1具有透過封裝體108而暴露出的第一表面S1。第二晶粒104A-2堆疊在第一晶粒104A-1上與第一表面S1相對的一側。第二晶粒104A-2覆蓋第一晶粒104A-1的一部分，且未被第二晶粒104A-2覆蓋的第一晶粒104A-1的其他部分包括晶粒焊盤DP （接合墊105）。第一晶粒104A-1的晶粒焊盤DP透過導線106與接合墊105電性連接。此外，第三晶粒104A-3堆疊在第二晶粒104A-2上，且第三晶粒104A-3覆蓋第二晶粒104A-2的一部分，且未被第三晶粒104A-3覆蓋的第二晶粒104A-2的其他部分包括晶粒焊盤DP，且第二晶粒104A-2的晶粒焊盤DP透過導線106與接合墊105電性連接。

如圖2G的實施例所示，各個封裝100’更包括至少一被動元件115 嵌入於封裝體108中。然而，本發明不以此為限。在替代性的實施例中，被動元件115可以是設置在重佈線層110上。此外，在示例性的實施例中，封裝體108具有第一厚度108T，且重佈線層110具有比第一厚度108T還小的第二厚度110T。也就是說，封裝體108提供第一剛性，而重佈線層110提供第二剛性，且第一剛性大於第二剛性。此外，接合墊105是以第一間距P1配置，導電球120是以第二間距P2配置，且第二間距P2大於第一間距P1。也就是說，各個封裝100’是對應於扇出封裝（fan-out packages）。另外，第一間距P1和第二間距P2 是基於接合墊105和導電球120的中心位置來計算。

在上述的實施例中，是透過使用犧牲結構來固定導線的位置。因此，當移除犧牲結構時，能夠提供導線或焊點的具體位置以用於進一步的連接。此外，可以在進行薄化工程期間有效地控制半導體晶粒的厚度，從而可以減小封裝結構的整體尺寸。另外，由於犧牲結構的存在，晶粒與封裝體之間的面積比可降低。因此，可以解決晶片或面板的翹曲問題。整體來說，能夠實現封裝結構製造工程之簡化，進而降低製造成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、100’‧‧‧封裝

102‧‧‧載體

103‧‧‧黏合層

104A‧‧‧半導體晶粒

104A-1‧‧‧第一半導體晶粒

104A-2‧‧‧第二半導體晶粒

104A-3‧‧‧第三半導體晶粒

104B‧‧‧犧牲結構

104T、K1、K2、T1、T2‧‧‧厚度

105‧‧‧接合墊

106‧‧‧導線

108‧‧‧封裝體

108T‧‧‧第一厚度

110‧‧‧重佈線層

110A‧‧‧導電元件

110B‧‧‧介電層

110T‧‧‧第二厚度

115‧‧‧被動元件

118‧‧‧導電端點

120‧‧‧導電球

CT‧‧‧連接端點

DL‧‧‧切割線

DP‧‧‧晶粒焊盤

P1‧‧‧第一間距

P2‧‧‧第二間距

S1‧‧‧第一表面

W1、W2、W3‧‧‧寬度

X1‧‧‧厚度差

Y1‧‧‧第一表面

Y2‧‧‧第二表面

圖1A至圖1G為依據本發明實施例封裝結構的製造方法的剖面示意圖。圖2A至圖2G為依據本發明實施例封裝結構的製造方法的剖面示意圖。

Claims

一種封裝結構的製造方法，包括：提供一載體；於該載體上設置一半導體晶粒以及至少一犧牲虛設晶粒，其中該犧牲虛設晶粒包括基底及位於該基底上的多個接合墊；藉由多條導線將該半導體晶粒電線連接至該犧牲虛設晶粒上的該些接合墊；於該載體上形成一封裝體以密封該半導體晶粒、該犧牲虛設晶粒以及該些導線；剝離該載體；藉由一薄化工程來移除該犧牲虛設晶粒的該基底以暴露出該些接合墊的底部；於該半導體晶粒與該封裝體上形成一重佈線層，其中該重佈線層透過該些導線電性連接至該半導體晶粒；以及進行一切割工程，以形成多個所述封裝結構，其中所述封裝結構的側面不暴露出任何的導電結構。
如申請專利範圍第1項所述的封裝結構的製造方法，其中該犧牲虛設晶粒是設置在該載體上，該半導體晶粒是設置在該犧牲虛設晶粒上，且該犧牲虛設晶粒的寬度大於該半導體晶粒的寬度。
如申請專利範圍第1項所述的封裝結構的製造方法，其中該重佈線層是在移除該犧牲虛設晶粒的該基底後形成在該半導體晶粒與該封裝體上，並且將多個被動元件設置在該重佈線層上。
如申請專利範圍第1項所述的封裝結構的製造方法，其中在進行該薄化工程之後會暴露出該接合墊或是暴露出該些導線。
如申請專利範圍第1項所述的封裝結構的製造方法，其中多個該犧牲虛設晶粒是設置在該載體上以環繞該半導體晶粒，且該半導體晶粒與該犧牲虛設晶粒是設置在該載體的同一平面及同一表面上。
一種封裝結構，包括：一封裝體，其具有一頂表面以及與該頂表面相對的一底表面；一堆疊晶粒，嵌入於該封裝體中且包括多個晶粒焊盤；多個接合墊，嵌入於該封裝體中，其中該些接合墊的連接端點暴露在該封裝體的該頂表面上；多條導線，嵌入於該封裝體中，其中該堆疊晶粒與該些導線電性連接；以及一重佈線層，設置於該堆疊晶粒上且位於該封裝體的該頂表面上，其中該重佈線層透過該些接合墊及該些導線與該堆疊晶粒電性連接，其中所述封裝結構的側面不暴露出任何的導電結構。
如申請專利範圍第6項所述的封裝結構，更包括：至少一被動元件，可以是設置於該重佈線層的一第一表面上，並且嵌入於該封裝體中，或是設置於該重佈線層的一第二表面上，並且暴露在該封裝結構的外部。
如申請專利範圍第6項所述的封裝結構，其中該堆疊晶粒具有透過該封裝體而暴露出的一第一表面，且該些接合墊的該連接端點與該堆疊晶粒的該第一表面以及與該封裝體的該頂表面為共平面。
如申請專利範圍第6項所述的封裝結構，其中該堆疊晶粒包括：一第一晶粒，其具有透過該封裝體而暴露出的一第一表面；一第二晶粒，堆疊在該第一晶粒上與該第一表面相對的一側，且該第二晶粒覆蓋該第一晶粒的一部分，且未被該第二晶粒覆蓋的該第一晶粒的其他部分包括部分的該些晶粒焊盤，且該第一晶粒的該些晶粒焊盤與該些導線電性連接。
如申請專利範圍第9項所述的封裝結構，其中該堆疊晶粒更包括：一第三晶粒，堆疊在該第二晶粒上，且該第三晶粒覆蓋該第二晶粒的一部分，且未被該第三晶粒覆蓋的該第二晶粒的其他部分包括部分的該些晶粒焊盤，且該第二晶粒的該些晶粒焊盤與該些導線電性連接。