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TWI662685B - 貫穿本體通孔隔離同軸電容器及其形成技術 - Google Patents

貫穿本體通孔隔離同軸電容器及其形成技術 Download PDF

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TWI662685B
TWI662685B TW103139772A TW103139772A TWI662685B TW I662685 B TWI662685 B TW I662685B TW 103139772 A TW103139772 A TW 103139772A TW 103139772 A TW103139772 A TW 103139772A TW I662685 B TWI662685 B TW I662685B
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凱文 李
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路奇爾 沙拉史瓦
Uwe Zillmann
伍威 紀曼
Nicholas Paul Cowley
考利 尼可拉斯
Andre Schaefer
安卓 薛芙
Rinkle Jain
呂勒 傑恩
Guido Droege
古度 杜爾格
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英特爾股份有限公司
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Abstract

本發明關於用於在半導體晶粒中形成貫穿本體通孔(TBV)隔離同軸電容器的技術。在某些實施例中提供使用本發明之技術的圓柱形電容器，例如，其可包括導電的TBV，被介電材料與外導體板所包圍。按照某些實施例，例如，TBV與外導電板可形成為同軸配置以便彼此自身對齊。本發明的電容器可延伸通過主晶粒的本體，以便在其上及/或下表面可觸及它的端點。因此，在某些情況中，按照某些實施例，主晶粒可與其它晶粒電連接，以提供晶粒堆疊或其它的三維積體電路(3D IC)。在某些例中，例如，在交換式電容器穩壓器(SCVR)中可利用本發明的電容器來提供整合式電容。

Description

貫穿本體通孔隔離同軸電容器及其形成技術
深次微米製程節點(例如，32奈米及以上)之積體電路設計涉及許多複雜的挑戰，且三維集成面對關於特別複雜的集成電容。持續縮小製程尺度傾向使這些問題惡化。
現存交換式電容器穩壓器(SCVR)的設計典型上利用金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器來提供整合的電容。不過，現存的SCVR一般都因此而受害於顯著的電串聯電阻(electrical series resistance；ESR)。此外，關於這些SCVR設計，它們的MIM電容器通常位於活性金屬堆疊內之最上方的金屬層，且因此將其連接到下方金屬化主動電路元件會涉及到橫過金屬堆疊。此增加了顯著的互連電阻(例如，接觸電阻)，依次導致了較高的損耗及限制了主SCVR的電流密度能力。此外，對於橫跨一給定之負載實施的分散式穩壓器，現行SCVR之設計典型上需要負載與穩壓器之共同設計/路由，以及金屬資源 的配置。此增加設計的挑戰，特別是當出現細密的電壓域(fine-grained voltage domain)時。
101‧‧‧貫穿本體通孔(TBV)隔離同軸電容器
102‧‧‧半導體層
114‧‧‧絕緣層
116‧‧‧障壁/晶種層
118‧‧‧外導體板
126‧‧‧障壁層
128‧‧‧電容器介電層
130‧‧‧障壁/晶種層
132‧‧‧內導體板
100‧‧‧積體電路
104‧‧‧前端層
106‧‧‧研磨阻擋層
108‧‧‧硬遮罩層
110‧‧‧光阻層
110'‧‧‧特定開口
112‧‧‧外導電板開口
122‧‧‧光阻層
122'‧‧‧特定開口
124‧‧‧內導電板開口
134‧‧‧後端層
136‧‧‧金屬凸塊層
138‧‧‧黏著層
140‧‧‧承載基板
142‧‧‧介電層
144‧‧‧光阻層
142'‧‧‧特定開口
146‧‧‧障壁/黏著層
148‧‧‧金屬重佈層
150‧‧‧介電層
150'‧‧‧開口
152a‧‧‧凸塊部
152b‧‧‧帽蓋膜部
152‧‧‧表面處理層
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1A-1C分別說明按照本發明之實施例所組構之貫穿本體通孔(TBV)隔離同軸電容器的透視、側視橫斷面、及頂視圖。
圖2說明包括按照本發明之實施例所組構之TBV隔離同軸電容器之三維(3D)晶粒堆疊的橫斷面側視圖。
圖3係例示性交換式電容器穩壓器(SCVR)的電路圖，其利用按照本發明之實施例的一或多個TBV隔離同軸電容器。
圖4A係按照本發明之實施例之積體電路(IC)的橫斷面視圖。
圖4B係按照本發明之實施例，在圖4A之IC中形成了外導電板開口後的橫斷面視圖。
圖4C係按照本發明之實施例，圖4B之IC在去除了任何剩餘之經圖案化之光阻層與硬遮罩層後，及在形成了絕緣層、障壁/晶種層、與金屬層後的橫斷面視圖。
圖4D係按照本發明之實施例，圖4C之IC在平坦化後的橫斷面視圖。
圖4E係按照本發明之實施例，圖4D之IC在形成了光阻層與硬遮罩層
圖4F係按照本發明之實施例，圖4E之IC在形成內 導電板開口後的橫斷面視圖。
圖4G係按照本發明之實施例，圖4F之IC在去除了任何剩餘之經圖案化之光阻層與硬遮罩層後，及在形成了障壁層、介電層、障壁/晶種層、與金屬層後的橫斷面視圖。
圖4H係按照本發明之實施例，圖4G之IC在平坦化後的橫斷面視圖。
圖4I係按照本發明之實施例，圖4H之IC在形成了一或多個後端層及金屬凸塊層後的橫斷面視圖。
圖4J係按照本發明之實施例，圖4I之IC在沉積了黏著層並與承載基板接合後的橫斷面視圖。
圖4K係按照本發明之實施例，圖4J之IC在其被減薄後的橫斷面視圖。
圖4L係按照本發明之實施例，圖4K之IC在形成了介電層與光阻層後的橫斷面視圖。
圖4M係按照本發明之實施例，圖4L之IC在對介電層圖案化後的橫斷面視圖。
圖4N係按照本發明之實施例，圖4M之IC在去除了任何剩餘的經圖案化之光阻層並形成了障壁/黏著層、一或多個金屬重佈層(RDL)、介電層、及表面處理層後的橫斷面視圖。
圖4O係按照本發明之實施例，圖4N之IC在剝離了承載基板後的橫斷面視圖。
圖5說明按照例示性實施例以使用本發明之技術所形 成之積體電路結構或裝置來實施的計算系統。
經由配合本文所描述的各圖閱讀了以上的實施方式，將可對該等實施例的這些及其它特徵有了更佳的瞭解。在各圖式中，對於各圖中每一個相同或幾近相同的組件以相同的數字表示。基於簡潔清晰之目的，並非每一圖中的每一個組件均標示。此外，雖然某些圖通常是以直線、直角、及平滑的表面來指示，但實際實施本發明之技術尚加諸了製程上之真實世界的限制，因此可能不是完美的直線、直角等，且某些特徵可能具有表面形貌或不平滑。簡言之，所提供的各圖僅是顯示例示性的結構。
【發明內容及實施方式】
本發明的技術用於在半導體晶粒中形成貫穿本體通孔(through-body-via；TBV)隔離同軸電容器。在某些實施例中，使用本發明之技術所提供的圓柱形電容器例如包括由介電材料與外導體板所包圍的導電TBV。按照某些實施例，例如，所形成的TBV與外導電板按同軸配置以便彼此自對齊。本發明的電容器可延伸通過主晶粒之本體，以至於它的端點可觸及主晶粒本體的上及/或下表面。因此，按照某些實施例，在某些情況中，主晶粒可以與另一晶粒電連接，以提供晶粒堆疊或其它三維的積體電路(3D IC)。在某些例中，例如，在交換式電容器穩壓器(SCVR)中可利用本發明的電容器來提供整合式電容。按照本發明將可明瞭許多其它的組構、衍生、及應用。
概述
現存交換式電容器穩壓器(SCVR)的設計典型上利用金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器來提供整合的電容。不過，現存的SCVR一般都因此而受害於顯著的電串聯電阻(electrical series resistance；ESR)。此外，關於這些SCVR設計，它們的MIM電容器通常位於活性金屬堆疊內之最上方的金屬層，且因此將其連接到下方金屬化主動電路元件會涉及到橫過金屬堆疊。此增加了顯著的互連電阻(例如，接觸電阻)，依次導致了較高的損耗及限制了主SCVR的電流密度能力。此外，對於橫跨一給定之負載實施的分散式穩壓器，現行SCVR之設計典型上需要負載與穩壓器之共同設計/路由，以及金屬資源的配置。此增加設計的挑戰，特別是當出現細密的電壓域(fine-grained voltage domain)時。
因此，按照本發明之某些實施例，揭示用來在半導體晶粒中形成貫穿本體通孔(through-body-via；TBV)隔離同軸電容器的技術。按照某些實施例，使用本發明之技術所提供的電容器例如可包括被介電材料(例如，高κ介電質、低κ介電質、或其它)及外金屬板(例如，導電率相對低的金屬板)所包圍的導電TBV。按照某些實施例，例如，使用本發明之技術所形成的圓柱形電容器，其TBV與外導電板按同軸配置以便彼此自對齊。按本文之描述所組構的電容器延伸通過主晶粒之本體，以至於它的端點可 觸及主晶粒本體的上及/或下表面。由於此組構，按照某些實施例，例如，主晶粒可與下鄰及/或上鄰的晶粒電連接，以提供三維晶粒堆疊或其它的三維積體電路(3D IC)。
在某些情況中，按本文之描述所組構的電容器例如可經由一或多個重佈層(redistribution layer；RDL)與主晶粒堆疊的其它電路組件電連接。在某些其它情況中，本發明的電容器例如可使用主晶粒堆疊的活性金屬層電連接。在某些例中，按本文之描述所組構的電容器例如可被利用來電連接第一晶粒之活性正面上的一或多個互連層與第二晶粒、毗鄰晶粒之活性正面上的一或多個互連層。按照本發明將可明瞭許多適合的組構。
按照某些實施例，例如，可利用按本文之描述所組構的電容器來提供全集成交換式電容器穩壓器(SCVR)模組中的整合式電容。亦即，按照某些實施例，可用按本文之描述所組構的TBV隔離同軸電容器來取代SCVR架構中慣用的MIM電容器。至少部分基於多種中的任何因素使得本發明的TBV隔離同軸電容器適用於此目的。例如，單個TBV的電阻較小(例如，在某些例中，電阻在毫歐姆的數量級)，且反比於它的截面積。此外，例如，藉由調整介電材料介電常數及/或TBV的直徑/寬度，本發明之電容器的電容可受控制。此外，由於TBV電容器可鄰接於晶粒堆疊的活性層配置，因此，不需橫過整個金屬堆疊與通孔即可做到開關電晶體的連接，從而降低路徑中的電 阻。因此，在某些情況中，與典型的MIM式SCVR相較，所得到的TBV式SCVR呈現低的ESR。此外，按照本發明將可明瞭，在某些情況中，包括一或多個按本文描述所組構之TBV式電容器的SCVR在低電流及/或較高密度之整合式電容中可展現較高的效率。此外，在分散式的SCVR架構中，某些實施例可消除或以其它方式減少前述與使用MIM電容器相關之典型的侵入議題。
不過，須注意，本發明並不僅限於在SCVR模組內實施TBV隔離同軸電容器。例如，按照某些實施例，使用本發明之技術所提供的電容器可用做為去耦電容器，用於濾除電力網(及/或相關之應用)中的雜訊。按照某些實施例，按本文之描述所組構的電容器例如可用於LC電路中(例如，諧振或儲能電路)、濾波器、及/或利用晶粒上電容的任何其它電路應用。按照本發明將可明瞭按本文之描述所組構之TBV隔離同軸電容器的其它適合應用。
例如，某些實施例可被組構成連接到主動電路元件，其依次有助於降低接觸電阻，且因此而降低ESR。某些實施例可實現節省晶粒面積，例如，其依次有助於降低成本。此外，按照某些實施例，例如，藉由以目視或其它方式檢驗(例如，截面掃描電子顯微鏡或SEM等)特定積體電路或其它裝置具有按本文之描述所組構的貫穿本體通孔(TBV)隔離同軸電容器，可以檢測到使用本發明之技術。在某些情況中，例如，根據觀察3D晶粒堆疊包括有無MIM電容器的全集成SCVR或具有高的電容器密度，可 以檢測到使用本發明之技術。
結構
圖1A-1C說明按照本發明之實施例所組構之貫穿本體通孔(TBV)隔離同軸電容器101的幾個視圖。如本文之描述，按照某些實施例，電容器101包括外導體板118、配置在外導體板118所定界之內部區域內的介電層128，及形成在介電層128所定界之內部區域內的內導體板132(例如，TBV)。如所見，按照某些實施例，外導體板118與內導體板132可彼此同軸地配置，藉以提供圓柱形電容器。按照某些實施例，諸如絕緣層114、障壁/晶種層116、障壁層126、及/或障壁/晶種層130等一或多個附加層(本文將描述每一層)會包括在電容器101的結構內，或圍繞該結構。此外，如本文之討論，可視需要提供電容器101各種任何的電連接。按照本發明將可明瞭許多組構。
按照某些實施例，按本文之描述所組構的電容器101可視特定的目標應用或終端用途之需要，與上及/或下電路晶粒電連接(例如，在3D晶粒堆疊中)。例如，按照某些實施例，可經由3D堆疊的一或多個重佈層(redistribution layer；RDL)提供電容器101的連接。按照某些其它實施例，可以使用3D晶粒堆疊的活性金屬層連接電容器101。為此目的，例如，可在製造活性側晶粒的期間形成同軸底板結構。例如，考慮圖2，其說明按照本發明之實施例所組構之包括TBV隔離同軸電容器101的3D晶粒堆疊。 如所見，可提供電容器101活性側連接，例如，連接到下方晶粒的活性電路部分。按照本發明將可理解，在某些情況中，此組構有助於降低互連電阻。
按照本發明將可進一步理解，按本文之描述所組構的電容器101可有任何各式各樣的應用。例如，在某些實施例中，電容器101可用於交換式電容器穩壓器(SCVR)。例如，考慮圖3，其為例示SCVR架構的電路圖，其利用按照本發明之實施例的一或多個TBV隔離同軸電容器101。如前文之討論，典型上，現行晶粒上SCVR是使用金屬-絕緣體-金屬(MIM)電容器。因此，在圖3之SCVR的例示情境中，現行架構在電路元件C1與C2處使用MIM電容器。不過，如前文之討論，現行SCVR架構的MIM電容器通常包括在活性金屬堆疊內之最上層的金屬層處。依次，此類型的架構導致現行SCVR的互連電阻(例如，接觸電阻)高，且因此損耗較較高且限制電流密度能力。因此，按照某些實施例，圖3之SCVR的電容器C1與C2其中之一或兩者可選擇性地以按本文之描述所組構的電容器101來取代。在某些實施例中，由於圖3之SCVR的電容器元件C1及/或C2選擇性地實施同軸電容器101，例如，與典型MIM式的SCVR相較，結果是ESR獲改善。
方法學
圖4A-4O說明按照本發明之實施例的積體電路(IC)製造流程。如本文之討論，按照某些實施例，本發明之技術 可用來提供包括有一或多個貫穿本體通孔(TBV)隔離同軸電容器101的IC 100。一般來說，按照本發明將可理解，本發明之流程可考慮成用於形成TBV隔離同軸電容器101之通孔的中間流程(例如，相對於最初或最後流程)。
製程開始於圖4A，其為按照本發明之實施例之積體電路(IC)100的橫斷面視圖。如所見，IC 100最初包括半導體層102。半導體層102可用任何適當的半導體材料(或這些材料的組合)來形成，諸如矽(Si)及/或矽鍺(SiGe)。半導體層102可具有各種任何的組構，例如包括整塊半導體基板、絕緣體上矽(SOI)結構、半導體晶圓、及/或多層結構。此外，半導體層102之尺寸可按特定的目標應用或終端用途而自訂。按照本發明將可理解，吾人希望確保半導體層102有足夠的厚度，例如，其厚度足以允許形成一或多個本文所討論的貫穿本體通孔(TBV)隔離同軸電容器101，這些電容器具有足夠的尺寸用於特定的目標應用或終端用途。按照本發明將可明瞭，其它適用的材料、組構、及半導體層102的尺寸將視特定的目標應用而定。
此外，如所見，IC 100初始可包括形成在半導體層102上的一或多個前端電晶體層104。在某些情況中，半導體層102與一或多個前端層104一同提供了可供下游使用及/或進一步處理之部分完成的裝置晶圓。例如，按照某些實施例，半導體層102與前端層104提供了可在其上添加附加層及/或組件的結構。
從圖4A可進一步看出，可在IC 100的表面上(例 如，一或多個前端層104上)形成研磨阻擋層106。研磨阻擋層106可用任何適合的研磨阻擋材料(或這些材料的組合)形成。例如，在某些情況中，研磨阻擋層106可用：氮化矽(Si3N4)、碳化矽(SiC)、及/或它們任何的組合來形成。在某些情況中，理想上所選擇的研磨阻擋層106要具有足夠的選擇性，例如，對於本發明之流程中所用的化學機械平坦化(CMP)漿料(或其它平坦化/研磨處理)具選擇性。按照本發明將可明瞭，其它適合研磨阻擋層106的材料視特定的應用而定。
按照本發明可理解，可使用任何技術在IC 100上形成研磨阻擋層106，如典型之做法。按照某些例示性實施例，可使用化學氣相沉積(CVD)處理來形成研磨阻擋層106，諸如電漿加強CVD(PECVD)。按照本發明將可明瞭，其它適合用來形成研磨阻擋層106的技術視特定的應用而定。
此外，研磨阻擋層106的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，研磨阻擋層106的厚度範圍大約在30-3,000奈米(例如，大約30-1,000奈米、大約1,000-2,000奈米、大約2,000-3,000奈米、或大約0.1-1.0微米之範圍內的任何其它子範圍)。在某些例中，例如，研磨阻擋層106在IC 100之任何下層(例如，一或多個前端層104)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的研磨阻擋層106可以是實質的共形層。在另些例中，提供於此形貌上 的研磨阻擋層106可以不一致或以其它方式改變厚度。例如，在某些情況中，研磨阻擋層106的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合研磨阻擋層106的尺寸將視特定的應用而定。
此外，如從圖4A可看出，可在IC 100的表面上(例如，研磨阻擋層106的表面上)形成硬遮罩層108。硬遮罩層108可用任何適合的硬遮罩材料(或這些材料的組合)形成。例如，在某些情況中，形成硬遮罩層108可用：二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiO x N y )、及/或這些材料任一個或更多個的組合。按照本發明將可明瞭，其它適合硬遮罩層108之材料將視特定的應用而定。
可使用各種任何技術在IC 100上形成硬遮罩層108。例如，按照某些實施例，形成硬遮罩層108可使用：化學氣相沉積(CVD)處理、旋塗沉積(SOD)處理、及/或這些方法中任一個或更多個之組合。按照本發明將可明瞭，其它適合用來形成硬遮罩層108之技術將視特定的應用而定。
此外，硬遮罩層108的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，硬遮罩層108的厚度範圍大約在1.0-5.0微米(例如，大約1.0-2.5微米、大約2.5-5.0微米、或大約1.0-5.0微米之範圍中的任何其它子範圍)。在某些例中，硬遮罩層108之厚度至少部分是根據蝕刻進入IC 100之一或多個開口112所需要的深度(下文討論)來選擇。在某些例中，硬遮罩層108在 IC 100之任何下層(例如，研磨阻擋層106)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的硬遮罩層108可以是實質的共形層。在另些例中，提供於此形貌上的硬遮罩層108可以不一致或以其它方式改變厚度。例如，在某些情況中，硬遮罩層108的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合硬遮罩層108之尺寸將視特定的應用而定。
從圖4A可進一步看出，可在IC 100的表面上(例如，硬遮罩層108上)形成光阻層110。按照本發明將可理解，光阻層110可用任何適合的光阻材料(或這些材料的組合)並使用任何適合的技術(或這些技術的組合)來形成，如典型的做法。例如，在某些情況中，可用旋塗沉積(SOD)處理在IC 100上散布液態光阻。在另些例中，可在IC 100上沉積層疊的乾光阻膜。如進一步理解，在沉積後，光阻層110可接受另外的處理(例如，曝光與顯影)，如典型之做法。按照本發明將可明瞭，其它適合用來形成光阻層110的材料與技術將視特定的應用而定。
此外，光阻層110之尺寸可視特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，光阻層110的厚度可在大約0.3-5.0微米之範圍(例如，大約0.3-2.5微米、大約2.5-5.0微米、或大約0.3-5.0微米之範圍內的任何其它子範圍)。在某些例中，光阻層110在IC 100之任何下層(例如，硬遮罩層108)所提供的形貌上具有實質 一致的厚度。在某些例中，提供於此形貌上的光阻層110可以是實質的共形層。在另些例中，提供於此形貌上的光阻層110可以不一致或以其它方式改變厚度。例如，在某些情況中，光阻層110的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，光阻層110之其它適合的尺寸將視特定的應用而定。
按照某些實施例，可處理光阻層110以便在其中形成一或多個開口110'。按照某些實施例，開口110'形成在IC 100其中要形成外導電板開口112的區域上(後文討論)。光阻層110之特定開口110'的尺寸，可按特定之目標應用或終端用途的需要而自訂。例如，在某些情況中，特定開口110'的深度可橫過光阻層110之整個厚度，因此而露出下方硬遮罩層108的表面。此外，按照本發明將可理解，特定開口110'的寬度，至少部分可由形成在其下方之外導電板開口112(下文討論)的厚度(T O )決定。按照本發明將可明瞭，其它適合一或多個開口110'的尺寸將視特定的應用而定。
按照本發明之實施例，接下來的製程如圖4B所示，其為在圖4A之IC 100中形成外導電板開口112之後的橫斷面視圖。按照本發明之實施例，藉由利用經圖案化之光阻層110(例如，製作有一或多個開口110'的圖案)做為遮罩，並蝕刻穿過硬遮罩層108、研磨阻擋層106、及/或一或多個前端層104，並進入半導體層102，以在IC 100內 形成外導電板開口112。為此目的，按照某些實施例，可使用各向異性的乾電漿蝕刻處理來形成外導電板開口112。蝕刻化學可按需要而自訂，且在某些例中例如是可利用脈衝式或分時多工(例如，博希法)的蝕刻。按照本發明將可明瞭，其它適合用來形成外導電板開口112的技術將視特定之應用而定。
如本文之討論，按照某些實施例，外導電板開口112被組構到主晶粒中的部分至少有：(1)絕緣層114；(2)障壁層116；及/或(3)電容器101的外導體板118。為此目的，按照某些實施例，外導電板開口112的幾何及/或尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，外導電板開口112可具有一般的管形幾何，其橫斷剖面是一般的環形。在某些實施例中，外導電板開口112具有的深度(D O )例如在大約50-100微米的範圍(例如，大約50-75微米、大約75-100微米、或大約50-100微米之範圍內的任何其它子範圍)。在某些實施例中，外導電板開口112具有的厚度(T O )例如在大約2-10微米的範圍(例如，大約2-6微米、大約6-10微米、或大約2-10微米之範圍內的任何子範圍)。在某些實施例中，外導電板開口112具有的寬度(W O )例如在大約6-30微米的範圍(例如，大約6-18微米、大約18-30微米、或大約6-30微米之範圍內的任何子範圍)。按照本發明將可明瞭，其它適用於外導電板開口112的幾何及尺寸將視特定的應用而定。
按照本發明之實施例，接下來的製程如圖4C所示，其為在圖4B之IC 100去除了任何剩餘之經圖案化的光阻層110及硬遮罩層108之後，並在形成絕緣層114、障壁/晶種層116、及金屬層118之後的橫斷面視圖。如圖中所見，IC 100上任何剩餘的光阻層110與硬遮罩層108都被去除。不過，須注意，在某些情況中，例如，用於形成外導電板開口112的蝕刻時間要夠長，以便在此蝕刻處理期間能將光阻層110部分或全部蝕離。此外，在某些情況中，例如，可能還有一或多次額外的清潔，以去除在形成外導電板開口112之期間蝕刻處理絕緣體層102所形成的任何蝕刻聚合物。按照本發明將可明瞭，其它適合用來去除光阻層110及/或硬遮罩層108之剩餘物(如果有)的技術將視特定的應用而定。
如圖4C所見，可在IC 100的表面上(例如，研磨阻擋層106、一或多個前端層104、半導體層102、及/或特定的外導電板開口112所提供的形貌上)形成絕緣層114。絕緣層114可形成自任何適合的絕緣材料(或這些材料的組合)。例如，在某些情況中，絕緣層114可形成自：二氧化矽(SiO2)；聚合物，諸如聚醯亞胺；及/或這些材料任一個或更多個之組合。按照本發明將可明瞭，其它適合用於絕緣層114的材料將視特定的應用而定。
此外，可使用各種任何技術在IC 100上形成絕緣層114。例如，按照某些實施例，絕緣層114可使用化學氣相沉積(CVD)處理來形成，諸如電漿加強CVD(PECVD)。 按照本發明將可明瞭，其它適合用來形成絕緣層114的技術將視特定的應用而定。
此外，絕緣層114的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的絕緣層114，以確保其在外導電板開口112內之部分具有的厚度大約在100-400奈米之範圍內(例如，大約150-250奈米、大約250-350奈米、或大約100-400奈米之範圍內的任何其它子範圍)。在某些實施例中，在至少部分的IC 100上形成絕緣層114，以便襯裡於特定外導電板開口112的底部與側壁。在某些例中，絕緣層114在例如由IC 100之任何下方層(例如，研磨阻擋層106、一或多個前端層104、半導體層102、及/或特定的外導電板開口112)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的絕緣層114可以是實質的共形層。在某些其它的例中，提供於此形貌上的絕緣層114可以非一致或以其它方式改變厚度。例如，在某些情況中，絕緣層114的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合絕緣層114的尺寸將視特定的應用而定。
此外，從圖4C可看出，可在IC 100的表面上(例如，在絕緣層114上)形成障壁/晶種層116。按照某些實施例，障壁/晶種層116被組構成至少部分做為：(1)擴散障壁，以防止或減少金屬層118之材料擴散進入四周的層 (下文中討論)；以及(2)在外導電板開口112內沉積金屬層118的晶種層(下文中討論)。為此目的，在某些情況中，障壁/晶種層116可以組構成堆疊層(例如，雙層)，例如包括鈦與銅(Ti/Cu)的雙層，及/或鉭與銅(Ta/Cu)的雙層。不過，須注意，本發明所包括的障壁/晶種層116並不限於僅包括銅(Cu)的障壁/晶種層116，就更一般的意義來說，且按照某些實施例，所選擇的種材料要與金屬層118所使用的材料匹配。按照本發明將可明瞭，其它適合障壁/晶種層116的組構與材料將視特定的應用而定。
可使用各種任何技術在IC 100上形成障壁/晶種層116。例如，按照某些實施例，可使用物理氣相沉積(PVD)處理、化學氣相沉積(CVD)處理、及/或這些處理之任一個或更多個之組合來形成障壁/晶種層116。按照本發明將可明瞭，其它適合用來形成障壁/晶種層116的技術將視特定的應用而定。
此外，障壁/晶種層116的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的障壁/晶種層116，以確保其在外導電板開口112內之障壁層部分具有的厚度大約在5-20奈米之範圍內(例如，大約5-15奈米、或大約5-20奈米之範圍內的任何其它子範圍)。在某些例示情況中，要在IC 100上沉積足夠量的障壁/晶種層116，以確保其在外導電板開口112內之晶種層部分具有的厚度大約在50-150奈米之範圍內(例如，大約75-125奈米、或大約50-150奈米 之範圍內的任何其它子範圍)。在某些例中，障壁/晶種層116在例如由IC 100之任何下方層(例如，絕緣層114)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的障壁/晶種層116可以是實質的共形層。在某些其它的例中，提供於此形貌上的障壁/晶種層116可以非一致或以其它方式改變厚度。例如，在某些情況中，障壁/晶種層116的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合障壁/晶種層116的尺寸將視特定的應用而定。
從圖4C進一步可見，可在IC 100之表面上(例如，障壁/晶種層116上)形成金屬層118。按照本發明將可理解，金屬層118可用任何適合的導電金屬(或此等金屬的組合)來形成。在某些例示的情況中，金屬層118係形成自銅(Cu)及/或銅的合金。如進一步之理解，可使用任何適合的技術在IC 100上形成金屬層118，如典型之做法。在某些例示的情況中，可使用電鍍處理來形成金屬層118。按照本發明將可明瞭，其它適合用來形成金屬層118的材料與技術將視特定的應用而定。
此外，如以下參考圖4C的討論，金屬層118的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的金屬層118，以確保至少填滿特定外導電板開口112的一部分(例如，在其內形成絕緣層114與障壁/晶種層116後所剩下的部 分)。在某些其它例中，在由IC 100之任何下方層(例如，障壁層116)所提供的形貌上提供非一致或以其它方式改變厚度的金屬層118。例如，在某些情況中，金屬層118的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。在某些情況中，金屬層118可完全填滿外導電板開口112的剩餘部分(例如，在其內形成絕緣層114與障壁/晶種層116後)。按照本發明將可明瞭，其它適合的金屬層118尺寸將視特定的應用而定。
接下來的處理如圖4D所示，按照本發明之實施例，其為圖4C之IC 100在平坦化後的橫斷面視圖。按照本發明將可理解，在某些例中希望對IC 100平坦化，例如，用以去除：(1)金屬層118；(2)障壁/晶種層116；及/或(3)絕緣層114之任何不需要的餘物(例如過量)。按照本發明將可明瞭，為此目的，IC 100例如接受化學機械平坦化(CMP)處理、蝕刻與清潔處理、及/或任何其它適合的平坦化/研磨處理。在某些情況中，所選擇的平坦化處理例如對研磨阻擋層106具有選擇性，以使得在平坦化處理完成後，對層106無實質影響。按照本發明將可明瞭，其它適合用來平坦化IC 100的技術將視特定的應用而定。
在平坦化後，部分的金屬層118仍留在外導電板開口112內。按照某些實施例，此剩餘的金屬層118例如可做為電容器101的外導電板(例如，後文中的外導體板118)。按照本發明將可理解，外導體板118的幾何及/或尺寸至少部分視與其相關聯之外導電板開口112及其內部 之任何附加層(例如，絕緣層114、障壁/晶種層116)的幾何及/或尺寸而定。因此，在某些情況中，外導體板118的長度在大約50-100微米之範圍(例如，大約50-75微米、大約75-100微米、及/或大約50-100微米之範圍內的任何子範圍)。在外導電板開口112具有一般環形剖面之一般管形幾何的某些情況中，例如，外導體板118也具有實質類似的幾何與剖面。按照本發明將可明瞭，其它適合用於外導體板118的幾何與尺寸將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4E所示，其為在圖4D之IC 100形成硬遮罩層120與光阻層122之後的橫斷面視圖。如從圖4E中所見，硬遮罩層120形成在IC 100的表面上(例如，研磨阻擋層106、絕緣層114之外露端、障壁/晶種層116、及/或外導體板118上方)。按照本發明將可理解，按照某些實施例，硬遮罩層120可形成自以上例如參考硬遮罩層108所討論的任何例示性硬遮罩材料。如進一步的理解，按照某些實施例，硬遮罩層120可使用以上例如參考硬遮罩層108所討論的任何例示性技術來形成。
此外，硬遮罩層120之尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，硬遮罩層120厚度範圍大約在1.0-5.0微米(例如，大約1.0-2.5微米、大約2.5-5.0微米、或大約1.0-5.0微米之範圍中的任何其它子範圍)。在某些例中，硬遮罩層120之厚度至少部分是根據開口124所要蝕入IC 100的深度(下文中討論) 來選擇。在某些例中，例如，硬遮罩層120在IC 100之任何下方層(例如，研磨阻擋層106、絕緣層114、障壁/晶種層116、及/或外導體板118)所提供的形貌上具有實質均的厚度。在某些例中，提供於此形貌上的硬遮罩層120可以是實質的共形層。在某些其它的例中，提供於此形貌上的硬遮罩層120可以不一致或以其它方式改變厚度。例如，在某些情況中，硬遮罩層120的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合用來形成硬遮罩層120的組構、尺寸、材料、及技術將視特定的應用而定。
此外，從圖4E可進一步看出，可在IC 100的表面上(例如，硬遮罩層120上)形成光阻層122。按照本發明將可理解，按照某些實施例，例如，光阻層122可形成自前文參考光阻層110所討論的任何例示性光阻材料。如進一步的理解，光阻層122例如可使用前文參考光阻層110所討論的任何例示性技術(例如，沉積、曝光、及/或顯影)來形成。按照本發明將可明瞭，其它適合用來形成光阻層122的材料與技術將視特定的應用而定。
此外，光阻層122的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，光阻層122的厚度可在大約0.3-5.0微米之範圍(例如，大約0.3-2.5微米、大約2.5-5.0微米、或大約0.3-5.0微米之範圍內的任何其它子範圍)。在某些例中，光阻層122在IC 100之 任何下層(例如，硬遮罩層120)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的光阻層122可以是實質的共形層。在另些例中，提供於此形貌上的光阻層122可以不一致或以其它方式改變厚度。例如，在某些情況中，光阻層122的第一部分具有在第一範圍內的厚度，而它的第二部分具有在第二且不同範圍內的厚度。按照本發明將可明瞭，光阻層122之其它適合的尺寸將視特定的應用而定。
按照某些實施例，光阻層122可被處理以便在其內形成一或多個開口122'。按照某些實施例，開口122'形成在IC 100其中要形成內板開口124的區域上(後文討論)。光阻層122之特定開口122'的尺寸，可按特定之目標應用或終端用途的需要而自訂。例如，在某些情況中，所提供之特定開口122'的深度可橫過光阻層122之整個厚度，因此而露出下方硬遮罩層120的表面。此外，按照本發明將可理解，特定開口122'的寬度，至少部分決定於形成在其下方之內導電板開口124(下文討論)的寬度/直徑(W I )。按照本發明將可明瞭其它適合一或多個開口122'的尺寸將視特定之應用而定。
按照本發明之實施例，接下來的處理如圖4F所示，其為在圖4E之IC 100形成內導電板開口124後的橫斷面視圖。按照某些實施例，可藉由利用經圖案化的光阻層122(例如，製作有一或多個開口122'的圖案)做為遮罩，並蝕刻穿過硬遮罩層120、研磨阻擋層106、障壁/晶種層 116、絕緣層114、及/或一或多個前端層104，並進入半導體層102，以在IC 100中形成內導電板開口124。為此目的，按照某些實施例，可使用各向異性的乾電漿蝕刻處理來形成內導電板開口124。蝕刻化學可按需要而自訂，且在某些例中例如是可利用脈衝式或分時多工(例如，博希法)的蝕刻。在某些情況中，所選擇的蝕刻處理要對外導體板118之材料(例如，銅)具選擇性，但對絕緣層114之材料(例如，二氧化矽)或障壁/晶種層116之材料(例如，鈦；鉭)不具選擇性，以致於，在蝕刻處理期間，絕緣層114與障壁/晶種層116位在電容器101之外導體板118內側壁上的部分被去除，而外導體板118保持實質的完整(例如，不受影響或影響可忽略不計)。因此，按照某些實施例，就意義上來說，內導體板132(下文討論)的位置可視為與外導體板118的位置自對齊。按照本發明將可明瞭，其它適合用來形成內導電板開口124的技術將視特定的應用而定。
如本文之討論，內導電板開口124可被組構到主晶粒的部分至少有：(1)障壁層126；(2)電容器介電層128；(3)障壁/晶種層130；及/或(4)電容器101的內導體板132。為此目的，按照某些實施例，內導電板開口124的幾何及/或尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，內導電板開口124可具有一般的圓柱形幾何，其橫斷剖面是一般的圓形。在某些實施例中，內導電板開口124具有的深度(D I )例如在大約50- 100微米的範圍(例如，大約50-75微米、大約75-100微米、或大約50-100微米之範圍內的任何其它子範圍)。在某些例中，所提供之內導電板開口124的深度D I 稍大於(例如，大約大20%以內)前文所討論之外導電板開口112的深度D O 。在某些實施例中，內導電板開口124具有的寬度/直徑(W I )例如在大約2-10微米的範圍(例如，大約2-6微米、大約6-10微米、或大約2-10微米之範圍內的任何子範圍)。按照本發明將可明瞭，其它適用於內導電板開口124的幾何及尺寸將視特定的應用而定。
按照本發明之實施例，接下來的製程如圖4G所示，其為在圖4F之IC 100去除了任何剩餘之經圖案化的光阻層122及硬遮罩層120之後，並在形成障壁層126、介電層128、障壁/晶種層130、及金屬層132之後的橫斷面視圖。如圖中所見，IC 100上任何剩餘的光阻層122與硬遮罩層120都被去除。不過，須注意，在某些情況中，用於形成內導電板開口124的蝕刻時間要夠長，例如，使得在此蝕刻處理期間能將光阻層122部分或全部蝕離。此外，在某些情況中，例如，可能還有一或多次另外的清潔，以去除在蝕刻處理絕緣層102以形成內導電板開口124的期間所形成的任何蝕刻聚合物。按照本發明將可明瞭，其它適合用來去除光阻層122及/或硬遮罩層120之剩餘物(如果有)的技術將視特定的應用而定。
如從圖4G所見。可在IC 100的表面上(例如，在研磨阻擋層106、絕緣層114、障壁/晶種層116、外導體板 118、半導體層102、及/或內導電板開口124所提供的形貌上)形成障壁層126。按照某些實施例，障壁層126可被組構成至少部分做為擴散障壁，以防止或減少金屬層118之材料擴散進入四周的層。按照本發明將可理解，按照某些實施例，障壁層126可形成自例如前文參考障壁/晶種層116所討論的任何例示性障壁層材料。在某些其它的實施例中，障壁層126可形成自鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、及/或這些材料任一個或更多個之組合。在某些情況中，障壁/晶種層116與障壁層126之材料的成分彼此不同，且因此在IC 100上之那些層116與126的介接處彼此間仍保有實體的區別。不過，在另些情況中，障壁/晶種層116與障壁層126之材料的成分類似，且因此在IC 100上之那些層116與126之間沒有或很小的實體區別。如進一步的理解，按照某些實施例，障壁層126可使用例如前文參考障壁/晶種層116所討論的任何例示性技術來形成。按照本發明將可明瞭，其它適合用來形成障壁層126的材料與技術將視特定的應用而定。
此外，障壁層126的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的障壁層126，以確保其在內導電板開口124內之部分具有的厚度大約在5-20奈米之範圍內(例如，大約5-15奈米、或大約5-20奈米之範圍內的任何其它子範圍)。在某些例中，障壁層126在例如由IC 100之任何下方層(例如，在研磨阻擋層106、絕緣層114、障壁 /晶種層116、外導體板118、半導體層102、及/或內導電板開口124)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的障壁層126可以是實質的共形層。在某些其它例中，提供於此形貌上的障壁層126可以非一致或以其它方式改變厚度。例如，在某些情況中，障壁層126的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合障壁層126的尺寸將視特定的應用而定。
如從圖4G進一步可見，可在IC 100之表面上(例如，障壁層126上)形成介電層128。按照某些實施例，介電層128可被組構成至少部分做為電容器101的中間絕緣/介電層。為此目的，介電層128可形成自任何適合的介電或絕緣材料(或此等材料的組合)。例如，在某些實施例中，介電層128可形成自：氧化鉿(HfO2)、氧化鋁(Al2O3)、二氧化矽(SiO2)、二氧化鋯(ZrO2)、矽酸鉿(HfSiO4)、矽酸鋯(ZrSiO4)、及/或這些材料任一個或更多個之組合。在某些情況中，介電層128可以是介電常數(κ值)大於或等於大約3.9的介電材料(例如，大於或等於大約5.0、大於或等於大約10.0、大於或等於大約15.0、大於或等於大約20.0、大於或等於大約25.0)。在另些情況中，介電層128可以是介電常數(κ值)小於大約3.9的介電材料(例如，小於大約3.0、小於大約2.0、小於大約1.0)。更一般來說，介電層128之材料成分與介電特性可按特定的目標應用或終端用途之需要而自訂。按照本發明 將可明瞭，其它適合用於介電層128的材料將視特定的應用而定。
在IC 100上形成介電層128可使用各種任何技術。例如，按照某些實施例，介電層128之形成可使用：原子層沉積(ALD)製程、化學氣相沉積(CVD)製程，諸如電漿加強CVD(PECVD)、及/或這些技術中任一或更多的組合。按照本發明將可明瞭，其它適合用來形成介電層128的技術將視特定的應用而定。
此外，介電層128的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，要在IC 100上沉積足夠量的介電層128，以確保其在內導電板開口124之部分的厚度在大約50-200奈米之範圍(例如，大約50-125奈米、大約125-200奈米、大約50-200奈米之範圍內的任何其它子範圍)。在某些例中，介電層128在例如由IC 100之任何下方層(例如障壁層126)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的介電層128可以是實質的共形層。在某些其它的例中，提供於此形貌上的介電層128可以非一致或以其它方式改變厚度。例如，在某些情況中，介電層128的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合介電層128的尺寸將視特定的應用而定。
此外，從圖4G中可看出，可在IC 100的表面上(例如，介電層128上)形成障壁/晶種層130。按照某些實施 例，障壁/晶種層130被組構成至少部分做為：(1)擴散障壁，以防止或減少金屬層132之材料擴散進入四周的層(下文中討論)；以及(2)於內導電板開口124內沉積金屬層132的晶種層(下文中討論)。為此目的，在某些情況中，障壁/晶種層130可以組構成堆疊層(例如，雙層)，例如包括鈦與銅(Ti/Cu)的雙層，及/或鉭與銅(Ta/Cu)的雙層。不過，須注意，本發明並不限於僅包括其包括銅(Cu)的障壁/晶種層130，就更一般的意義來說，且按照某些實施例，所選擇的種材料要與金屬層132所使用的材料匹配。此外，按照本發明將可理解，按照某些實施例，障壁/晶種層130可使用例如前文參考障壁/晶種層116所討論的任何例示性技術來形成。按照本發明將可明瞭，其它適合用於形成障壁/晶種層130的組構、材料、與技術將視特定的應用而定。
此外，障壁/晶種層130的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的障壁/晶種層130，以確保其在內導電板開口124內之障壁層部分具有的厚度大約在5-20奈米之範圍內(例如，大約5-15奈米、或大約5-20奈米之範圍內的任何其它子範圍)。在某些例示情況中，要在IC 100上沉積足夠量的障壁/晶種層130，以確保其在內導電板開口124內之晶種層部分具有的厚度大約在50-150奈米之範圍內(例如，大約75-125奈米、或大約50-150奈米之範圍內的任何其它子範圍)。在某些例中，障壁/晶種層 130在例如由IC 100之任何下方層(例如介電層128)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的障壁/晶種層130可以是實質的共形層。在某些其它的例中，提供於此形貌上的障壁/晶種層130可以非一致或以其它方式改變厚度。例如，在某些情況中，障壁/晶種層130的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合障壁/晶種層130的尺寸將視特定的應用而定。
從圖4G進一步可見，可在IC 100之表面(例如，障壁/晶種層130上)上形成金屬層132。按照本發明將可理解，按照某些實施例，金屬層132可用例如前文參考金屬層118所討論之任何例示性導電材料來形成。如進一步之理解，按照某些實施例，可使用例如前文參考金屬層118所討論的任何例示性技術來形成金屬層132。按照本發明將可明瞭，其它適合用來形成金屬層132的材料與技術將視特定的應用而定。
此外，如以下參考圖4H之討論，金屬層132的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，要在IC 100上沉積足夠量的金屬層132，以便確保其填充至少部分的內導電板開口124(例如，在其內形成障壁層126、介電層128、及障壁/晶種層130之後所剩下的部分)。在某些其它例中，金屬層132在IC 100之任何下方層(例如，障壁/晶種層130)所提供的形貌上不一 致或以其它方式改變厚度。例如，在某些情況中，金屬層132的第一部分具有在第一範圍內的厚度，而其第二部分具有在不同之第二範圍內的厚度。在某些情況中，金屬層132可完全填滿內導電板開口124的剩餘部分(例如，在其內形成了障壁層126、介電層128、及障壁/晶種層130之後)。按照本發明將可明瞭，其它適合金屬層132的尺寸將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4H所示，其為圖4G之IC 100在平坦化後的橫斷面視圖。按照本發明將可理解，在某些例中希望對IC 100平坦化，例如，去除：(1)金屬層132；(2)障壁/晶種層130；(3)介電層128；及/或(4)障壁層126之任何不需要的餘物(例如過量)。按照本發明將可明瞭，為此目的，IC 100例如經歷化學機械平坦化(CMP)處理、蝕刻與清潔處理、及/或任何其它適合的平坦化/研磨處理。在某些情況中，所選擇的平坦化處理例如對研磨阻擋層106具有選擇性，以使得在平坦化/研磨處理完成後，對層106無實質影響。按照本發明將可明瞭，其它適合用來平坦化IC 100的技術將視特定的應用而定。
在平坦化後，部分的金屬層132仍留在內導電板開口124內。按照某些實施例，此剩餘的金屬層132例如可用做為電容器101的內導體板(例如，後文中的內導體板132)。按照本發明將可理解，內導體板132的幾何及/或尺寸至少部分視與其相關聯之內導電板開口124及其內部 之任何附加層(例如，障壁層126；介電層128；及障壁/晶種層130)的幾何及/或尺寸而定。因此，在某些情況中，內導體板132具有的長度在大約50-100微米之範圍(例如，大約50-75微米、大約75-100微米、及/或大約50-100微米之範圍內的任何子範圍)。在某些例中，內導體板132具有的寬度/直徑例如在大約2-10微米的範圍(例如，大約2-6微米、大約6-10微米、或大約2-10微米之範圍內的任何子範圍)。在內導電板開口124具有一般圓形橫剖面之一般圓柱形幾何的某些情況中，例如，內導體板132具有實質類似的幾何與剖面。在某些例中，內導體板132例如被組構成貫穿本體通孔(TBV)。此外，如前所指明，在某些實施例中，內導體板132之位置可被視為例如與外導體板118的位置自對齊。按照本發明將可明瞭，其它適合內導體板132的幾何與尺寸將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4I所示，其為圖4H之IC 100在形成了一或多個後端層134與金屬凸塊層136之後的橫斷面視圖。如圖中所見，IC 100包括形成於其上的一或多個後端層134。在某些實施例中，後端層134至少部分是形成在研磨阻擋層106上。不過，本發明並不限於此，如在某些其它的實施例中，其希望於在IC 100上形成一或多個後端層134之前，先去除部分或全部的研磨阻擋層106。按照本發明將可理解很多組構。按照某些實施例，後端層134可包括(1)一或多個後端佈線 層；(2)一或多個遠後端保護層；及/或(3)一或多個金屬重佈層(RDL)。在某些例中，後端層134可包括一或多個去耦電容器。在某些例中，後端層134可包括一或多個隨機存取記憶體裝置，諸如內嵌的動態隨機存取記憶體(eDRAM)，及/或自旋轉矩式隨機存取記憶體(STT-RAM)。在某些情況中，一或多個後端層134的結構上可集聚另外的層及/或組件。按照本發明將可明瞭，其它適合包括在IC 100之一或多個後端層134中的層及/或裝置將視特定的應用而定。
從圖4I可進一步看出，可在IC 100上(例如，一或多個後端層134上)形成金屬凸塊層136。金屬凸塊層136可使用任何適合的導電金屬(或這些金屬的組合)來形成，如典型的做法。例如，在某些情況中，金屬凸塊層136可形成自：鉛錫(Pb-Sn)焊料；錫銀(Sn-Ag)焊料；錫銅(Sn-Cu)焊料；金(Au)；及/或這些焊料任一個或更多個之組合。此外，可使用任何的技術在IC 100上形成金屬凸塊層136，如典型的做法。此外，金屬凸塊層136的尺寸可按特定的目標應用或終端用途之需要而自訂。按照本發明將可明瞭，其它適合用來形成金屬凸塊層136的材料、尺寸、及技術將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4J所示，其為圖4I之IC 100在沉積了黏著層138並與承載基板140黏合後的橫斷面視圖。如所見，在IC 100的表面上(例如，在金屬凸塊層136或一或多個後端層134上)可沉 積黏著層138。黏著層138可形成自任何適合的黏合材料(或這些材料的組合)，如典型的做法。按照某些實施例，例如，黏著層138可形成自溶劑釋離的膠、雷射釋離的膠、及/或熱釋離的膠。此外，按照本發明將可理解，可使用任何適合的技術在IC 100上形成黏著層138，如典型的做法。此外，用於黏著層138之黏著材料的量可按特定的目標應用或終端用途之需要而自訂。按照本發明將可明瞭，其它適合用來形成黏著層138的材料、量、及技術將視特定的應用而定。
按照某些實施例，承載基板140可藉由暫時的方式或其所想要的方式與IC 100的表面黏合。承載基板140的材料成分與組構可按特定的目標應用或終端用途之需要而自訂。在某些情況中，例如，承載基板140可為祼矽晶圓或玻璃晶圓。在某些情況中，如果黏著層138包括溶劑釋離的膠，則承載基板140例如可包括孔道，以有助於應用溶劑使承載基板140與IC 100脫離。在某些情況中，如果黏著層138包括雷射釋離的膠，則承載基板140可以為透明，以有助於應用雷射光使承載基板140與IC 100脫離。此外，承載基板140的尺寸可按特定的目標應用或終端用途之需要而自訂。按照本發明將可明瞭，其它適合用於承載基板140的材料、組構、及尺寸將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4K所示，其為圖4J之IC 100在減薄後的橫斷面視圖。按照某些實 施例，IC 100可被減薄以去除：(1)半導體層102、(2)障壁層126、(3)絕緣層114、(4)介電層128、(5)障壁/晶種層116、及/或(6)障壁/晶種層130之任何不需要的部分。按照本發明將可明瞭，為此目的，IC 100可接受例如：研磨處理、化學機械平坦化(CMP)處理、蝕刻與清潔處理(例如，使用電漿蝕刻及/或矽塊蝕刻劑)、及/或任何其它適合的平坦化及/或拋光處理。在某些情況中，在減薄後，電容器101的內導體板132與外導體板118露出IC 100的表面，如有需要，露出電容器101的外露端供進一步處理。此外，在減薄後，IC 100將接受一或多次清潔處理，例如，去除半導體層102表面的任何銅(Cu)或其它導電金屬(用於製造導電板132與118)。按照某些實施例，此有助於防止或減少金屬通過半導體層102的擴散並進入一或多個前端層104。在某些例中，此有助於最小化或以其它方式降低電晶體裝置的性能衰退。按照本發明將可明瞭，其它適合用來減薄IC 100的技術將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4L所示，其為圖4K之IC 100在形成介電層142與光阻層144後的橫斷面視圖。如所見，可在IC 100的表面上(例如，在半導體層102、絕緣層114、障壁/晶種層116、外導體板118、障壁層126、介電層128、障壁/晶種層130、及/或內導體板132所提供的形貌上)形成介電層142。介電層142可形成自各種任何適合的介電材料。例如，在某些情況中，介電層142可形成自：氮化矽(Si3N4)、碳化矽 (SiC)、二氧化矽(SiO2)、及/或這些材料任一個或更多個之組合。按照某些實施例，在某些情況中，介電層142至少部分做為保護層，其提供密封的障壁以保護下方的半導體層102不受微量金屬及/或濕氣的污染。此外，可使用任何適合的技術在IC 100上形成介電層142，且在某些情況中，例如可使用化學氣相沉積(CVD)處理，諸如電漿加強CVD(PECVD)處理來形成。按照本發明將可明瞭，其它適合用來形成介電層142的材料與技術將視特定的應用而定。
此外，介電層142的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，介電層142具有的厚度在大約0.5-2.0微米的範圍(例如，大約0.5-1.25微米、大約1.25-2.0微米、大約0.5-2.0微米之範圍內的任何其它子範圍)。在某些例中，介電層142在例如由IC 100之任何下方層(例如，在半導體層102、絕緣層114、障壁/晶種層116、外導體板118、障壁層126、介電層128、障壁/晶種層130、及/或內導體板132)所提供的形貌上具有實質一致的的厚度。在某些例中，提供於此形貌上的介電層142係實質的共形層。在某些其它的例中，提供於此形貌上的介電層142可以是非一致或以其它方式改變厚度。例如，在某些情況中，介電層142的第一部分具有在第一範圍內的厚度，而它的第二部分具有在不同之第二範圍內的厚度。按照本發明將可明瞭，其它適合介電層142之的尺寸將視特定的應用而定。
如所見，可在IC 100的表面上(例如，介電層142上)形成光阻層144。按照本發明將可理解，按照某些實施例，光阻層144例如可形成自前文參考光阻層110所討論的任何例示性光阻材料。如進一步的理解，按照某些實施例，光阻層144例如可使用前文參考光阻層110所討論的任何例示性技術(例如，沉積、曝光、及/或顯影)來形成。按照本發明將可明瞭，其它適合用來形成光阻層144的材料與技術將視特定的應用而定。
此外，光阻層144的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，光阻層144的厚度可在大約0.3-5.0微米之範圍(例如，大約0.3-2.5微米、大約2.5-5.0微米、或大約0.3-5.0微米之範圍內的任何其它子範圍)。在某些例中，光阻層144在IC 100之任何下層(例如，介電層142)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的光阻層144可以是實質的共形層。在另些例中，提供於此形貌上的光阻層144可以不一致或以其它方式改變厚度。例如，在某些情況中，光阻層144的第一部分具有在第一範圍內的厚度，而它的第二部分具有在第二且不同範圍內的厚度。按照本發明將可明瞭，其它適合光阻層144的尺寸將視特定的應用而定。
按照某些實施例，光阻層144可被處理以便在其內形成一或多個開口144'。按照某些實施例，特定之開口144'可形成在光阻層144中位於電容器101之外導體板118上 方的位置。同樣地，及按照某些實施例，開口144'可形成在光阻層144中位於電容器101之內導體板132上方的位置。光阻層144之特定開口144'的尺寸可按特定的目標應用或終端用途之需要而自訂。在某些情況中，所提供之特定開口144'的深度例如橫過光阻層144的整個厚度，因此露出下方介電層142的表面。此外，按照本發明將可理解，特定開口144'的寬度至少部分決定形成在介電層142內之對應開口142'的尺寸(下文討論)。按照本發明將可明瞭，其它適合一或多個開口144'的尺寸將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4M所示，其為圖4L之IC 100在圖案化介電層142後的橫斷面視圖。如所見，在介電層142中形成一或多個開口142'。按照某些實施例，介電層142可被處理，以便在電容器101之外導體板118的上方形成開口142'，及在電容器101之內導體板132的上方形成另一開口142'。如本文之討論，按照某些實施例，由於此組構，開口142'允許電端點連接到內導體板132與外導體板118。此外，按照本發明將可理解，特定開口142'的尺寸(例如寬度)可按特定的目標應用或終端用途之需要而自訂，且至少部分視與其相關聯之光阻層144的開口144'尺寸而定。
按照某些實施例，可利用經圖案化的光阻層144(例如，以一或多個開口144'圖案化)做為遮罩並蝕刻穿過介電層142來形成開口142'。為此目的，按照某些實施例， 可使用各向異性乾電漿蝕刻處理及/或濕蝕刻處理來形成開口142'。蝕刻化學可視需要而自訂，且例如在某些例中是可利用脈衝式或分時多工(例如，博希法)的蝕刻。在介電層142包括氮化矽(Si3N4)的某些情況中，例如，可使用利用氫氟酸(HF)或緩衝性氫氟酸(例如NH4F/HF)或熱磷酸(H3PO4)的濕蝕刻化學來蝕刻開口142'。在某些情況中需要停止蝕刻介電層142，例如，當到達下方的內導體板132及/或外導體板118時。按照本發明將可明瞭，其它適合用來在介電層142中形成特定開口142'的技術將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4N所示，其為圖4M之IC 100在去除任何剩餘之經圖案化的光阻層144及形成障壁/黏著層146、一或多個重佈層(RDL)148、介電層150、及表面處理層152後的橫斷面視圖。如所見，可去除IC 100之任何剩餘的光阻層144。此外，在某些情況中，會有一或多次附帶的清潔，例如，用以去除IC 100表面上之任何剩餘的蝕刻聚合物及/或殘留物。按照本發明將可明瞭，其它適合用來去除光阻層144之剩餘物(如果有)的技術將視特定的應用而定。
如所見，可在IC 100的表面上(例如，經圖案化的介電層142上)形成障壁/黏著層146。障壁/黏著層146可形成自任何適合的障壁及/或黏著材料(或這類材料的組合)。例如，在某些情況中，障壁/黏著層146可形成自：鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鎢(Ti-W)合 金、及/或這些材料任一個或更多個之組合。此外，可使用任何適合的技術在IC 100上形成障壁/黏著層146，且按照某些實施例，可使用物理氣相沉積(PVD)處理來形成。按照本發明將可明瞭，其它適合用來形成障壁/黏著層146的材料與技術將視特定的應用而定。
此外，障壁/黏著層146之尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，障壁/黏著層146的厚度可在大約250-1,000埃之範圍(例如，大約250-500埃、大約500-750埃、大約750-1,000埃、或大約250-1,000埃之範圍內的任何其它子範圍)。在某些例中，障壁/黏著層146在例如由IC 100之下層所提供的形貌(例如，經圖案化的介電層142)上具有實質一致的厚度。在某些例中，提供於此形貌上的障壁/黏著層146可以是實質的共形層。在另些例中，提供於此形貌上的障壁/黏著層146可以不一致或以其它方式改變厚度。例如，在某些情況中，障壁/黏著層146的第一部分具有在第一範圍內的厚度，而它的第二部分具有在第二且不同範圍內的厚度。按照本發明將可明瞭，其它適合障壁/黏著層146的尺寸將視特定的應用而定。
此外，如從圖4N所見，可在IC 100的表面上(例如，障壁/黏著層146上)形成一或多個重佈層(RDL)148。RDL 148可由任何適合的導電金屬(或此些材料的組合)來形成。例如，在某些情況中，RDL 148可形成自：銅(Cu)、鋁(Al)、及/或這些材料任一個或更多個的組合。此 外，可使用任何適合的技術在IC 100上形成RDL 148，如典型的做法。例如，按照某些實施例，RDL 148可使用電鍍穿孔光阻(plate-through resist)及/或半加成製程(semi-additive process flow)來形成。按照本發明將可明瞭，其它適合用來形成特定RDL 148的材料與技術將視特定的應用而定。
此外，特定RDL 148之尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，一或多個RDL 148的高度可在大約1.0-10.0微米之範圍(例如，大約1.0-5.0微米、大約5.0-10.0微米、或大約1.0-10.0微米之範圍內的任何其它子範圍)。在某些情況中，特定RDL 148可包括從其延伸的通孔(或其它互連結構)，其位於形成在介電層142內之特定開口142'的上方。按照本發明將可明瞭，其它適合一或多個RDL 148的尺寸將視特定的應用而定。
如從圖4N進一步可見，可在IC 100之表面上(例如，一或多個RDL 148及/或介電層142)形成介電層150。按照某些實施例，介電層150至少部分可做為保護層(例如，遠後端保護層)，其提供密封的障壁以保護一或多個下方的RDL 148。為此目的，介電層150可形成自任何適合的介電材料(或這些材料的組合)。例如，在某些情況中，介電層150可形成自：氮化矽(Si3N4)、碳化矽(SiC)、及/或這些材料任一個或更多個之組合。在某些情況中，介電層150可被組構成做為介電層，用於邏輯/記 憶體介面或用於將活性晶粒之背側連接到另一(例如上方)晶粒的凸塊結構。按照本發明將可明瞭，其它適合介電層150的材料將視特定的應用而定。
此外，可使用各種任何的技術在IC 100上形成介電層150。例如，按照某些實施例，介電層150可使用化學氣相沉積(CVD)處理，諸如電漿加強CVD(PECVD)。按照本發明將可明瞭，其它適合用來形成介電層150的技術將視特定的應用而定。
此外，介電層150的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，介電層150的厚度可在大約0.5-2.0微米之範圍(例如，大約0.5-1.25微米、大約1.25-2.0微米、或大約0.5-2.0微米之範圍內的任何其它子範圍)。在某些例中，介電層150在IC 100之任何下方層(例如，RDL 148及/或介電層142)所提供的形貌上具有實質一致的厚度。在某些例中，提供於此形貌上的介電層150可以是實質的共形層。在另些例中，提供於此形貌上的介電層150可以不一致或以其它方式改變厚度。例如，在某些情況中，介電層150的第一部分具有在第一範圍內的厚度，而它的第二部分具有在第二且不同範圍內的厚度。按照本發明將可明瞭，其它適合介電層150的尺寸將視特定的應用而定。
按照某些實施例，可在介電層150中製作一或多個開口150'(例如，接合墊開口)的圖案。按照某些實施例，可在介電層150中位於與電容器101之外導體板118相關聯 之RDL 148的上方形成特定的開口150'。同樣地，按照某些實施例，可在介電層150中位於與電容器101之內導體板132相關聯之RDL 148的上方形成開口150'。介電層150之特定開口150'的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些情況中，所提供之特定開口150'的深度橫過介電層150的整個厚度，因此，露出下方RDL 148的表面。按照本發明將可明瞭，其它適合一或多個開口150'的尺寸將視特定的應用而定。
此外，如從圖4N所見，可在IC 100的表面上(例如，RDL 148上之特定開口150'內及/或部分的介電層150上)形成表面處理層152。按照某些實施例，表面處理層152可以是焊接相容且可包括：(1)凸塊部152a、及(2)帽蓋膜部152b。按照某些實施例，特定的凸塊部152a至少部分位在形成於介電層150內的開口150'內，且與下方的RDL 148實體接觸。按照某些實施例，特定的凸塊部152a上形成有帽蓋膜部152b。
表面處理層152可由各種任何適合的材料，及使用任何適合的技術或這些技術的組合來形成。例如，按照某些實施例，考慮以下的表1，其表列用於形成表面處理層152(例如，凸塊部152a及/或帽蓋膜部152b)之適合的材料與相關之技術的例子。
詳細描述
不過，須注意，本發明並不限於這些用於形成表面處理層152的例示性成分與技術，更一般來說，例如，表面 處理層152可視特定的目標應用或終端用途所使用之晶片對晶片的焊接材料及/或晶片對晶片的結合方法之需要而自訂。其他用於形成表面處理層152的合適材料及/或技術將取決於既定應用且將因本文而變得顯而易見。
此外，表面處理層152的尺寸可按特定的目標應用或終端用途之需要而自訂。例如，在某些實施例中，表面處理層152之凸塊部152a的厚度在大約2.0-4.0微米之範圍(例如，大約2.0-3.0微米、大約3.0-4.0微米、或大約2.0-4.0微米之範圍內的任何其它子範圍)。在某些情況中，相鄰的凸塊部152a間相隔的距離在大約30-400微米之範圍(例如，大約30-120微米、大約120-210微米、大約210-300微米、大約300-400微米、或大約30-400微米之範圍內的任何其它子範圍)。在某些實施例中，表面處理層152之帽蓋膜部152b的厚度在大約50-200奈米之範圍(例如，大約50-100奈米、大約100-150奈米、大約150-200奈米、或大約50-200奈米之範圍內的任何其它子範圍)。在某些例中，表面處理層152之帽蓋膜部152b在IC 100之任何下方層所提供的形貌(例如，凸塊部152a及/或介電層150)上具有實質一致的厚度。在某些其它例中，提供於此形貌上之表面處理層152的帽蓋膜部152b可以是實質的共形層。在另些例中，提供於此形貌上之表面處理層152的帽蓋膜部152b可以不一致或以其它方式改變厚度。例如，在某些情況中，表面處理層152之帽蓋膜部152b的第一部分具有在第一範圍內的厚度，而它的 第二部分具有在第二且不同範圍內的厚度。按照本發明將可明瞭，其它適合表面處理層152(凸塊部152a、帽蓋膜部152b)的尺寸將視特定的應用而定。
不過，須注意，本發明並不限於僅提供IC 100表面處理層152。例如，按照某些其它實施例，可在IC 100上選用性地提供一或多個覆晶凸塊(例如，控制塌陷高度晶片連接或C4)以取代表面處理層152。當利用時，特定的覆晶凸塊可形成自任何適合的導電材料(或這些材料的組合)。例如，在某些情況中，覆晶凸塊可形成自：錫(Sn)、銅(Cu)、銦(In)、金(Au)、鉛錫(Pb-Sn)合金、錫銀(Sn-Ag)合金、錫銀銅(Sn-Ag-Cu)合金、錫銅(Sn-Cu)合金、及/或這些材料任一個或更多個之組合。此外，按照本發明將可理解，特定的覆晶凸塊可使用任何適合的技術(例如，網版印刷處理及/或電鍍處理)來形成，如典型的做法。此外，特定覆晶凸塊的尺寸可按特定的目標應用或終端用途之需要而自訂。按照本發明將可明瞭，其它適合用來形成特定覆晶凸塊的材料、組構、及技術將視特定的應用而定。
按照本發明之實施例，接下來的處理如圖4O所示，其為圖4N之IC 100在承載基板140脫離後的橫斷面視圖。可使用任何適合的技術使承載基板140脫離IC 100，如典型的做法。按照本發明將可理解，特定的剝離技術至少部分根據所使用之黏著層138的類型(例如，溶劑釋離、雷射釋離、及/或熱釋離)來選擇。在承載基板140脫離之後，視需要，IC 100可供下游使用及/或進一步處 理。例如，按照某些實施例，IC 100提供了可在其上集聚其它層及/或組件的結構。
按照某些實施例，使用本發明的技術可提供被組構成可做各種電連接的貫穿本體通孔(TBV)隔離同軸電容器101。例如，按照某些實施例，內導體板132可與RDL 148電連接，及外導體板118可與相同及/或不同的RDL 148電連接。按照某些其它的實施例，內導體板132可與後端層134電連接，及外導體板118可與相同及/或不同的後端層134電連接。在某些實施例中，內導體板132可與RDL 148電連接，而外導體板118可與後端層134電連接。在某些其它的實施例中，內導體板132可與後端層134電連接，而外導體板118可與RDL 148電連接。
在某些情況中，內導體板132例如與後端層134的兩或多個位置電連接。在某些例中，內導體板132例如與後端層134的兩或多個位置電連接。在某些情況中，外導體板118例如與後端層134的兩或多個位置電連接。在某些例中，內導體板132例如與RDL 148的兩或多個位置電連接。在某些實施例中，內導體板132與RDL 148及後端層134電連接。在某些實施例中，外導體板118與RDL 148及後端層134電連接。按照本發明將可明瞭許多組構與組合。
例如，在某些例中，視特定的目標應用或終端用途之需要，希望複數個TBV隔離同軸電容器101彼此電連接以提供較高及/或較低的電容值。為此目的，在某些實施 例中，可串聯兩或多個電容器101。在另些實施例中，可並聯兩或多個電容器101。關於並聯，在某些這樣的情況中，可將電容器陣列中之每一個電容器101各自的內導體板132短路在一起(例如，藉由RDL及/或活性金屬層)，並將它們各自的外導體板118短路在一起(例如，藉由RDL及/或活性金屬層)。關於另些並聯，在某些這樣的情況中，電容器陣列中之每一個電容器101的連接，係使所形成之它們各自的外導體板118具有共同/共用的外側壁。亦即，所形成之鄰接的電容器101彼此間靠的夠近，以使得它們各自之外導體板118的外側壁有一或多個點彼此實體接觸。在某些情況中，此種組構有助於節省可用的晶粒面積。另在某些其它的情況中，電容器101可包括被單一個外導體板118包圍的複數個(例如，2個、3個、4個、5個、或更多個)內導體板132。按照本發明將可明瞭其它適合TBV隔離同軸電容器101的組構與變化。
系統例
圖5說明按照例示性實施例以使用本發明之技術所形成之積體電路結構或裝置所實施的計算系統1000。如所見，計算裝置1000裝有主機板1002。主機板1002可包括若干個組件，包括但不限於處理器1004及至少一個通訊晶片1006，每一個皆實體且電耦接至主機板1002或以其它方式整合於其內。如所理解，主機板1002例如是任何的印刷電路板，無論是主板、安裝在主板上的子板、或 是系統1000之唯一的電路板、等。視應用而定，計算系統1000可包括一或多個其它的組件，這些組件可以也可以不與主機板1002實體與電耦接。這些其它的組件可包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、喇叭、照相機、及大量儲存裝置(諸如硬式磁碟機、光碟(CD)、數位光碟(DVD)、等)。包括在計算系統1000中的任何組件都可包括使用按照例示性實施例之本發明的技術所形成的一或多個積體電路結構或裝置。在某些實施例中，多項功能可整合成一或多個晶片(例如，須注意，通訊晶片1006可以是處理器1004的一部分或以其它方式整合入處理器1004)。
通訊晶片1006使往來於計算系統1000的資料傳輸能夠無線通訊。名詞“無線”及其衍生可用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可通過使用經調變的電磁輻射經由非固態媒體傳遞資料。該名詞並非暗示相關的裝置不包含任何導線，雖然在某些實施例中的確不包含。通訊晶片1006可實施任何種類的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE 802.16系列)、IEEE 802.20，長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、 CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及命名為3G、4G、5G、或以上之任何其它的無線協定。計算系統1000可包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於較短程的無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片1006可專用於較長程的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在某些實施中，處理器的積體電路晶粒所包括的板載電路，係以使用按本文各處所描述之發明技術所形成的一或多個積體電路結構或裝置來實施。名詞“處理器”可指任何用來處理例如來自暫存器及/或記憶體之電子資料，並將該電子資料轉換成可儲存在暫存器及/或記憶體中之其它電子資料的任何裝置或裝置的一部分。
通訊晶片1006也包括封裝在通訊晶片1006內的積體電路晶粒。按照某些這樣的例式性實施例，通訊晶片的積體電路晶粒包括使用按本文所描述之發明技術所形成的一或多個積體電路結構或裝置。按照本發明將可理解，須注意，多標準的無線能力可直接整合到處理器1004內(例如，任何晶片1006的功能被整合到處理器1004內，而非獨立的通訊晶片)。此外，須注意，處理器1004可以是具有此無線能力的晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一晶片或晶片 組內可整合多項功能。
在各種不同的實施中，計算裝置1000可以是膝上型電腦、連網小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位式照相機、可攜式音樂播放機、數位式錄影機、或處理資料的任何其它電子裝置、或使用按本文各處所描述之發明技術所形成的一或多個積體電路結構或裝置。
更多的例示性實施例
以下的例子屬於進一步的實施例，從這些例子將可明瞭諸多的置換與組構。
例1係積體電路，包括：半導體層；以及形成於半導體層內的電容器，該電容器包括：導電的貫穿本體通孔(TBV)；包圍TBV且與其同軸配置的導電板；以及，配置於TBV與導電板之間的介電層。
例2包括例1與3-33中任一例的主題，其中，半導體層包含矽(Si)及/或矽鍺(SiGe)至少其中之一。
例3包括例1-2與4-33中任一例的主題，其中，電容器從半導體層的上表面到半導體層的下表面延伸通過半導體層。
例4包括例1-3與5-33中任一例的主題，其中，電容器具有的寬度/直徑在大約6至30微米之範圍。
例5包括例1-4與6-33中任一例的主題，其中，電容器具有的長度在大約50至100微米之範圍。
例6包括例1-5與7-33中任一例的主題，其中，TBV包含銅(Cu)。
例7包括例1-6與8-33中任一例的主題，其中，TBV具有的寬度/直徑在大約2至10微米之範圍。
例8包括例1-7與9-33中任一例的主題，其中，TBV具有的長度在大約50至100微米之範圍。
例9包括例1-8與10-33中任一例的主題，其中，導電板包含銅(Cu)。
例10包括例1-9與11-33中任一例的主題，其中，導電板具有的長度在大約50至100微米之範圍。
例11包括例1-10與12-33中任一例的主題，其中，介電層具有的厚度在大約50-200奈米之範圍。
例12包括例1-11與13-33中任一例的主題，其中，介電層包含二氧化鉿(HfO2)、氧化鋁(Al2O3)、二氧化矽(SiO2)、二氧化鋯(ZrO2)、矽酸鉿(HfSiO4)、矽酸鋯(ZrSiO4)、及/或以上任一個或更多個之組合中至少一個。
例13包括例1-12與15-33中任一例的主題，其中，介電層具有大於或等於大約3.9的介電常數(κ值)。
例14包括例1-12與15-33中任一例的主題，其中，介電層具有小於大約3.9的介電常數(κ值)。
例15包括例1-14與16-33中任一例的主題，且進一步包括配置在半導體層與電容器之導電板之間的絕緣層。
例16包括例15的主題，其中，絕緣層包含二氧化矽(SiO2)、聚醯亞胺、及/或以上任一個或更多個之組合。
例17包括例15的主題，其中，絕緣層具有的厚度在大約100-400奈米之範圍。
例18包括例1-17與19-33中任一例的主題，且進一步包括配置在介電層與TBV之間的障壁層。
例19包括例18的主題，其中，障壁層被組構成雙層，包含鈦與銅(Ti/Cu)及/或鉭與銅(Ta/Cu)中至少一個。
例20包括例1-19與21-33中任一例的主題，且進一步包括配置在介電層與導電板之間的障壁層。
例21包括例20的主題，其中，障壁層包含鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、及/或以上之任一或更多的組合。
例22包括例1-21與23-33中任一例的主題，且進一步包括配置在導電板與半導體層之間的障壁層。
例23包括例22的主題，其中，障壁層被組構成雙層，包含鈦與銅(Ti/Cu)及/或鉭與銅(Ta/Cu)中至少一個。
例24包括例1-23與25-33中任一例的主題，且進一步包括形成在半導體層之表面上的前端電晶體層。
例25包括例1-24與26-33中任一例的主題，且進一步包括形成在半導體層之表面上的金屬重佈層(RDL)，其中，RDL與TBV及/或導電板中至少一個電接觸。
例26包括例1-25與27-33中任一例的主題，且進一步包括形成在半導體層之表面上的後端層，其中，後端層 與TBV及/或導電板中至少一個電接觸。
例27包括例26的主題，其中，後端層包含佈線層、保護層、及/或金屬重佈層(RDL)中至少一個。
例28包括例26的主題，其中，後端層包含隨機存取記憶體裝置。
例29包括例26的主題，且進一步包括形成在後端層上的表面處理層。
例30包括例26的主題，其中，且進一步包括形成在後端層上的金屬凸塊層。
例31包括例30的主題，其中，金屬凸塊層包含鉛錫(Pb-Sn)焊料、錫銀(Sn-Ag)焊料、錫銅(Sn-Cu)焊料、金(Au)、及/或以上任一個或更多個之組合中至少一個。
例32包括例1-31中任一例的主題，且進一步包括與其接合的承載基板。
例33係包括例1-31中任一例之主題的交換式電容器穩壓器(SCVR)。
例34係形成積體電路的方法，該方法包括：在半導體層內形成導電板；在導電板所定界的內部區域內形成介電層；以及，在介電層所定界的內部區域內形成導電貫穿本體通孔(TBV)；其中，TBV與導電板同軸地配置，且其中，介電層電隔離TBV與導電板。
例35包括例34與36-45中任一例的主題，且進一步包括在半導體層與導電板之間形成絕緣層。
例36包括例34-35與37-45中任一例的主題，且進 一步包括在半導體層與導電板之間形成障壁層。
例37包括例34-36與38-45中任一例的主題，且進一步包括在導電板與介電層之間形成障壁層。
例38包括例34-37與39-45中任一例的主題，且進一步包括在介電層與TBV之間形成障壁層。
例39包括例34-38與40-45中任一例的主題，且進一步包括在半導體層上形成前端電晶體層。
例40包括例34-39與41-45中任一例的主題，且進一步包括在半導體層、導電板、介電層、及TBV上形成後端層，其中，後端層與導電板及/或TBV中至少一個電接觸。
例41包括例40的主題，且進一步包括將承載基板接合於後端層。
例42包括例34-41與43-45中任一例的主題，且進一步包括將導電板及/或TBV中至少一個與金屬重佈層(RDL)電連接。
例43包括例42的主題，且進一步包括在RDL上形成表面處理層。
例44係使用包括例34-43與45中任一例之主題的方法所形成的積體電路。
例45係包括例44之主題的交換式電容器穩壓器(SCVR)。
例46係積體電路，其包括：第一半導體晶粒，具有包括形成於其上之第一互連層的第一晶粒表面；第二半導 體晶粒，具有包括形成於其上之第二互連層的第二晶粒表面；以及，形成於第二半導體晶粒中的圓柱形電容器，該圓柱形電容器包含：銅貫穿本體通孔(TBV)；包圍TBV且與其同軸配置的銅導電板；以及配置在TBV與導電板之間的介電層；其中，圓柱形電容器電連接第一與第二互連層。
例47包括例46與48-51中任一例的主題，其中，圓柱形電容器與重佈層(RDL)及/或後端層中至少一個電連接。
例48包括例46-47與49-51中任一例的主題，其中，介電層包含二氧化鉿(HfO2)、氧化鋁(Al2O3)、二氧化矽(SiO2)、二氧化鋯(ZrO2)、矽酸鉿(HfSiO4)、矽酸鋯(ZrSiO4)、及/或以上任一個或更多個之組合中至少一個。
例49包括例46-48與51中任一例的主題，其中，介電層具有大於或等於大約3.9的介電常數(κ值)。
例50包括例46-48與51中任一例的主題，其中，介電層具有小於大約3.9的介電常數(κ值)。
例51包括例46-50中任一例的主題，其中，圓柱形電容器與交換式電容器穩壓器(SCVR)電連接。
基於說明與描述之目的，前文已提出對例示性實施例的描述。其無意完整涵蓋本發明或將本發明限制在與所揭示的形式完全一致。按照本發明將可做到許多的修改與變化。本發明的範圍非受此實施方式之限制，而是由所附申請專利範圍來限制。未來所提出主張優先於本申請案的申 請案，可用不同的方式來主張發明的主題，且通常可包括任何組的一或多項限制，如本文之各種不同的揭露或以其它方式的說明。

Claims (25)

  1. 一種積體電路，包含：半導體層；及電容器，形成在該半導體層中，該電容器包含：導電的貫穿本體通孔(TBV)；導電板，包圍該貫穿本體通孔，且與其同軸地配置；介電層，配置在該貫穿本體通孔與該導電板之間；以及障壁層，配置在該介電層與該導電板之間，且包含鉭、鈦、氮化鈦、氮化鉭、及/或以上之任一或更多的組合。
  2. 如申請專利範圍第1項之積體電路，其中，該電容器從該半導體層的上表面到該半導體層的下表面延伸通過該半導體層。
  3. 如申請專利範圍第1項之積體電路，其中，該電容器具有的寬度/直徑在大約6至30微米之範圍。
  4. 如申請專利範圍第1項之積體電路，其中，該貫穿本體通孔具有的寬度/直徑在大約2至10微米之範圍，且其中該介電層具有的厚度在大約50至200微米之範圍。
  5. 如申請專利範圍第1項之積體電路，其中，該介電層具有大於或等於大約3.9的介電常數(κ值)。
  6. 如申請專利範圍第1項之積體電路，其中，該介電層具有小於大約3.9的介電常數(κ值)。
  7. 如申請專利範圍第1項之積體電路，進一步包含形成在該半導體層之表面上的前端電晶體層。
  8. 如申請專利範圍第1項之積體電路，進一步包含形成在該半導體層之表面上的金屬重佈層(metal redistribution layer；RDL)，其中，該金屬重佈層係與該貫穿本體通孔及/或該導電板中至少一個電接觸。
  9. 如申請專利範圍第1項之積體電路，進一步包含形成在該半導體層之表面上的後端層，其中，該後端層係與該貫穿本體通孔及/或該導電板中至少一個電接觸。
  10. 如申請專利範圍第9項之積體電路，其中，該後端層包含佈線層、鈍化層、及/或金屬重佈層(RDL)中至少一個。
  11. 如申請專利範圍第9項之積體電路，其中，該後端層包含隨機存取記憶體裝置。
  12. 如申請專利範圍第9項之積體電路，進一步包含形成在該後端層上的表面處理層。
  13. 如申請專利範圍第1至12項中任一項的積體電路，進一步包含接合於該積體電路的載體基板。
  14. 一種交換式電容器穩壓器(switched-capacitor voltage regulator；SCVR)，包含申請專利範圍第1至12項中任一項的積體電路。
  15. 一種形成積體電路的方法，該方法包含：在半導體層內形成導電板；在藉由該導電板所定界的內部區域內形成障壁層和介電層，其中該障壁層配置在該介電層與該導電板之間，且包含鉭、鈦、氮化鈦、氮化鉭、及/或以上之任一或更多的組合；以及在藉由該介電層所定界的內部區域內形成導電的貫穿本體通孔(TBV)，其中，該貫穿本體通孔與該導電板同軸地配置，且其中，該介電層電隔離該貫穿本體通孔與導電板。
  16. 如申請專利範圍第15項之方法，進一步包含：在該半導體層上形成前端電晶體層。
  17. 如申請專利範圍第15項之方法，進一步包含：在該半導體層、該導電板、該介電層、及該貫穿本體通孔上形成後端層，其中，該後端層係與該導電板及/或該貫穿本體通孔中至少一個電接觸。
  18. 如申請專利範圍第17項之方法，進一步包含：將載體基板接合於該後端層。
  19. 如申請專利範圍第15項之方法，進一步包含：將該導電板及/或該貫穿本體通孔中至少一個與重佈層(RDL)電連接。
  20. 如申請專利範圍第19項之方法，進一步包含：在該重佈層上形成表面處理層。
  21. 一種積體電路，藉由使用申請專利範圍第15至20項中任一項之方法來形成該積體電路。
  22. 一種積體電路，包含：第一半導體晶粒，具有包括形成於其上之第一互連層的第一晶粒表面；第二半導體晶粒，具有包括形成於其上之第二互連層的第二晶粒表面；圓柱形電容器，形成於該第二半導體晶粒內，該圓柱形電容器包含：銅質貫穿本體通孔(through-body via；TBV)；銅質導電板，包圍該貫穿本體通孔且與其同軸地配置；介電層，配置於該貫穿本體通孔與該導電板之間；以及障壁層，配置在該介電層與該導電板之間，且包含鉭、鈦、氮化鈦、氮化鉭、及/或以上之任一或更多的組合；其中，該圓柱形電容器電連接該第一與該第二互連層。
  23. 如申請專利範圍第22項之積體電路，其中，該圓柱形電容器係與重佈層(redistribution layer；RDL)及/或後端層中至少一個電連接。
  24. 如申請專利範圍第22項之積體電路，其中，該介電層包含二氧化鉿(HfO2)、氧化鋁(Al2O3)、二氧化矽(SiO2)、二氧化鋯(ZrO2)、矽酸鉿(HfSiO4)、矽酸鋯(ZrSiO4)中至少一個、及/或以上任一個或更多個的組合。
  25. 如申請專利範圍第22至24項中任一項之積體電路，其中，該圓柱形電容器係與交換式電容器穩壓器(switched-capacitor voltage regulator；SCVR)電連接。
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