TWI662653B - 半導體裝置、電子裝置及半導體裝置的製造方法 - Google Patents
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Abstract
本發明的目的之一是提供一種適合於微型化的半導體裝置。本發明的一個方式是一種半導體裝置，包括：第一電晶體；位於第一電晶體的上方的第二電晶體；位於第一電晶體與第二電晶體之間的絕緣膜；位於第一電晶體與絕緣膜之間的佈線；以及電極，其中，電極和佈線具有彼此重疊的區域，絕緣膜具有能夠減少水或氫的擴散的功能，第一電晶體的通道具有單晶半導體，第二電晶體的通道具有氧化物半導體，並且，第二電晶體的閘極電極包含與電極所包含的材料相同的材料。
Description
本發明的一個方式係關於一種具有場效應電晶體的半導體裝置。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，更具體地，作為本說明書所公開的本發明的一個方式的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、它們的驅動方法或它們的製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、算術裝置、記憶體裝置為半導體裝置的一個方式。另外，攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜
太陽能電池、有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以用於電晶體的半導體材料，矽類半導體材料被廣泛地周知，而作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體來製造電晶體的技術(參照專利文獻1及專利文獻2)。
近年來，隨著電子裝置的高功能化、小型化或輕量化，對高密度地集成有被微型化的電晶體等半導體元件的積體電路的要求提高。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
本發明的一個方式的目的之一是提供一種適合於微型化的半導體裝置。
另外，本發明的一個方式的目的之一是使半導體裝置具有良好的電特性。此外，本發明的一個方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種具有新穎結構的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不一定必須要實現所有上述目的。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述目的以外的目的。
本發明的一個方式是一種半導體裝置，包括：第一電晶體；位於第一電晶體的上方的第二電晶體；位於第一電晶體與第二電晶體之間的絕緣膜；位於第一電晶體與絕緣膜之間的佈線；以及電極，其中，電極和佈線具有彼此重疊的區域，絕緣膜具有能夠減少水或氫的擴散的功能，第一電晶體的通道具有單晶半導體，第二電晶體的通道具有氧化物半導體，並且，第二電晶體的閘極電極包含與電極所包含的材料相同的材料。
另外，本發明的其他方式是一種半導體裝置，包括：第一電晶體；位於第一電晶體的上方的第二電晶體；位於第一電晶體與第二電晶體之間的絕緣膜；位於第一電晶體與絕緣膜之間的佈線；以及電極，其中，電極和佈線具有彼此重疊的區域，絕緣膜具有能夠減少水或氫的擴散的功能，第一電晶體的閘極電極、佈線、電極及第
二電晶體的源極和汲極中的一個彼此電連接，第一電晶體的通道具有單晶半導體，第二電晶體的通道具有氧化物半導體，並且，第二電晶體的閘極電極包含與電極所包含的材料相同的材料。
另外，在上述結構中，第二電晶體的閘極電極的頂面的高度也可以與電極的頂面的高度一致。
此外，在上述結構中，較佳的是，在第二電晶體與絕緣膜之間具有第二絕緣膜，並且第二絕緣膜具有其氧含量超過化學計量組成的區域。
另外，在上述結構中，較佳的是，電極包括多個膜，並且第二電晶體的閘極電極包括多個膜。
此外，在上述結構中，較佳的是，電極所包括的多個膜中的具有接觸於佈線的區域的膜具有調整功函數的功能。
另外，在上述結構中，第二電晶體包括第二閘極電極，並且第二閘極電極也可以包括與佈線所包含的材料相同的材料。
此外，本發明的其他方式是一種電子裝置，包括上述半導體裝置和顯示裝置。
另外，本發明的其他方式是一種半導體裝置的製造方法，包括如下步驟：形成在通道中包含單晶半導體的第一電晶體；在第一電晶體上形成佈線；在佈線上形成第一絕緣膜；在第一絕緣膜上形成第二絕緣膜；在第二絕緣膜上形成氧化物半導體膜；在氧化物半導體膜上形成
第一電極及第二電極；在第二絕緣膜、第一電極及第二電極上形成閘極絕緣膜；在閘極絕緣膜上形成遮罩；使用遮罩在閘極絕緣膜、第一絕緣膜及第二絕緣膜中形成到達佈線的開口；以填充開口的方式形成第一導電膜及第二導電膜的疊層；對第二導電膜進行平坦化處理；以及對第一導電膜及經過平坦化處理的第二導電膜進行蝕刻，由此形成閘極絕緣膜上的第一閘極電極和第三電極、第一閘極電極上的第二閘極電極以及第三電極上的第四電極，其中，第一絕緣膜具有能夠減少水或氫的擴散的功能。
此外，在上述製造方法中，平坦化處理也可以是化學機械拋光(CMP：Chemical Mechanical Polishing)法。
根據本發明的一個方式，可以提供一種適合於微型化的半導體裝置。
另外，根據本發明的一個方式，可以使半導體裝置具有良好的電特性。此外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種具有新穎結構的半導體裝置。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不一定必須要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述效果以外的效果。
10‧‧‧疊層結構
11‧‧‧第一層
12‧‧‧第二層
21‧‧‧第一絕緣膜
22‧‧‧第二絕緣膜
31‧‧‧第一佈線層
32‧‧‧第二佈線層
41‧‧‧障壁膜
100‧‧‧第二電晶體
101a‧‧‧氧化物膜
101b‧‧‧氧化物膜
102‧‧‧半導體膜
103‧‧‧導電膜
103a‧‧‧電極
103b‧‧‧電極
104‧‧‧閘極絕緣膜
105a‧‧‧閘極電極
105b‧‧‧閘極電極
106‧‧‧絕緣膜
107‧‧‧絕緣膜
108‧‧‧絕緣膜
109a‧‧‧低電阻區域
109b‧‧‧低電阻區域
110‧‧‧第一電晶體
111‧‧‧半導體基板
112‧‧‧半導體膜
113a‧‧‧低電阻層
113b‧‧‧低電阻層
114‧‧‧閘極絕緣膜
115‧‧‧閘極電極
115a‧‧‧閘極電極
115b‧‧‧閘極電極
120‧‧‧障壁膜
121‧‧‧絕緣膜
122‧‧‧絕緣膜
123‧‧‧絕緣膜
124‧‧‧絕緣膜
125‧‧‧絕緣膜
126‧‧‧絕緣膜
127‧‧‧絕緣膜
130‧‧‧電容器
131‧‧‧佈線
132‧‧‧佈線
133‧‧‧佈線
137‧‧‧絕緣膜
138‧‧‧導電膜
139‧‧‧絕緣膜
140‧‧‧絕緣膜
141‧‧‧佈線
141a‧‧‧佈線
141b‧‧‧佈線
160‧‧‧電晶體
161‧‧‧插頭
162‧‧‧插頭
163a‧‧‧插頭
163b‧‧‧插頭
164a‧‧‧插頭
164b‧‧‧插頭
165‧‧‧導電膜
166‧‧‧導電膜
167a‧‧‧佈線
167b‧‧‧佈線
170‧‧‧電極
170a‧‧‧導電膜
171‧‧‧電極
171a‧‧‧導電膜
174‧‧‧絕緣膜
175‧‧‧絕緣膜
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共用電極
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF裝置
5120‧‧‧基板
在圖式中：圖1是說明根據實施方式的半導體裝置所包括的疊層結構的圖；圖2A和圖2B是根據實施方式的半導體裝置的電路圖及結構實例；圖3A和圖3B是根據實施方式的半導體裝置的結構實例；圖4A和圖4B是根據實施方式的半導體裝置的結構實例；圖5A和圖5B是說明根據實施方式的能帶結構的圖；圖6A至圖6C是根據實施方式的半導體裝置的結構實例；圖7A至圖7C是根據實施方式的半導體裝置的結構實例；圖8A和圖8B是根據實施方式的半導體裝置的結構實例；圖9A和圖9B是根據實施方式的半導體裝置的結構實例；圖10A和圖10B是根據實施方式的半導體裝置的結構實例；圖11A和圖11B是根據實施方式的半導體裝置的結構實例；圖12A和圖12B是根據實施方式的半導體裝置的結
構實例；圖13A至圖13D是說明根據實施方式的半導體裝置的製造方法例子的圖；圖14A至圖14C是說明根據實施方式的半導體裝置的製造方法例子的圖；圖15A至圖15C是說明根據實施方式的半導體裝置的製造方法例子的圖；圖16A和圖16B是說明根據實施方式的半導體裝置的製造方法例子的圖；圖17A至圖17D是CAAC-OS的剖面的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖18A至圖18D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖19A至圖19C是說明利用XRD的CAAC-OS及單晶氧化物半導體的結構分析的圖；圖20A和圖20B是示出CAAC-OS的電子繞射圖案的圖；圖21是示出照射電子時的In-Ga-Zn類氧化物的結晶部的變化的圖；圖22A至圖22D是根據實施方式的電路圖；圖23是根據實施方式的RF標籤的結構實例；圖24是根據實施方式的CPU的結構實例；圖25是根據實施方式的記憶元件的電路圖；圖26A至圖26C是根據實施方式的顯示裝置的俯視
圖及電路圖；圖27A至圖27F是根據實施方式的電子裝置；圖28A至圖28F是根據實施方式的RF裝置的使用例子。
參照圖式對實施方式進行詳細的說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限於下面所示的實施方式所記載的內容中。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書所說明的各個圖式中，有時為了明確起見，誇大表示各構成要素的大小、層的厚度或區域。因此，本發明的一個方式並不限於圖式中的比例。
另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在
數目方面上進行限定的。
電晶體是半導體元件的一種，可以進行電流或電壓的放大、控制導通或非導通的切換工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
另外，在本說明書中，可以互相調換“膜”和“層”。此外，可以互相調換“絕緣體”和“絕緣膜(或絕緣層)”。另外，可以互相調換“導電體”和“導電膜(或導電層)”。此外，可以互相調換“半導體”和“半導體膜(或半導體層)”。
在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此也包括該角度為-5°以上且5°以下的狀態。此外，“大致平行”是指在-30°以上且30°以下的角度的範圍中配置兩條直線的狀態。另外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此也包括該角度為85°以上且95°以下的狀態。此外，“大致垂直”是指在60°以上且120°以下的角度的範圍中配置兩條直線的狀態。
此外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
以下，對可以應用於本發明的一個方式的半導體裝置的疊層結構的例子進行說明。圖1是以下所示的疊層結構10的剖面示意圖。
疊層結構10具有依次層疊有包括第一電晶體的第一層11、第一絕緣膜21、第一佈線層31、障壁膜41、第二佈線層32、第二絕緣膜22及包括第二電晶體的第二層12的疊層結構。
第一層11所包括的第一電晶體包含第一半導體材料。另外，第二層12所包括的第二電晶體包含第二半導體材料。雖然第一半導體材料和第二半導體材料可以為相同的材料，但是較佳為不同的半導體材料。第一電晶體及第二電晶體分別包括半導體膜、閘極電極、閘極絕緣膜、源極電極及汲極電極(或者源極區域及汲極區域)。
作為可以用於第一半導體材料或第二半導體材料的半導體，例如可以舉出：矽、碳化矽、鍺、砷化鎵、磷砷化鎵、氮化鎵等半導體材料；作為III-V族半導體材料的典型半導體材料的組合選自B、Al、Ga、In和Tl中的一種以上及選自N、P、As和Sb中的一種以上的化合物半導體材料；作為II-VI族半導體材料的典型半導體材料的組合選自Mg、Zn、Cd和Hg中的一種以上及選自O、S、Se和Te中的一種以上的化合物半導體材料；有機半導體材料；或氧化物半導體材料等。
在此，對作為第一半導體材料使用單晶矽且
作為第二半導體材料使用氧化物半導體的情況進行說明。
障壁膜41具有抑制水及氫從障壁膜41的下層擴散到其上層的功能。另外，障壁膜41也可以具有用來將設置在障壁膜41的上方的電極或佈線與設置在其下方的電極或佈線電連接的開口或插頭。例如，障壁膜41具有將第一佈線層31所包括的佈線或電極與第二佈線層32所包括的佈線或電極電連接的插頭。
作為用於第一佈線層31及第二佈線層32所包括的佈線或電極的材料，除了金屬或合金材料之外，也可以使用導電金屬氮化物。另外，也可以使用包含這種材料的層的單層或兩層以上的疊層。
第一絕緣膜21具有將第一層11與第一佈線層31電絕緣的功能。另外，第一絕緣膜21也可以具有用來將第一層11所包括的第一電晶體、電極或佈線與第一佈線層31所包括的電極或佈線電連接的開口或插頭。
第二絕緣膜22具有將第二層12與第二佈線層32電絕緣的功能。另外，第二絕緣膜22也可以具有用來將第二層12所包括的第二電晶體、電極或佈線與第二佈線層32所包括的電極或佈線電連接的開口或插頭。
另外，第二絕緣膜22較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。當作為第二半導體材料使用氧化物半導體時，從第二絕緣膜22脫離的氧供應到氧化物半導體，可以減少氧化物半導
體中的氧缺陷。其結果，可以抑制第二電晶體的電特性變動，而可以提高可靠性。
在此，較佳的是，在障壁膜41的下層中儘量降低氫或水等。氫或水對氧化物半導體來說有可能成為引起電特性變動的主要原因。另外，雖然可以由障壁膜41抑制氫或水藉由障壁膜41從下層擴散到上層，但是氫或水有時藉由形成在障壁膜41中的開口或插頭等會擴散到上層。
為了降低位於障壁膜41的下層的各層所包含的氫或水，較佳的是，在形成障壁膜41之前，或者剛在障壁膜41中形成用來形成插頭的開口之後，進行用來去除障壁膜41的下層所包含的氫或水的加熱處理。只要構成半導體裝置的導電膜等的耐熱性、電晶體的電特性不發生劣化，加熱處理的溫度越高越好。明確而言，例如可以將其設定為450℃以上，較佳為490℃以上，更佳為530℃以上，但是也可以設定為650℃以上。較佳的是，在惰性氣體氛圍下或減壓氛圍下進行1小時以上，較佳為5小時以上，更佳為10小時以上的加熱處理。另外，加熱處理的溫度可以考慮到第一層11或第一佈線層31所包括的佈線或電極的材料以及設置在第一絕緣膜21中的插頭的材料的耐熱性而決定，例如當該材料的耐熱性低時，可以在550℃以下、600℃以下、650℃以下或800℃以下的溫度下進行加熱處理。另外，只要進行這種加熱處理至少一次以上即可，而較佳為進行多次。
在設置在障壁膜41的下層的絕緣膜中，藉由熱脫附譜分析(也稱為TDS分析)測量的基板表面溫度為400℃時的氫分子(m/z=2)的脫離量較佳為基板表面溫度為300℃時的氫分子的脫離量的130%以下，更佳為110%以下。或者，藉由TDS分析測量的基板表面溫度為450℃時的氫分子的脫離量較佳為基板表面溫度為350℃時的氫分子的脫離量的130%以下，更佳為110%以下。
另外，障壁膜41本身所包含的水或氫也得到減少是較佳的。例如，作為障壁膜41，較佳為使用藉由TDS分析測量的基板表面溫度為20℃至600℃的範圍內的氫分子的脫離量低於2×1015個/cm2，較佳為低於1×1015個/cm2，更佳為低於5×1014個/cm2的材料。或者，作為障壁膜41，較佳為使用藉由TDS分析測量的基板表面溫度為20℃至600℃的範圍內的水分子(m/z=18)的脫離量低於1×1016個/cm2，較佳為低於5×1015個/cm2，更佳為低於2×1012個/cm2的材料。
另外，在作為第一層11所包括的第一電晶體的半導體膜使用單晶矽的情況下，該加熱處理可以兼作由氫終結矽的懸空鍵的處理(也稱為氫化處理)。藉由氫化處理，第一層11及第一絕緣膜21所包含的一部分氫脫離並擴散到第一電晶體的半導體膜中，而使矽中的懸空鍵終結，由此可以提高第一電晶體的可靠性。
作為可以用於障壁膜41的材料，可以舉出氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化
鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。尤其是，氧化鋁具有對水或氫的優良的阻擋性，所以是較佳的。
作為障壁膜41，也可以使用不容易使水或氫透過的材料的膜或包含其他絕緣材料的膜的疊層。例如，也可以使用包含氧化矽或氧氮化矽的膜的疊層、包含金屬氧化物的膜的疊層等。
另外，作為障壁膜41，較佳為使用不容易使氧透過的材料。上述材料是不但對氫、水而且對氧也具有優良的阻擋性的材料。藉由使用這種材料，可以抑制當對第二絕緣膜22進行加熱時被釋放的氧擴散到障壁膜41的下層。其結果，可以增大可能從第二絕緣膜22被釋放而供應到第二層12中的第二電晶體的半導體膜的氧量。
如此，藉由減少位於障壁膜41的下層的各層所包含的氫或水的濃度或者去除氫或水，由障壁膜41抑制氫或水擴散到第二層12。另外，障壁膜41抑制氫或水的釋放。因此，可以使第二絕緣膜22或構成第二層12所包括的第二電晶體的各層中的氫及水的含量極低。例如，可以使第二絕緣膜22、第二電晶體的半導體膜或閘極絕緣膜所包含的氫的濃度降低到低於5×1018cm-3，較佳為低於1×1018cm-3，更佳為低於3×1017cm-3。
藉由將上述疊層結構10應用於本發明的一個方式的半導體裝置，可以實現第一層11所包括的第一電晶體和第二層12所包括的第二電晶體的高可靠性，而可以實現可靠性極高的半導體裝置。
圖2A是本發明的一個方式的半導體裝置的電路圖的一個例子。圖2A所示的半導體裝置包括：第一電晶體110；第二電晶體100；電容器130；佈線SL；佈線BL；佈線WL；佈線CL；以及佈線BG。
在第一電晶體110中，源極和汲極中的一個與佈線BL電連接，另一個與佈線SL電連接，閘極與第二電晶體100的源極和汲極中的一個及電容器130的一個電極電連接。在第二電晶體100中，源極和汲極中的另一個與佈線BL電連接，閘極與佈線WL電連接。電容器130的另一個電極與佈線CL電連接。另外，佈線BG與第二電晶體100的第二閘極電連接。此外，將第一電晶體110的閘極、第二電晶體100的源極和汲極中的一個與電容器130的一個電極之間的節點稱為節點FN。
在圖2A所示的半導體裝置中，當第二電晶體100處於導通狀態(開啟狀態)時，對應於佈線BL的電位的電位施加到節點FN。另外，當第二電晶體100處於非導通狀態(關閉狀態)時，保持節點FN的電位。就是說，圖2A所示的半導體裝置具有記憶體裝置的記憶單元的功能。另外，當圖2A所示的半導體裝置具有與節點FN電連接的液晶元件或有機EL(Electroluminescence：電致發光)元件等顯示元件時，可以將其用作顯示裝置的像素。
可以根據施加到佈線WL或佈線BG的電位控制第二電晶體100的導通狀態、非導通狀態的選擇。另外，可以根據施加到佈線WL或佈線BG的電位控制第二電晶體100的臨界電壓。藉由作為第二電晶體100使用關態電流小的電晶體，可以長期間地保持非導通狀態下的節點FN的電位。因此，可以降低半導體裝置的更新頻率，所以可以實現耗電量小的半導體裝置。另外，作為關態電流小的電晶體的一個例子，可以舉出使用氧化物半導體的電晶體。
另外，佈線CL被施加參考電位、接地電位或任意的固定電位等恆電位。此時，第二電晶體100的外觀上的臨界電壓根據節點FN的電位變動。根據外觀上的臨界電壓的變動而第一電晶體110的導通狀態、非導通狀態變化，由此可以讀出保持在節點FN中的電位的資訊作為資料。
在本發明的一個方式的半導體裝置中，障壁膜的下層的氫濃度充分得到降低或者氫的擴散或釋放得到抑制，其結果，其上層的使用氧化物半導體的電晶體可以實現極低的關態電流。
藉由將圖2A所示的半導體裝置配置為矩陣狀，可以構成記憶體裝置(記憶單元陣列)。
圖2B示出能夠實現圖2A所示的電路的半導體裝置的剖面結構的一個例子。
半導體裝置包括第一電晶體110、第二電晶體
100及電容器130。第二電晶體100設置在第一電晶體110的上方，在第一電晶體110與第二電晶體100之間設置有障壁膜120。
第一電晶體110設置在半導體基板111上，並且包括：半導體基板111的一部分的半導體膜112；閘極絕緣膜114；閘極電極115；以及用作源極區域或汲極區域的低電阻層113a及低電阻層113b。
第一電晶體110可以為p通道型或n通道型，可以根據電路結構或驅動方法使用適當的電晶體。
半導體膜112的形成通道的區域或其附近的區域、用作源極區域或汲極區域的低電阻層113a及低電阻層113b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。另外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等材料形成。也可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，第一電晶體110也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻層113a及低電阻層113b中，除了應用於半導體膜112的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為閘極電極115，可以使用包含砷、磷等賦
予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
在此，包括第一電晶體110的結構對應於上述疊層結構10中的第一層11。
在此，也可以使用如圖3A所示的電晶體160代替第一電晶體110。圖3A的左側示出電晶體160的通道長度方向上的剖面，右側示出通道寬度方向上的剖面。在圖3A所示的電晶體160中，形成通道的半導體膜112(半導體基板的一部分)具有凸形狀，沿著其側面及頂面設置有閘極絕緣膜114、閘極電極115a及閘極電極115b。另外，閘極電極115a可以使用調整功函數的材料。因為利用半導體基板的凸部，所以具有這種結構的電晶體160被稱為FIN型電晶體。另外，也可以以與凸部的上部接觸的方式具有用作用來形成凸部的遮罩的絕緣膜。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體膜。
以覆蓋第一電晶體110的方式依次層疊有絕緣膜121、絕緣膜122及絕緣膜123。
當將矽類半導體材料用於半導體膜112時，
絕緣膜122較佳為含有氫。藉由將含有氫的絕緣膜122設置在第一電晶體110上而進行加熱處理，由絕緣膜122中的氫終結半導體膜112中的懸空鍵，由此可以提高第一電晶體110的可靠性。
將絕緣膜123用作使因設置在其下層的第一電晶體110等而產生的步階平坦化的平坦化膜。為了提高絕緣膜123的頂面的平坦性，其頂面也可以藉由利用化學機械拋光法等平坦化處理被平坦化。
另外，也可以在絕緣膜121、絕緣膜122、絕緣膜123中埋入有與低電阻層113a或低電阻層113b等電連接的插頭161、與第一電晶體110的閘極電極115電連接的插頭162等。此外，在本說明書等中，電極和電連接到該電極的佈線也可以是一個構成要素。就是說，有時佈線的一部分用作電極，有時電極的一部分用作佈線。
包括絕緣膜121、絕緣膜122、絕緣膜123的結構相當於上述疊層結構10中的第一絕緣膜21。
在絕緣膜123的上部設置有佈線131、佈線132及佈線133等。
佈線131與插頭161電連接。另外，佈線133與插頭162電連接。
在此，包括佈線131、佈線132及佈線133等的結構相當於上述疊層結構10中的第一佈線層31。
作為佈線131、佈線132及佈線133等的材料，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
另外，較佳的是，佈線131、佈線132及佈線133等以埋入在絕緣膜124中的方式設置，並且絕緣膜124、佈線131、佈線132及佈線133等的各頂面被平坦化。
障壁膜120以覆蓋絕緣膜124、佈線131、佈線132及佈線133等的頂面的方式設置。障壁膜120相當於上述疊層結構10中的障壁膜41。關於障壁膜120的材料可以援用上述障壁膜41的記載。
另外，障壁膜120具有用來將佈線132與後面說明的佈線141電連接的開口。
在障壁膜120上設置有佈線141。包括佈線141的結構相當於上述疊層結構10中的第二佈線層32。
佈線141隔著形成在障壁膜120中的開口與佈線132電連接。佈線141的一部分以與後面說明的第二電晶體100的通道形成區域重疊的方式設置，並且用作第二電晶體100的第二閘極電極。
另外，如圖4A所示，也可以作為第二電晶體100的第二閘極電極使用佈線132。
在此，作為構成佈線141等的材料，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。尤其是，在需要耐熱性的情況下，較佳為使用鎢或鉬等高熔點材料。另外，在考慮到導電性的情況下，較佳為使用低電阻的金屬材料或合金材料，可以使用鋁、鉻、銅、鉭、鈦等金屬材料或包含該金屬材料的合金材料的單層或疊層。
另外，作為構成佈線141等的材料，較佳為使用包含磷、硼、碳、氮或過渡金屬元素等主要成分之外的元素的金屬氧化物。這種金屬氧化物可以實現高導電性。例如，可以使用使In-Ga類氧化物、In-Zn類氧化物、In-M-Zn類氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)等金屬氧化物包含上述元素而提高導電性的材料。再者，因為這種金屬氧化物不容易使氧透過，所以使用包含這種材料的佈線141填充形成在障壁膜120中的開口，可以抑制當對後面說明的絕緣膜125進行加熱處理時被釋放的氧擴散到障壁膜120的下方。其結果，可以增大可能從絕緣膜125被釋放而供應到第二電晶體100的半導體膜的氧量。
另外，如圖4B所示，也可以設置與佈線141同時形成且與它們同時被蝕刻的佈線141a、佈線141b。佈線141a、佈線141b與佈線131、佈線133等連接。
以覆蓋障壁膜120、佈線141的方式設置有絕緣膜125。在此，包括絕緣膜125的區域相當於上述疊層結構10中的第二絕緣膜22。
較佳的是，絕緣膜125的頂面藉由上述平坦化處理被平坦化。
作為絕緣膜125，較佳為使用藉由加熱使一部分氧脫離的氧化物材料。
作為藉由加熱使氧脫離的氧化物材料，較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。其氧含量超過化學計量組成的氧化物膜是在TDS分析中，換成為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上的氧化物膜。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
例如，作為這種材料，較佳為使用包含氧化矽或氧氮化矽的材料。另外，也可以使用金屬氧化物。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
在絕緣膜125的上部設置有第二電晶體100。包括第二電晶體100的結構相當於上述疊層結構10中的第二層12。
第二電晶體100包括：接觸於絕緣膜125的頂面的氧化物膜101a；接觸於氧化物膜101a的頂面的半導體膜102；接觸於半導體膜102的頂面且在重疊於半導體膜102的區域彼此分開的電極103a及電極103b；接觸於半導體膜102的頂面的氧化物膜101b；氧化物膜101b上的閘極絕緣膜104；以及隔著閘極絕緣膜104及氧化物膜101b重疊於半導體膜102的閘極電極105a、閘極電極105b。另外，以覆蓋第二電晶體100的方式設置有絕緣膜107、絕緣膜108及絕緣膜126。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)接觸。此外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體膜102(及/或氧化物膜101a)等半導體層的至少一部分(或全部)接觸。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體膜102(及/或氧化物膜101a)
等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)電連接。此外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體膜102(及/或氧化物膜101a)等半導體層的至少一部分(或全部)電連接。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)的附近。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體層的至少一部分(或全部)的附近。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)的橫方向上。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體層的至少一部分(或全部)的橫方向上。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)的斜上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體層的至少一部分(或全
部)的斜上方。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)的上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體膜102(及/或氧化物膜101a)等的半導體層的至少一部分(或全部)的上方。
半導體膜102也可以在通道形成區域中包含矽類半導體等半導體。尤其是，半導體膜102較佳為包含能帶間隙比矽寬的半導體。較佳的是，半導體膜102包含氧化物半導體。藉由使用能帶間隙比矽寬且載子密度小的半導體材料，可以降低電晶體的關閉狀態(off-state)時的電流，所以是較佳的。
例如，較佳的是，作為上述氧化物半導體至少包含銦(In)或鋅(Zn)。更佳的是，氧化物半導體包含以In-M-Zn類氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)表示的氧化物。
尤其是，作為半導體膜，較佳為使用如下氧化物半導體膜：具有多個結晶部，該結晶部的c軸朝向垂直於半導體膜的被形成面或半導體膜的頂面的方向，並且在相鄰的結晶部間不具有晶界。
藉由作為半導體膜使用上述材料，可以實現電特性的變動被抑制的可靠性高的電晶體。
注意，在後面的實施方式中詳細地說明能夠適用於半導體膜的氧化物半導體的較佳的方式及其形成方法。
較佳的是，本發明的一個方式的半導體裝置在氧化物半導體膜與重疊於該氧化物半導體膜的絕緣膜之間包括作為構成元素包含構成氧化物半導體膜的金屬元素中的至少一種金屬元素的氧化物膜。由此，可以抑制氧化物半導體膜與重疊於該氧化物半導體膜的絕緣膜之間的介面形成陷阱能階。
就是說，在本發明的一個方式中，較佳的是，氧化物半導體膜中的通道形成區域的至少頂面及底面接觸於被用作防止形成與氧化物半導體膜之間的介面態的障壁膜的氧化物膜。藉由採用這種結構，可以抑制在氧化物半導體膜中及與氧化物半導體膜之間的介面生成成為載子的生成要因的氧缺陷並抑制雜質混入，所以可以使氧化物半導體膜高純度本質化。高純度本質化是指使氧化物半導體膜本質化或實質上本質化。因此，可以抑制包括該氧化物半導體膜的電晶體的電特性變動，可以提供一種可靠性高的半導體裝置。
注意，在本說明書等中，實質上本質是指氧化物半導體膜的載子密度低於1×1017/cm3、低於1×1015/cm3或低於1×1013/cm3的狀態。藉由使氧化物半導體膜高純度本質化，可以對電晶體賦予穩定的電特性。
氧化物膜101a設置在絕緣膜125與半導體膜
102之間。
氧化物膜101b設置在半導體膜102與閘極絕緣膜104之間。更明確而言，氧化物膜101b以其底面與電極103a及電極103b的頂面接觸且其頂面與閘極絕緣膜104的底面接觸的方式設置。
氧化物膜101a及氧化物膜101b都包含含有與半導體膜102相同的金屬元素中的一種以上的氧化物。
注意，有時半導體膜102與氧化物膜101a的邊界或半導體膜102與氧化物膜101b的邊界不明確。
例如，作為氧化物膜101a及氧化物膜101b，使用如下材料：包含In或Ga，典型為In-Ga類氧化物、In-Zn類氧化物、In-M-Zn類氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且其導帶底能量比半導體膜102更近於真空能階。典型的是，氧化物膜101a或氧化物膜101b的導帶底的能量與半導體膜102的導帶底的能量的差異較佳為0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
藉由將用作穩定劑的Ga的含量比半導體膜102多的氧化物用於以夾著半導體膜102的方式設置的氧化物膜101a及氧化物膜101b，可以抑制氧從半導體膜102被釋放。
作為半導體膜102，例如當使用原子個數比為In：Ga：Zn=1：1：1或3：1：2的In-Ga-Zn類氧化物時，作為氧
化物膜101a或氧化物膜101b，例如可以使用原子個數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4、1：6：8、1：6：10或1：9：6等的In-Ga-Zn類氧化物。此外，半導體膜102、氧化物膜101a及氧化物膜101b的原子個數比分別包括上述原子個數比的±20%的變動的誤差。此外，氧化物膜101a及氧化物膜101b既可以使用相同的組成的材料形成，又可以使用不同的組成的材料形成。
此外，當作為半導體膜102使用In-M-Zn類氧化物時，作為用來形成成為半導體膜102的半導體膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x1：y1：z1時，較佳為使用如下原子個數比的氧化物：x1/y1的值為1/3以上且6以下，較佳為1以上且6以下，z1/y1的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z1/y1設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元素的原子個數比的典型例子，可以舉出In：M：Zn=1：1：1、3：1：2等。
此外，當作為氧化物膜101a、氧化物膜101b使用In-M-Zn類氧化物時，作為用來形成成為氧化物膜101a、氧化物膜101b的氧化物膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x2：y2：z2時，較佳為使用如下原子個數比的氧化物：x2/y2<x1/y1，z2/y2的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z2/y2設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元素的原子個數
比的典型例子，可以舉出In：M：Zn=1：3：4、1：3：6、1：3：8等。
另外，藉由將導帶底能量比半導體膜102離真空能階近的材料用於氧化物膜101a及氧化物膜101b，主要在半導體膜102中形成通道，半導體膜102成為主要的電流路徑。如上所述，藉由將形成有通道的半導體膜102夾在包含相同的金屬元素的氧化物膜101a與氧化物膜101b之間，介面態的生成得到抑制，而電晶體的電特性的可靠性得到提高。
注意，不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓等)使用具有適當的組成的材料。另外，較佳的是，適當地設定半導體膜102、氧化物膜101a、氧化物膜101b的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子個數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
在此，在氧化物膜101a與半導體膜102之間有時存在氧化物膜101a和半導體膜102的混合區域。另外，在半導體膜102與氧化物膜101b之間有時存在半導體膜102和氧化物膜101b的混合區域。混合區域的介面態密度低。因此，在氧化物膜101a、半導體膜102及氧化物膜101b的疊層體具有各層之間的介面附近的能量連續地變化(也稱為連接結合)的能帶結構。
在此，對能帶結構進行說明。為了容易理
解，關於能帶結構，示出絕緣膜125、氧化物膜101a、半導體膜102、氧化物膜101b及閘極絕緣膜104的導帶底的能量(Ec)。
如圖5A、圖5B所示，在氧化物膜101a、半導體膜102、氧化物膜101b中，導帶底的能量連續地變化。這從由於氧化物膜101a、半導體膜102、氧化物膜101b的構成元素相同，氧容易互相擴散的事實，也可以得到理解。由此可以說，雖然氧化物膜101a、半導體膜102、氧化物膜101b是組成互不相同的疊層體，但是在物性上是連續的。
主要成分相同而層疊的氧化物膜不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U字形井結構)的方式形成。換言之，以在各層的介面之間不存在會形成捕獲中心或再結合中心等缺陷態的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖5A示出氧化物膜101a的Ec與氧化物膜101b的Ec相同的情況，但是也可以相互不同。例如，當氧化物膜101b的Ec具有比氧化物膜101a的Ec高的能量時，能帶結構的一部分表示為圖5B所示的能帶結構。
從圖5A和圖5B可知，半導體膜102成為井(well)，在第二電晶體100的半導體膜102中形成通
道。另外，由於在氧化物膜101a、半導體膜102及氧化物膜101b中導帶底的能量連續地變化，因此也可以說氧化物疊層中的能量具有U字形井(U-shaped Well)。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在氧化物膜101a與氧化矽膜等絕緣膜之間以及氧化物膜101b與氧化矽膜等絕緣膜之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置氧化物膜101a及氧化物膜101b，可以使半導體膜102離該陷阱能階較遠。注意，當氧化物膜101a的Ec與半導體膜102的Ec之間或氧化物膜101b的Ec與半導體膜102的Ec之間的能量差小時，有時半導體膜102的電子越過該能量差到達陷阱能階。電子被陷阱能階俘獲，使得在絕緣膜的介面產生負的固定電荷，這導致電晶體的臨界電壓漂移到正的方向。
因此，為了降低電晶體的臨界電壓的變動，需要使氧化物膜101a的Ec與半導體膜102的Ec之間及氧化物膜101b的Ec與半導體膜102的Ec之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，氧化物膜101a、半導體膜102及氧化物膜101b包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在圖5B所示的能帶結構中，也可以在半導體膜102與閘極絕緣膜104之間設置In-Ga氧化物
(例如，原子數比為In：Ga=7：93)而不設置氧化物膜101b。
作為半導體膜102，使用電子親和力比氧化物膜101a及氧化物膜101b大的氧化物。例如，作為半導體膜102，使用電子親和力比氧化物膜101a及氧化物膜101b大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是指真空能階與導帶底的能量之間的差異。
在此，半導體膜102的厚度至少比氧化物膜101a厚是較佳的。半導體膜102越厚，可以越提高電晶體的通態電流。另外，氧化物膜101a只要具有抑制生成與半導體膜102之間的介面態的效果的程度的厚度即可。例如，可以將半導體膜102的厚度設定為大於氧化物膜101a的厚度，較佳為氧化物膜101a的厚度的2倍以上，更佳為4倍以上，進一步較佳為6倍以上。注意，在不需要提高電晶體的通態電流的情況下不侷限於此，也可以將氧化物膜101a的厚度設定為半導體膜102的厚度以上。
另外，與氧化物膜101a同樣，氧化物膜101b也只要具有抑制生成與半導體膜102之間的介面態的效果不被失去的程度的厚度即可。例如，可以將氧化物膜101b的厚度設定為與氧化物膜101a同等或其以下的厚度。在氧化物膜101b厚時，有可能來自閘極電極的電場不容易施加到半導體膜102，所以氧化物膜101b較佳為
薄。例如，使氧化物膜101b的厚度比半導體膜102的厚度薄。另外，不侷限於此，考慮閘極絕緣膜104的耐壓，根據驅動電晶體的電壓適當地設定氧化物膜101b的厚度即可。
這裡，例如在半導體膜102接觸於其構成要素與半導體膜102不同的絕緣膜(例如，包含氧化矽膜的絕緣膜等)的情況下，在兩層之間的介面會形成介面態，該介面態有可能形成通道。在此情況下，有可能出現具有不同臨界電壓的第二電晶體，而使電晶體的外觀上的臨界電壓發生變動。然而，由於在本結構的電晶體中氧化物膜101a包含一種以上的構成半導體膜102的金屬元素，因此在氧化物膜101a與半導體膜102之間的介面不容易形成介面態。因而，藉由設置氧化物膜101a，可以降低電晶體的臨界電壓等電特性的不均勻或變動。
另外，當在閘極絕緣膜104與半導體膜102之間的介面形成通道時，有時在該介面產生介面散射而使電晶體的場效移動率下降。然而，由於在本結構的電晶體中氧化物膜101b包含一種以上的構成半導體膜102的金屬元素，因此在半導體膜102與氧化物膜101b之間的介面不容易產生載子散射，而可以提高電晶體的場效移動率。
電極103a和電極103b中的一個用作源極電極，另一個用作汲極電極。
電極103a藉由插頭163a、佈線167a、插頭
163b及電極170與佈線131電連接。另外，電極103b藉由插頭164a、佈線167b、插頭164b及電極171與佈線133電連接。
電極103a及電極103b使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或以這些元素為主要成分的合金以單層結構或疊層結構形成。例如，可以舉出包含矽的鋁膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
作為閘極絕緣膜104，例如可以使用包含氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣膜的單層或疊層。另外，例如也可以對這些絕緣膜添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣膜進行氮化處理。還可以在上述絕緣膜上層疊氧化矽、氧氮化矽或氮化矽。
另外，與絕緣膜125同樣，作為閘極絕緣膜104較佳為使用其氧含量超過化學計量組成的氧化物絕緣
膜。
此外，藉由將特定的材料用於閘極絕緣膜，在特定的條件下閘極絕緣膜俘獲電子，由此可以增大臨界電壓。例如，如氧化矽及氧化鉿的疊層膜那樣，作為閘極絕緣膜的一部分使用氧化鉿、氧化鋁、氧化鉭等電子俘獲能階多的材料，在更高溫度(比半導體裝置的使用溫度或保管溫度高的溫度、或者125℃以上且450℃以下，典型的是150℃以上且300℃以下)下，將閘極電極的電位保持為高於源極電極或汲極電極的電位的狀態1秒以上，典型的是1分鐘以上，電子從半導體膜向閘極電極移動，其一部分被電子俘獲能階俘獲。
像這樣，使電子俘獲能階俘獲所需要的電子的電晶體的臨界電壓向正一側漂移。藉由控制閘極電極的電壓可以控制電子的俘獲量，由此可以控制臨界電壓。另外，俘獲電子的處理在電晶體的製造過程中進行即可。
例如，在形成與電晶體的源極電極或汲極電極連接的佈線之後、前製程(晶圓處理)結束之後、晶圓切割製程之後或者封裝之後等發貨之前的任一個步驟進行俘獲電子的處理即可。不管在上述哪一種情況下，都在該處理之後不將電晶體放置在125℃以上的溫度下1小時以上是較佳的。
閘極電極105a、閘極電極105b例如可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬、以上述金屬為成分的合金或組合上述金屬元素的合金等而形成。另
外，也可以使用選自錳、鋯中的一個或多個的金屬。此外，也可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體、鎳矽化物等矽化物。例如，可以舉出在鋁膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鎢膜的雙層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的雙層結構以及依次層疊鈦膜、該鈦膜上的鋁膜和其上的鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種的合金膜或氮化膜。
另外，閘極電極105a、閘極電極105b也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。此外，也可以採用上述透光導電材料與上述金屬的疊層結構。
成為閘極電極105a的導電膜可以被用作在閘極絕緣膜104、氧化物膜101b、絕緣膜125及障壁膜120中形成開口時的遮罩。另外，該導電膜具有控制閘極電極的功函數的功能。
此外，使用成為閘極電極105a的導電膜形成接觸於電極170的導電膜170a、接觸於電極171的導電膜171a。
另外，閘極電極105b、電極170及電極171在相同的製程中使用相同的材料形成。此外，閘極電極
105b的頂面的高度、電極170的頂面的高度及電極171的頂面的高度一致。注意，在此，“一致”是指作為基準的頂面的高度與其他頂面的高度的偏差為±20%以下，較佳為±10%以下，更佳為±5%以下。
當在絕緣膜126、絕緣膜107、絕緣膜108、閘極絕緣膜104、氧化物膜101b、絕緣膜125及障壁膜120中同時形成開口時，開口的深度變深，所以難以進行加工。但是，在本發明的一個方式中，藉由分割開口(明確而言，分割成形成在閘極絕緣膜104、氧化物膜101b、絕緣膜125和障壁膜120中的開口以及形成在絕緣膜126、絕緣膜107和絕緣膜108中的開口)，可以抑制佈線或電極的接觸部的形狀異常。
另外，可以在閘極電極105a和閘極絕緣膜104之間設置In-Ga-Zn類氧氮化物半導體膜、In-Sn類氧氮化物半導體膜、In-Ga類氧氮化物半導體膜、In-Zn類氧氮化物半導體膜、Sn類氧氮化物半導體膜、In類氧氮化物半導體膜、金屬氮化膜(InN、ZnN等)等。由於上述膜具有5eV以上，較佳為5.5eV以上的功函數，所以可以使電晶體的臨界電壓向正方向漂移，從而可以實現所謂常閉特性的切換元件。例如，在使用In-Ga-Zn類氧氮化物半導體膜的情況下，使用氮濃度至少高於半導體膜102，具體為7at.%以上的In-Ga-Zn類氧氮化物半導體膜。
另外，在閘極電極105b上形成絕緣膜106，在電極170上形成絕緣膜174，並且在電極171上形成絕
緣膜175。
與障壁膜120同樣，作為絕緣膜107較佳為使用水或氫不容易擴散的材料。另外，尤其是，作為絕緣膜107較佳為使用不容易使氧透過的材料。
藉由由包含不容易使氧透過的材料的絕緣膜107覆蓋半導體膜102，可以抑制氧從半導體膜102釋放到絕緣膜107的上方。再者，可以使從絕緣膜125脫離的氧封閉在絕緣膜107的下側，所以可以增大可能供應到半導體膜102的氧量。
另外，藉由不容易使水或氫透過的絕緣膜107，可以抑制從外部混入對氧化物半導體來說是雜質的水或氫，而第二電晶體100的電特性變動得到抑制，因此可以實現可靠性高的電晶體。
另外，也可以在絕緣膜107的下側設置與絕緣膜125同樣的藉由加熱使氧脫離的絕緣膜，藉由閘極絕緣膜104從半導體膜102的上側也供應氧。
在此，示出可以應用於第二電晶體100的電晶體的結構實例。圖6A是以下所例示的電晶體的頂面示意圖，圖6B、圖6C分別是沿著圖6A中的切斷線A1-A2、B1-B2切斷時的剖面示意圖。另外，圖6B相當於電晶體的通道長度方向上的剖面，圖6C相當於電晶體的通道寬度方向上的剖面。
另外，如圖6C所示，藉由在電晶體的通道寬度方向上的剖面中閘極電極與半導體膜102的頂面及側面
對置，不但在半導體膜102的頂面附近，而且在側面附近也形成通道，實效的通道寬度增大，可以增高開啟狀態下的電流(通態電流)。尤其是，在半導體膜102的寬度極小(例如，50nm以下，較佳為30nm以下，更佳為20nm以下)的情況下，形成通道的區域擴散到半導體膜102的內部；因此，越進行微型化，越有助於通態電流。
另外，如圖7A、圖7B、圖7C所示，也可以縮小閘極電極105b的寬度。在此情況下，例如，也可以以電極103a、電極103b和閘極電極105b等為遮罩對半導體膜102等引入氬、氫、磷、硼等雜質。其結果，也可以在半導體膜102等中設置低電阻區域109a、109b。另外，不一定必須要設置低電阻區域109a、109b。此外，不但在圖6A至圖6C中，而且在其他圖式中也可以縮小閘極電極105b的寬度。
圖8A和圖8B所示的電晶體與圖3A至圖3B所例示的電晶體之間的不同之處主要在於：在圖8A和圖8B所示的電晶體中，氧化物膜101b接觸於電極103a及電極103b的底面。
藉由採用這種結構，當形成構成氧化物膜101a、半導體膜102及氧化物膜101b的各膜時，不接觸於大氣且連續地進行成膜，所以可以降低各膜之間的介面缺陷。
另外，雖然上面說明以與半導體膜102接觸的方式設置氧化物膜101a及氧化物膜101b的結構，但是
也可以採用不設置氧化物膜101a和氧化物膜101b中的一個或兩個的結構。
另外，與圖6A至圖6C同樣，在圖8A和圖8B中也可以縮小閘極電極105b的寬度。圖9A和圖9B示出此時的例子。此外，不但在圖6A至圖6C及圖8A和圖8B中，而且在其他圖式中也可以縮小閘極電極105b的寬度。
圖10A和圖10B示出不設置氧化物膜101a和氧化物膜101b的例子。另外，圖11A和圖11B示出設置氧化物膜101a且不設置氧化物膜101b的例子。此外，圖12A和圖12B示出設置氧化物膜101b且不設置氧化物膜101a的例子。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中具有相同的值。也就是說，一個電晶體的通道長度有時不具有唯一的值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)與閘極電極重疊的區域或者形成通道的區域中的源極或汲極的寬度。另
外，在一個電晶體中，通道寬度不一定在所有的區域中具有相同的值。也就是說，一個電晶體的通道寬度有時並不固定為一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的側面的通道區域的比例大於形成在半導體的頂面的通道區域的比例。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以正確地測量實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞
通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時得到與使用實效的通道寬度進行計算時不同的值。
以上是對第二電晶體100的說明。
覆蓋第二電晶體100的絕緣膜126用作覆蓋其下層的凹凸形狀的平坦化膜。另外，絕緣膜108也可以具有形成絕緣膜126時的保護膜的功能。如果不需要，則可以不設置絕緣膜108。
在氧化物膜101b、閘極絕緣膜104、絕緣膜107、絕緣膜108及絕緣膜126中，埋入有與電極103a電連接的插頭163a、插頭163b、與電極103b電連接的插頭164a、插頭164b等。
另外，佈線167a及佈線167b以埋入在絕緣膜127中的方式設置，絕緣膜127、佈線167a及佈線167b的頂面都被平坦化是較佳的。
絕緣膜137在佈線167b與導電膜138重疊的區域中被用作電容器130的介電層。另外，絕緣膜139被用作覆蓋其下層的凹凸形狀的平坦化膜。
在此，包括第一電晶體110的閘極電極115、用作電容器130的第一電極的佈線167b及第二電晶體100的電極103b的節點相當於圖2A所示的節點FN。
因為本發明的一個方式的半導體裝置包括第一電晶體110以及位於第一電晶體的上方的第二電晶體100，所以藉由層疊它們可以縮小元件所占的面積。再者，藉由設置在第一電晶體110與第二電晶體100之間的障壁膜120，可以抑制存在於其下層的水或氫等雜質擴散到第二電晶體100一側。
另外，如圖3B所示，也可以在包含氫的絕緣膜122上設置包含與障壁膜120同樣的材料的絕緣膜140的結構。藉由採用這種結構，可以有效地抑制殘留在包含氫的絕緣膜122中的水或氫擴散到上方。此時，在形成絕緣膜140之前以及在形成絕緣膜140之後且形成障壁膜120之前一共進行用來去除水或氫的加熱處理2次以上是較佳的。
以上是結構實例的說明。
以下，參照圖13A至圖16B說明上述結構實例所示的半導體裝置的製造方法的一個例子。
首先，準備半導體基板111。作為半導體基板111，例如可以使用單晶矽基板(包括p型半導體基板或n型半導體基板)、以碳化矽或氮化鎵為材料的化合物半
導體基板等。另外，作為半導體基板111，也可以使用SOI基板。以下，對作為半導體基板111使用單晶矽的情況進行說明。
接著，在半導體基板111中形成元件分離層(未圖示)。元件分離層可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)法或STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
當在同一基板上形成p型電晶體和n型電晶體時，也可以在半導體基板111的一部分形成n井或p井。例如，也可以對n型半導體基板111添加賦予p型導電性的硼等雜質元素形成p井，在同一基板上形成n型電晶體和p型電晶體。
接著，在半導體基板111上形成成為閘極絕緣膜114的絕緣膜。例如，也可以在表面氮化處理之後進行氧化處理，使矽與氮化矽之間的介面氧化而形成氧氮化矽膜。例如，在NH3氛圍中以700℃在表面上形成熱氮化矽膜，然後進行氧自由基氧化，由此得到氧氮化矽膜。
該絕緣膜也可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法(包括熱CVD法、MOCVD(Metal Organic CVD：有機金屬CVD)法、PECVD(Plasma Enhanced CVD：電漿CVD)法等)、MBE(Molecular Beam Epitaxy：分子束磊晶)法，ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulsed Laser Deposition：脈衝雷射沉積)法等形成。
接著，形成成為閘極電極115的導電膜。作為導電膜，較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料。另外，還可以使用添加有磷等雜質的多晶矽。此外，還可以使用金屬氮化物膜和上述金屬膜的疊層結構。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。另外，也可以設置控制閘極電極115的功函數的金屬膜。
導電膜可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由光微影法等在該導電膜上形成光阻遮罩，來去除該導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成閘極電極115。
在此，對被加工膜的加工方法進行說明。當對被加工膜進行微細加工時，可以使用各種微細加工技術。例如，也可以採用對藉由光微影法等形成的光阻遮罩進行縮小處理的方法。另外，也可以藉由光微影法等形成假圖案，在該假圖案處形成側壁之後去除假圖案，將殘留的側壁用作光阻遮罩，對被加工膜進行蝕刻。此外，為了實現高縱橫比，作為被加工膜的蝕刻較佳為利用各向異性乾蝕刻。另外，也可以使用由無機膜或金屬膜構成的硬遮
罩。
作為用來形成光阻遮罩的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合的光。此外，還可以使用紫外線、KrF雷射或ArF雷射等。此外，也可以利用液浸曝光技術進行曝光。作為用於曝光的光，也可以使用極紫外光(EUV：Extreme Ultra-Violet)或X射線。此外，代替用於曝光的光，也可以使用電子束。當使用極紫外光、X射線或電子束時，可以進行極其精細的加工，所以是較佳的。注意，在藉由掃描電子束等而進行曝光時，不需要光罩。
也可以在形成將成為光阻遮罩的光阻膜之前，形成具有提高被加工膜與光阻膜的密接性的功能的有機樹脂膜。可以利用旋塗法等以覆蓋其下層的步階而使其表面平坦化的方式形成該有機樹脂膜，而可以降低形成在該有機樹脂膜的上層的光阻遮罩的厚度的偏差。尤其是，在進行微細的加工時，作為該有機樹脂膜較佳為使用具有對用於曝光的光的反射防止膜的功能的材料。作為具有這種功能的有機樹脂膜，例如有BARC(Bottom Anti Reflection Coating：底部抗反射塗料)膜等。在去除光阻遮罩的同時或在去除光阻遮罩之後去除該有機樹脂膜即可。
在形成閘極電極115之後，也可以形成覆蓋閘極電極115的側面的側壁。在形成比閘極電極115的厚
度厚的絕緣膜之後，進行各向異性蝕刻，只殘留閘極電極115的側面部分的該絕緣膜，由此可以形成側壁。
在形成側壁的同時，成為閘極絕緣膜114的絕緣膜也被蝕刻，由此在閘極電極115及側壁的下部形成閘極絕緣膜114。另外，也可以在形成閘極電極115之後以閘極電極115或用來形成閘極電極115的光阻遮罩為蝕刻遮罩對該絕緣膜進行蝕刻，由此形成閘極絕緣膜114。此外，也可以將該絕緣膜用作閘極絕緣膜114而不對該絕緣膜進行蝕刻。
接著，對半導體基板111的不設置閘極電極115(及側壁)的區域添加磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。此時的剖面示意圖相當於圖13A。
接著，在形成絕緣膜121之後，進行用來使上述賦予導電性的元素活化的第一加熱處理。
絕緣膜121例如可以利用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等，以疊層或單層設置。絕緣膜121可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
可以在稀有氣體或氮氣體等惰性氣體氛圍下或者在減壓氛圍下，例如以400℃以上且低於基板的應變點的溫度進行第一加熱處理。
在此步驟形成了第一電晶體110。
下面，形成絕緣膜122及絕緣膜123。
除了能夠用於絕緣膜121的材料之外較佳為使用包含氧和氫的氮化矽(SiNOH)形成絕緣膜122，因為可以增大藉由加熱脫離的氫量。另外，作為絕緣膜123，除了能夠用作絕緣膜121的材料之外，較佳為使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮起反應而形成的步階覆蓋性良好的氧化矽。
絕緣膜122及絕緣膜123例如可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由CMP法等使絕緣膜123的頂面平坦化。
然後，進行用來由從絕緣膜122脫離的氫終結半導體膜112中的懸空鍵的第二加熱處理。
可以在上述疊層結構的說明所例示的條件下
進行第二加熱處理。
接著，在絕緣膜121、絕緣膜122及絕緣膜123中形成到達低電阻層113a、低電阻層113b及閘極電極115等的開口。然後，以填充開口的方式形成導電膜，以使絕緣膜123的頂面露出的方式對該導電膜進行平坦化處理，由此形成插頭161、插頭162等。例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成導電膜。
接著，在絕緣膜123上形成導電膜。然後，藉由與上述方法同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成佈線131、佈線132及佈線133。
接著，以覆蓋佈線131、佈線132及佈線133的方式形成絕緣膜，以使各佈線的頂面露出的方式進行平坦化處理，由此形成絕緣膜124。此時的剖面示意圖相當於圖13B。
成為絕緣膜124的絕緣膜可以藉由使用與絕緣膜121等同樣的材料及方法形成。
在形成絕緣膜124之後，較佳為進行第三加熱處理。藉由第三加熱處理，使各層所包含的水或氫脫離，由此可以降低水或氫的含量。在即將形成後面說明的障壁膜120之前進行第三加熱處理，徹底去除障壁膜120的下層所包含的氫或水，然後形成障壁膜120，由此可以抑制在後面的製程中水或氫被釋放而擴散到障壁膜120的
下層一側。
可以在上述疊層結構的說明所例示的條件下進行第三加熱處理。
接著，在絕緣膜124、佈線131、佈線132及佈線133等上形成障壁膜120(圖13C)。
障壁膜120例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
也可以在形成障壁膜120之後進行用來降低障壁膜120所包含的水或氫或者用來抑制氣體的釋放的加熱處理。
接著，藉由與上述方法同樣的方法在障壁膜120上形成光阻遮罩，藉由蝕刻去除障壁膜120的不需要的部分。然後，去除光阻遮罩，由此形成到達佈線132的開口。
接著，在障壁膜120上形成導電膜，然後藉由與上述方法同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成佈線141(圖13D)。
接著，形成絕緣膜125。
絕緣膜125例如也可以藉由濺射法、CVD法
(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
為了使絕緣膜125含有過剩氧，例如，在氧氛圍下進行絕緣膜125的形成即可。或者，可以對成膜後的絕緣膜125引入氧而形成含有過剩氧的區域。或者，還可以組合上述兩種方法。
例如，對成膜之後的絕緣膜125引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過剩氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在引入氧的處理中，也可以使含有氧的氣體包含稀有氣體，例如可以使用二氧化碳、氫和氬的混合氣體。
另外，在形成絕緣膜125之後，為了提高頂面的平坦性，也可以進行使用CMP法等的平坦化處理。
接著，依次形成成為氧化物膜101a的氧化物膜和成為半導體膜102的半導體膜。較佳的是，以不接觸於大氣的方式連續地形成該氧化物膜和半導體膜。
在形成氧化物膜及半導體膜之後進行第四加
熱處理是較佳的。以250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度，在惰性氣體氛圍下，包含10ppm以上的氧化氣體的氛圍下或者減壓狀態下進行加熱處理，即可。另外，在惰性氣體氛圍下進行加熱處理之後，為了填補脫離的氧，也可以在包含10ppm以上的氧化氣體的氛圍下進行加熱處理。注意，加熱處理既可以在形成半導體膜之後立即進行，又可以在對半導體膜進行加工來形成島狀半導體膜102之後進行。藉由加熱處理，氧從絕緣膜125或氧化物膜供應到半導體膜，而可以減少半導體膜中的氧缺陷。
然後，在半導體膜上形成用作硬遮罩的導電膜且藉由與上述方法同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，以導電膜為遮罩，藉由蝕刻去除半導體膜和氧化物膜的不需要的部分。然後去除光阻遮罩，由此可以形成島狀導電膜103、島狀氧化物膜101a和島狀半導體膜102的疊層結構(圖14A)。
導電膜例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該導電膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
另外，如圖14A所示，當對氧化物膜及半導體膜進行蝕刻時，絕緣膜125的一部分被蝕刻，而絕緣膜
125中的不被氧化物膜101a及半導體膜102覆蓋的區域有時薄膜化。因此，較佳的是，預先形成厚度較厚的絕緣膜125，以便防止該蝕刻導致的絕緣膜125的消失。
接著，藉由與上述方法同樣的方法在導電膜103上形成光阻遮罩，藉由蝕刻去除導電膜103的不需要的部分。然後，去除光阻遮罩，由此可以形成電極103a及電極103b。然後，形成氧化物膜101b及閘極絕緣膜104(圖14B)。
接著，藉由與上述方法同樣的方法，在閘極絕緣膜104上形成光阻遮罩，使用該遮罩在閘極絕緣膜104、氧化物膜101b、絕緣膜125及障壁膜120中形成到達佈線131及佈線133等的開口。然後，形成導電膜165(圖14C)。另外，導電膜165用作控制後面形成的閘極電極的功函數的膜。
接著，以填充開口的方式形成藉由CMP法等使其頂面平坦化的導電膜166(圖15A)。
接著，在導電膜166上形成絕緣膜，藉由與上述方法同樣的方法在絕緣膜上形成光阻遮罩，藉由蝕刻去除絕緣膜的不需要的部分，由此形成絕緣膜106、絕緣膜174及絕緣膜175。以絕緣膜106、絕緣膜174及絕緣膜175為遮罩藉由蝕刻去除導電膜165及導電膜166的不需要的部分，由此形成閘極電極105a、閘極電極105b、導電膜170a、電極170、導電膜171a及電極171。另外，光阻遮罩在形成絕緣膜106、絕緣膜174及絕緣膜175之
後或者在形成閘極電極105a、閘極電極105b、導電膜170a、電極170、導電膜171a及電極171之後被去除，或者在進行蝕刻時消失(圖15B)。藉由將絕緣膜106、絕緣膜174及絕緣膜175用作遮罩，即使光阻遮罩在進行蝕刻時消失，也可以在準確的位置形成閘極電極105a、閘極電極105b、導電膜170a、電極170、導電膜171a及電極171。另外，作為絕緣膜106、絕緣膜174及絕緣膜175，例如可以使用氮化矽膜。
另外，此時，因為用被平坦化的導電膜166形成閘極電極105b、電極170及電極171，所以閘極電極105b的頂面的高度、電極170的頂面的高度及電極171的頂面的高度都一致。
另外，閘極電極105a使用具有控制功函數的功能的導電膜形成，因此可以控制電晶體的臨界值。
注意，雖然在本實施方式中設置有絕緣膜106、絕緣膜174及絕緣膜175，但是不侷限於此，也可以去除絕緣膜106、絕緣膜174及絕緣膜175。另外，雖然在本實施方式中在導電膜166上形成絕緣膜，但是不侷限於此，也可以不形成絕緣膜。
在此步驟形成第二電晶體100。
接著，形成絕緣膜107。絕緣膜107例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣
層時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
在形成絕緣膜107之後進行第五加熱處理是較佳的。藉由加熱處理，可以將氧從絕緣膜125等供應到半導體膜102，而降低半導體膜102中的氧缺陷。另外，此時，從絕緣膜125脫離的氧被障壁膜120及絕緣膜107阻擋，不擴散到障壁膜120的下層及絕緣膜107的上層，所以可以有效地封閉該氧。因此，可以增大可能供應到半導體膜102的氧量，而可以有效地降低半導體膜102中的氧缺陷。
接著，依次形成絕緣膜108及絕緣膜126(參照圖15C)。絕緣膜108及絕緣膜126例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法、APCVD(Atmospheric Pressure CVD)法等)、MBE法、ALD法或PLD法等形成。尤其是，藉由DC濺射法形成絕緣膜108，可以以高生產率形成厚度厚的阻擋性高的膜，所以是較佳的。另外，藉由ALD法形成絕緣膜108，可以減少離子損傷而實現良好的覆蓋性，所以是較佳的。此外，在作為絕緣膜126使用有機樹脂等有機絕緣材料的情況下，也可以利用旋塗法等塗佈法。另外，在形成絕緣膜126之後，對其頂面進行平坦化處理是較佳的。此外，也可以進行熱處理，使其流動化進行平坦化。另外，為了實現更良好的平坦性，較佳的是，在形成絕緣膜126之後
藉由CVD法層疊絕緣膜，然後對其頂面進行平坦化處理。
接著，藉由與上述方法同樣的方法，在絕緣膜126、絕緣膜108、絕緣膜107、絕緣膜174、絕緣膜175、閘極絕緣膜104及氧化物膜101b中形成開口，形成到達電極103a的插頭163a、到達電極170的插頭163b、到達電極103b的插頭164a及到達電極171的插頭164b。然後，形成接觸於插頭163a及插頭163b的佈線167a、接觸於插頭164a及插頭164b的佈線167b。
接著，以覆蓋佈線167a及佈線167b的方式形成絕緣膜，並且以使各佈線的頂面露出的方式進行平坦化處理，由此形成絕緣膜127(圖16A)。
接著，在佈線167b上形成絕緣膜137，在絕緣膜137上形成導電膜138。在此步驟形成電容器130。電容器130包括：其一部分用作第一電極的佈線167b；用作第二電極的導電膜138；以及夾在它們之間的絕緣膜137。
接著，形成絕緣膜139(圖16B)。
藉由上述製程，可以製造本發明的一個方式的半導體裝置。
在本實施方式中，說明能夠適用於本發明的一個方式的半導體裝置的半導體膜的氧化物半導體。
氧化物半導體具有3.0eV以上的高能隙。在包括以適當的條件對氧化物半導體進行加工並充分降低其載子密度而獲得的氧化物半導體膜的電晶體中，可以使關閉狀態下的源極與汲極之間的洩漏電流(關態電流)為比習知的使用矽的電晶體小得多。
能夠應用的氧化物半導體至少含有銦(In)或鋅(Zn)是較佳的。尤其是較佳為包含In及Zn。另外，作為用來減少使用該氧化物半導體的電晶體的電特性不均勻的穩定劑，除了包含上述元素以外，還包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鈧(Sc)、釔(Y)、鑭系元素(例如，鈰(Ce)、釹(Nd)、釓(Gd))中的一種或多種是較佳的。
例如，作為氧化物半導體可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn
類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
在此，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比例沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0且m不是整數)表示的材料。另外，M表示選自Ga、Fe、Mn及Co中的一種或多種金屬元素或者用作上述穩定劑的元素。
例如，可以使用其原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：3：6、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或接近於上述組成的氧化物。
當氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，因此產生作為載子的電子。其結果是，導致電晶體的臨界電壓向負向漂移。因此，較佳的是，藉由在形成氧化物半導體膜之後進行脫水化處理(脫氫化處理)，從氧化物半導體膜去除氫或水分來進行高度純化以使其儘量不包含雜質。
另外，有時氧化物半導體膜中的氧也因脫水化處理(脫氫化處理)而被減少。因此，為了填補因對氧
化物半導體膜的脫水化處理(脫氫化處理)而增加的氧缺陷，將氧添加到氧化物半導體膜是較佳的。在本說明書等中，有時將對氧化物半導體膜供應氧的情況稱為加氧化處理，或者，有時將使氧化物半導體膜的氧含量超過化學計量組成的情況稱為過氧化處理。
如上所述，藉由進行脫水化處理(脫氫化處理)從氧化物半導體膜去除氫或水分，並進行加氧化處理以填補氧缺陷，可以得到被i型(本質)化的氧化物半導體膜或極其接近於i型而實質上呈i型(本質)的氧化物半導體膜。注意，“實質上本質”是指：在氧化物半導體膜中，來自於施體的載子極少(近於零)，載子密度為1×1017/cm3以下，1×1016/cm3以下，1×1015/cm3以下，1×1014/cm3以下，1×1013/cm3以下。
如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。例如，可以將使用氧化物半導體膜的電晶體處於關閉狀態時的汲極電流在室溫(25℃左右)下設定為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，可以將汲極電流在85℃的溫度下設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。注意，“電晶體處於關閉狀態”是指：在採用n通道型電晶體的情況下，閘極電壓充分小於臨界電壓的狀態。明確而言，在閘極電壓比臨界電壓小1V以上、2V以上或3V以上時，電晶體成為關閉狀態。
下面說明氧化物半導體的結構。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
首先，對CAAC-OS進行說明。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視場影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，即晶界
(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖17A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖17B示出將圖17A中的區域(1)放大的Cs校正高解析度TEM影像。由圖17B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖17B所示，CAAC-OS具有特有的原子排列。圖17C是以輔助線示出特有的原子排列的圖。由圖17B和圖17C可知，一個顆粒的尺寸為1nm以上或3nm以上，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表
示為堆積磚塊或塊體的結構(參照圖17D)。在圖17C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖17D所示的區域5161。
圖18A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖18B、圖18C和圖18D分別示出將圖18A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖18B、圖18C和圖18D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖19A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖19B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖19C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖20A所示的繞射圖案(也稱為選區透過電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖20B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖20B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖20B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以
認為圖20B中的第二環起因於(110)面等。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺損等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺損少的氧化物半導體。
包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺損有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
缺陷態密度低(氧缺損少)的氧化物半導體可以具有低載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，使用CAAC-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定
電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。但是，使用CAAC-OS的電晶體電特性變動小且可靠性高。
由於CAAC-OS的缺陷態密度低，所以因光照射等而生成的載子很少被缺陷態俘獲。因此，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接著說明微晶氧化物半導體。
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之
間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
接著，說明非晶氧化物半導體。
非晶氧化物半導體是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
注意，氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(樣本A)、nc-OS(樣本B)和CAAC-OS(樣本C)。每個樣本都是In-Ga-Zn類氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶
部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖21示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖21可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖21中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖21中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，儘可能減少所組合的單晶氧化物半導體的種類來計算密度是較佳的。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
CAAC-OS膜例如可以使用以下方法而形成。
CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材且利用濺射法形成。
藉由增高成膜時的基板溫度使濺射粒子在到達基板之後發生遷移。明確而言，在將基板溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下
的狀態下進行成膜。藉由增高成膜時的基板溫度，使濺射粒子在到達基板時在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。此時，在濺射粒子帶正電時濺射粒子互相排斥而附著到基板上，由此濺射粒子不會不均勻地重疊，從而可以形成厚度均勻的CAAC-OS膜。
藉由減少成膜時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，較佳的是，藉由增高成膜氣體中的氧比例並使電力最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
或者，CAAC-OS膜使用以下方法而形成。
首先，形成其厚度為1nm以上且小於10nm的第一氧化物半導體膜。第一氧化物半導體膜使用濺射法形成。明確而言，第一氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第一氧化物半導體膜形成為高結晶性第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且
650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第一氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第一氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第一氧化物半導體膜的雜質濃度。
藉由將第一氧化物半導體膜的厚度設定為1nm以上且低於10nm，與厚度為10nm以上的情況相比可以藉由進行加熱處理而容易地使其結晶化。
接著，以10nm以上且50nm以下的厚度形成其組成與第一氧化物半導體膜相同的第二氧化物半導體膜。使用濺射法形成第二氧化物半導體膜。明確而言，第二氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第二氧化物半導體膜從第一CAAC-OS膜進行固相成長，來形成高結晶性第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上
且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第二氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第二氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第二氧化物半導體膜的雜質濃度。
經上述步驟，可以形成總厚度為10nm以上的CAAC-OS膜。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
在本實施方式中，參照圖式對利用本發明的一個方式的電晶體的電路的一個例子進行說明。
在實施方式1所示的結構中，藉由改變電晶體、佈
線、電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構的例子。
圖22A所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。注意，在圖式中，對使用第二半導體材料的電晶體附上“OS”的符號。
圖22B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
圖22C示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
圖22C所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中例示的電晶體。
電晶體3300是其通道形成在包含氧化物半導體的半導體膜中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖22C中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極中的一個電連接，第五佈線3005與電容元件3400的電極中的另一個電連接。
在圖22C所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極電極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成
為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料
時，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖22D所示的半導體裝置與圖22C所示的半導體裝置之間的主要不同點是圖22D所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極中的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極中的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)
/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，固定電位是較佳的)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。例如由於不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此根本不發生如閘極絕緣層的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
在本實施方式中，參照圖23說明包括上述實施方式所例示的電晶體或記憶體裝置的RF標籤。
本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，鑒於這些用途，要求極高的可靠性。
參照圖23說明RF標籤的結構。圖23是示出RF標籤的結構實例的塊圖。
如圖23所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性
關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包
括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置或省略上述各電路。
在此，可以將上述實施方式所示的記憶體電路用於記憶體電路810。因為根據本發明的一個方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，生產者另外準備用來對ROM811寫入資料的指令而防止使用者自由地重寫是較佳的。由於生產者在出貨之前寫入識別號碼，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖24是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的塊圖。
圖24所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖24所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖24所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖24所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖24所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停
止對暫存器1196中的記憶單元供應電源電壓。
圖25是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體
1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個彼此電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件1208的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND
等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖25示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖25示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201
內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖25所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體膜中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體膜形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。
圖25所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體膜中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽
中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用
於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF(Radio Frequency：射頻)裝置。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
在本實施方式中說明本發明的一個方式的顯示面板的結構實例。
圖26A是本發明的一個方式的顯示面板的俯視圖，圖26B是在將液晶元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。圖26C是在將有機EL元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖26A示出主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區中具有顯示元件的像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖26A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
圖26B示出像素部的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極的結構。各像素電極分別與不同的電晶體連接，
以藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極或汲極電極714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示面板。
以下說明與電晶體716電連接的第一像素電極及與電晶體717電連接的第二像素電極的形狀。第一像素電極和第二像素電極被狹縫彼此分離。第一像素電極呈擴展為V字型的形狀，第二像素電極以圍繞第一像素電極的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極或第二像素電極電連接的電容電極形成儲存電容器。
多域結構的像素設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極、相對電極以及它們之間的液晶層構成，而第二液晶元件
719由第二像素電極、相對電極以及它們之間的液晶層構成。
此外，圖26B所示的像素電路不侷限於此。例如，也可以還對圖26B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
圖26C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態返回到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖26C是示出可以應用的像素電路的一個例子的圖。這裡示出一個像素包括兩個n通道電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721
中，閘極電極與掃描線726連接，第一電極(源極電極和汲極電極中的一個)與信號線725連接，並且第二電極(源極電極和汲極電極中的另一個)與驅動電晶體722的閘極電極連接。在驅動電晶體722中，閘極電極藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示面板。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指為獲得所希望的亮度的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。作為驅動電晶體722的閘極電容，也可以利用在通道形成區域和閘極電極之間的電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入
使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階驅動時，對驅動電晶體722的閘極電極施加發光元件724的正向電壓加驅動電晶體722臨界電壓的Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖26C所示的像素結構。例如，還可以對圖26C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖26A至圖26C所示的電路應用上述實施方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
本實施方式的至少一部分可以與本說明書所
記載的其他實施方式適當地組合而實施。
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖27A至圖27F示出這些電子裝置的具體例子。
圖27A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖27A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖27B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示
部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖27C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖27D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖27E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖27F是一般的汽車，該汽車包括車體951、
車輪952、儀表板953及燈954等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
在本實施方式中，參照圖28A至圖28F說明根據本發明的一個方式的RF裝置的使用例子。RF裝置的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖28A)、儲存介質(DVD、錄影帶等，參照圖28B)、包裝用容器類(包裝紙、瓶子等，參照圖28C)、車輛類(自行車等，參照圖28D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖28E和圖28F)等。
當將根據本發明的一個方式的RF裝置4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RF裝置嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RF裝置填埋於有機樹脂內部。根據本發明的一個方式的RF裝置4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RF裝置4000設置於鈔票、硬幣、有價證券類、
不記名證券類或證書類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RF裝置，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF裝置，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RF裝置應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RF裝置適用於寫入或讀出的頻率低的用途。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
Claims (6)
- 一種半導體裝置的製造方法，包括如下步驟：形成在其通道中包含單晶半導體的第一電晶體；在該第一電晶體上形成佈線；在該佈線上形成第一絕緣膜；在該第一絕緣膜上形成第二絕緣膜；在該第二絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成第一電極和第二電極；在該第二絕緣膜、該第一電極和該第二電極上形成閘極絕緣膜；在該閘極絕緣膜上形成遮罩；使用該遮罩以到達該佈線的方式在該閘極絕緣膜、該第一絕緣膜和該第二絕緣膜中形成開口；以填充該開口的方式形成第一導電膜和第二導電膜的疊層；對該第二導電膜進行平坦化處理；以及對該第一導電膜和被平坦化的該第二導電膜進行蝕刻，由此形成該閘極絕緣膜上的第一閘極電極和第三電極、該第一閘極電極上的第二閘極電極以及該第三電極上的第四電極，其中，該第一絕緣膜具有減少水或氫的擴散的功能。
- 一種半導體裝置的製造方法，包括如下步驟：形成在其通道中包含單晶半導體的第一電晶體；在該第一電晶體上形成佈線；在該佈線上形成第一絕緣膜；在該第一絕緣膜上形成第二絕緣膜；在該第二絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成第一電極和第二電極；在該第二絕緣膜、該第一電極和該第二電極上形成閘極絕緣膜；在該閘極絕緣膜、該第一絕緣膜和該第二絕緣膜中形成開口，該開口到達該佈線；以填充該開口的方式形成第一導電膜和第二導電膜的疊層；對該第二導電膜進行平坦化處理；以及對該第一導電膜和被平坦化的該第二導電膜進行蝕刻，由此形成該閘極絕緣膜上的第一閘極電極和第三電極，其中，該第三電極係透過該開口電連接到該佈線。
- 根據申請專利範圍第1或2項之半導體裝置的製造方法，其中該第三電極係電連接到該第一電晶體的閘極電極。
- 根據申請專利範圍第1或2項之半導體裝置的製造方法，其中該第二絕緣膜含有的氧多於化學計量組成中的氧。
- 根據申請專利範圍第1或2項之半導體裝置的製造方法，其中該平坦化處理是化學機械拋光法。
- 根據申請專利範圍第1或2項之半導體裝置的製造方法，其中該第一閘極電極的頂面的高度與該第三電極的頂面的高度一致。
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