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TWI660362B - 用於記憶體內操作之裝置及方法 - Google Patents

用於記憶體內操作之裝置及方法 Download PDF

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TWI660362B
TWI660362B TW107110270A TW107110270A TWI660362B TW I660362 B TWI660362 B TW I660362B TW 107110270 A TW107110270 A TW 107110270A TW 107110270 A TW107110270 A TW 107110270A TW I660362 B TWI660362 B TW I660362B
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sensing
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TW107110270A
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Inventor
佩瑞 V 李
理查 C 墨菲
Original Assignee
美商美光科技公司
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Abstract

本發明包含用於記憶體內操作之裝置及方法。一例示性裝置包含一記憶體器件，該記憶體器件包含記憶體胞之複數個子陣列，其中該複數個子陣列包含該各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之第一感測電路，該第一感測電路包含一感測放大器及經組態以執行一記憶體內操作之一運算組件。該記憶體器件包含耦合至該第二子集之第二感測電路，該第二感測電路包含一感測放大器。該記憶體器件亦包含一控制器，該控制器經組態以基於包含該運算組件之該第一感測電路引導一資料值至該第一子集中之一選定子陣列之一第一移動。

Description

用於記憶體內操作之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於用於記憶體內操作之裝置及方法。
記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在許多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)，且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可在未供電時藉由保留經儲存資料而提供永久性資料，且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM))等。 電子系統通常包含數個處理資源(例如，一或多個處理器)，該等處理資源可擷取及執行指令且將經執行指令之結果儲存至一適合位置。一處理器可包括數個功能單元(諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及一組合邏輯區塊)，例如，該等功能單元可用於藉由對資料(例如，一或多個運算元)執行一運算而執行指令。如本文中使用，一運算可為例如一布林(Boolean)運算(諸如AND、OR、NOT、NAND、NOR及XOR)及/或其他運算(例如，反相、移位、算術、統計以及許多其他可能運算)。例如，功能單元電路可用於經由數個邏輯運算對運算元執行諸如加法、減法、乘法及除法之算術運算。 在將指令提供至功能單元電路以執行時可涉及一電子系統中之數個組件。可例如藉由一處理資源(諸如一控制器及/或主機處理器)執行指令。可將資料(例如，將對其執行指令之運算元)儲存於可由功能單元電路存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料，且可在功能單元電路開始對資料執行指令之前序列化及/或緩衝指令及/或資料。此外，因為可透過功能單元電路在一或多個時脈循環內執行不同類型之操作，所以亦可序列化及/或緩衝指令及/或資料之中間結果。用於完成一或多個時脈循環內之一操作之一序列可稱為一操作循環。完成一操作循環所消耗之時間可能花費在處理及運算執行及/或一運算裝置及/或系統之電力消耗方面。 在許多例項中，處理資源(例如，處理器及相關聯功能單元電路)可在記憶體陣列外部，且可經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一指令集。處理效能可在一記憶體內處理器件中得以改良，其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器。一記憶體內處理器件可藉由減少及消除外部通信而節省時間且亦可節約電力。
在一些實施方案中，一記憶體器件可經組態用於藉由一儲存記憶體胞移動(例如，複製、傳送及/或輸送)及儲存一經接收資料值且將經接收資料值自儲存記憶體胞移動至用於對資料值執行一操作之一快取區。例如，最初可將資料值儲存於經組態用於資料儲存之一長數位線子陣列之一記憶體胞中(如本文中描述)且將其移動至一短數位線子陣列之感測電路(如本文中描述)，該短數位線子陣列用作用於對資料值執行一操作之一快取區。例如，可自長數位線子陣列移動資料值，此係因為較短數位線及/或短數位線子陣列中每數位線之較少記憶體胞實現比長數位線子陣列更快之一循環時間及/或短數位線子陣列之感測電路可經組態用於執行記憶體內操作且長數位線子陣列之感測電路可未如此組態以及本文中描述之其他原因。 一單一操作或連續複數個操作之各者之後可接著將由執行該操作所得之一資料值移動回至長數位線儲存子陣列中之一記憶體胞。若待對結果資料值執行另一操作，則將把結果資料值移動回至用於執行該另一操作之短數位線快取子陣列。因而，執行單一操作或連續複數個操作(例如，由與快取區之記憶體胞相關聯之感測電路執行之一序列複數個布林運算，如本文中描述)可涉及反覆地將原始及/或部分結果資料值移動至一長數位線儲存子陣列中之數個記憶體胞且自長數位線儲存子陣列中之數個記憶體胞移動至一短數位線快取子陣列之感測電路及/或記憶體胞。原始及/或部分結果資料值在儲存子陣列與快取子陣列之間的此等反覆移動可降低資料處理之一速度、速率及/或效率及/或可增大電力消耗。 相比之下，本發明包含用於記憶體內操作(例如，用於記憶體內處理(PIM)結構)之裝置及方法。在至少一項實施例中，一裝置100包含一記憶體器件(例如，如在120處展示且結合圖1A及本文中別處描述)，該記憶體器件包含一記憶體胞陣列(例如，如在130處展示且結合圖1A及本文中別處描述)。在各種實施例中，陣列係包含一第一子集(例如，如在125-0及125-1處展示且結合圖1B及本文中別處描述之數個短數位線快取子陣列)及一第二子集(例如，如在126-0、…、126-N-1處展示且結合圖1B及本文中別處描述之數個長數位線儲存子陣列)之複數個子陣列。 記憶體器件包含耦合至第一子集之第一感測電路(例如，如在124-0及124-1處展示且結合圖1B及本文中別處描述)，第一感測電路包含一感測放大器及經組態以執行一記憶體內操作之一運算組件(例如，如分別在206及231處展示且結合圖2及本文中別處描述)。記憶體器件包含耦合至第二子集之第二感測電路(例如，如在124-2、…、124-N-1處展示且結合圖1B及本文中別處描述)，第二感測電路包含一感測放大器。記憶體器件亦包含一控制器(例如，如在140處展示且結合圖1A至圖1C及本文中別處描述)，該控制器經組態以至少部分基於包含運算組件之第一感測電路引導一資料值至第一子集中之一選定子陣列之一第一移動。 例如，一主機(例如，如在110處展示且結合圖1A及本文中別處描述)可在記憶體器件120外部。主機可包含一源器件172。在各種實施例中，源器件172可包含或相關聯於一中央處理單元(CPU) (未展示)及/或一直接記憶體存取(DMA)組件。一DMA組件可使主機之子系統能夠獨立於CPU而存取裝置100之主記憶體(例如，陣列130之控制器140)。例如，操作為源器件172之CPU及/或DMA組件可將資料值連同待由控制器執行之一命令一起發送至記憶體器件120，以將資料值儲存於一短數位線子陣列之感測電路及/或記憶體胞中而非一長數位線子陣列中。 因此，裝置100可能夠略過藉由一長數位線儲存子陣列之記憶體胞儲存經接收資料值。例如，可將由一DMA處理組件發送之資料值直接載入(例如，寫入)至一短數位線快取子陣列之感測電路及/或短數位線快取子陣列之一列中之記憶體胞。因而，與最初將資料值儲存於長數位線儲存子陣列中相比，裝置實現對資料值之更快速處理。 在一些實施方案中，將資料值自一長數位線儲存子陣列移動至一短數位線快取子陣列以供處理之一時間週期可為每傳送2048 (2K)個資料值(位元)約2奈秒(ns)。例如，可經由長數位線儲存子陣列及短數位線快取子陣列所共用之複數個I/O線(例如，如在155處展示且結合圖1C及本文中別處描述)移動資料值。若一長數位線儲存子陣列係每列16,384 (16K)個記憶體胞及/或行寬，則將16K個位元之資料值自列移動至短數位線快取子陣列之對應位置可利用16 ns。相比之下，將16K個位元直接移動至短數位線快取子陣列可在約2 ns之一時間週期內執行，此後可立即起始處理該16K個位元。 例如，將經接收資料值直接儲存至短數位線快取子陣列可改良用於資料處理之具有一冗長及/或連續資料串流之各種應用之效能。此等應用可例如包含信號處理、影像處理(例如，串流應用，諸如視訊)、α混合圖形操作、語音辨識、封包檢測、逗號分隔值(CSV)剖析、矩陣乘法及神經網路以及可對一冗長及/或連續資料串流進行操作之其他應用。 第一子集(例如，一快取子陣列)之第一感測電路可經組態以對移動至第一子集之資料值執行操作(例如，藉由包含一運算組件)。相比之下，第二子集(例如，一儲存子陣列)之第二感測電路可未經組態以對移動至第二子集之一資料值執行一操作(例如，藉由未包含一運算組件)。第二子集可經組態用於儲存已對其執行一操作且已例如經由一共用I/O線自第一子集之第一感測電路移動至第二子集之一資料值。 因此，控制器可經組態以引導已對其執行操作之一資料值(例如，經由共用I/O線)自第一子集中之選定第一子陣列(例如，短數位線快取子陣列)至第二子集中之一子陣列(例如，一長數位線儲存子陣列)之一第二移動。在一些實施例中，控制器可經組態以引導執行資料值之第二移動，該資料值係對移動至第一子集中之子陣列之數個資料值執行之一或多個操作之一結果。例如，可藉由第一子集中之一快取子陣列之感測放大器及/或運算組件執行單一操作或連續複數個操作，而在藉由快取子陣列之感測放大器及/或運算組件完成連續複數個操作之一最後者之前，未將連續複數個操作之一結果移動至第二子集之儲存子陣列。在一些實施例中，可將結果資料值儲存於快取子陣列之記憶體胞中，而例如在將其移動至主機110或別處之前，未對其移動以由儲存子陣列之記憶體胞儲存。在一些實施例中，作為額外之一替代方案，可在結果資料值藉由快取子陣列之感測電路處理之後(例如，在移動至主機110或別處之前)將其移動至儲存子陣列之記憶體胞且儲存於其中。 可在一資料處理操作期間藉由一控制器(其經組態以進行此)引導此一序列之資料移動及/或對第一子集(例如，快取區)而非第二子集(例如，儲存區)中之資料值執行之操作，而與一主機無關。例如，儘管主機(例如，圖1A中之110) (其可能未定位於與包含控制器(例如，圖1A中之140)之記憶體器件相同之節距及/或晶片上)可能已命令資料處理操作且該命令可能已由控制器140之一處理器/定序器執行，然剛剛描述之資料移動及/或操作可委託給控制器來執行。在一些實施例中，控制器140可與記憶體一起形成於晶片上且運作(例如，執行操作)，如結合圖1A展示及描述。如本文中描述，與其他某物一起在晶片上意欲意謂形成於與對應子陣列中之記憶體胞相同之晶片上。然而，實施例不限於此。例如，在一些實施例中，控制器140可定位成與主機110相關聯及/或執行與主機110相關聯之操作，例如，主機可指示控制器關於將對其執行操作之資料值。 如本文中使用，一「共用I/O線」意欲意謂在一資料路徑中之陣列本地之一I/O線，其具有依據記憶體胞陣列之一節距而變化之一節距。共用I/O可定位於記憶體陣列之一庫(例如，如在121-1處展示且結合圖1B及本文中別處描述)上且可多工化至陣列之複數個行(例如，一DRAM陣列之互補數位線)。共用I/O不同於且相異於與陣列相關聯之I/O電路，該I/O電路意欲根據一陣列協定(諸如DDR4)將資料移動至陣列且自陣列移動資料及/或結合一主機及/或一源(例如，如分別在110及172處展示且結合圖1A及本文中別處描述)將資料移動至一記憶體器件上且移出記憶體器件(例如，如在120處展示且結合圖1A及本文中別處描述)。 諸如第一及第二之序數在本文中用於幫助區別類似組件(例如，記憶體胞之子陣列、其等之子集等)且並不用於指示一特定排序及/或組件之間的關係，除非上下文另有清楚指示(例如，藉由使用諸如相鄰等之術語)。例如，一第一子陣列可為相對於子陣列之一庫中之子陣列0之子陣列4，且第二子陣列可為任何其他後續子陣列(例如，子陣列5、子陣列8、子陣列61以及其他可能性)，或第二子陣列可為任何其他先前子陣列(例如，子陣列3、2、1或0)。此外，將資料值自一第一子陣列移動至一第二子陣列被提供為此資料移動之一非限制性實例。例如，在一些實施例中，可將資料值自各子陣列循序及/或並行移動至一相同庫中之另一子陣列(例如，其可為一相鄰子陣列及/或由數個其他子陣列分離)或一不同庫之另一子陣列。 一主機系統及一控制器可對一整個程式指令區塊(例如，PIM命令指令)及資料執行位址解析，且引導(例如，控制)資料及命令至一目的地(例如，目標)庫內之分配位置(例如，子陣列及子陣列之部分)中之分配、儲存及/或移動(例如，流動)。寫入資料且執行命令(例如，執行操作，如本文中描述)可利用至DRAM器件之一正常DRAM寫入路徑。如讀者將明白，雖然關於本文中呈現之實例論述一DRAM式PIM器件，但實施例不限於一PIM DRAM實施方案。 如本文中描述，實施例可容許一主機系統最初分配一或多個DRAM記憶體庫中之數個位置(例如，子陣列及子陣列之部分)以將資料保存(例如，儲存)於例如子陣列之第二子集中。然而，為增大資料處理(例如，對資料值執行之操作)之速度、速率及/或效率，可將資料值移動(例如，複製、傳送及/或輸送)至經組態用於增大資料處理之速度、速率及/或效率之另一子陣列(例如，子陣列之第一子集中)，如本文中描述。 PIM系統之效能可受記憶體存取時間(例如，列循環時間)之影響。用於資料處理之一操作可包含打開(存取)一庫中之一列記憶體胞、自記憶體胞讀取及/或寫入至記憶體胞，且接著關閉該列。此等操作所花費之時間週期可取決於每運算組件(例如，圖2中之感測電路250中之運算組件231)之記憶體胞之數目及/或將一行中之全部記憶體胞連接至一各自運算組件之數位線之長度。較短數位線可提供每運算組件之相對改良效能，但由於數位線較短，每記憶體胞亦可具有更多運算組件及因此記憶體胞之一較低密度。此較低密度可造成相對較高電力需求及/或晶粒面積需求。相比而言，較長數位線可具有用於相同記憶體胞密度之較少運算組件，但較長數位線可造成每運算組件之相對較低效能。因此，組合短數位線之效能優點以及長數位線之記憶體胞密度優點可為有利的。 一記憶體器件(例如，一PIM DRAM記憶體器件)在本文中被描述為包含複數個子陣列，其中該等子陣列之至少一者組態為具有比記憶體器件內(例如，相同記憶體庫中)之其他子陣列之數位線短(例如，記憶體胞之每行具有較少記憶體胞及/或行之一較短實體長度)之數位線。具有較短數位線之子陣列可具有對記憶體胞之所得較快存取時間，且感測電路可組態為具有結合較快存取時間使用之PIM功能性，如本文中描述。 因而，具有較短數位線及PIM功能性之子陣列可用作用於組態為具有較長數位線(例如，因此具有較慢存取時間)之子陣列的按一增大的速度、速率及/或效率執行操作之一快取區。具有較長數位線之子陣列可用於資料儲存以利用其等較長數位線中之相對較高數目個記憶體胞。在一些實施例中，具有較長數位線之子陣列可進一步針對記憶體胞之一較高密度組態以進行更有效率資料儲存。例如，可藉由使感測電路中不具有PIM功能性而促成一較高密度，此係因為操作係在將資料值移動至快取區之後執行而非對儲存區中之資料值執行。替代地或組合地，較長數位線子陣列可使用一較高密度記憶體架構(例如，1T1C記憶體胞)組態(例如，形成)，而較短數位線子陣列可使用一較低密度架構(例如，2T2C記憶體胞)組態。可對架構進行其他改變以增大較短數位線子陣列對比較長數位線子陣列中之資料存取之速度、速率及/或效率(例如在短及長數位線子陣列中使用不同記憶體陣列架構(諸如DRAM、SRAM等)、改變字線長度以及其他可能變化)。 因此，複數個子陣列(其中複數個子陣列之一第一子集具有相對較短數位線且複數個子陣列之一第二子集具有相對較長數位線)可包含於一記憶體器件之一庫中(例如，在各種實施例中互混)，如本文中描述。具有較短數位線之子陣列可用作用於具有較長數位線之子陣列的用以執行操作之快取區。運算(例如，執行操作)可主要或僅發生在具有較短數位線之子陣列中，而導致相對於具有較長數位線之子陣列之增大的效能。具有較長數位線之子陣列可主要或僅用於資料儲存且因而可針對記憶體密度組態。在一些實施例中，具有較長數位線之子陣列可組態為具有至少一些PIM功能性(例如，提供在第一子集之子陣列中將對其執行少數累計操作之大量資料之移動的一替代方案，以及其他原因)。然而，不管較長數位線是否組態為具有至少一些PIM功能性，較佳可將資料移動(例如，複製、傳送及/或輸送)至較短數位線子陣列且自較短數位線子陣列移動資料以執行相對高速單一操作及/或操作序列。因而，在一些實施例中，僅第一子集之短數位線子陣列可具有任何PIM功能性，藉此可節省晶粒面積及/或電力消耗。 例如，一短數位線子陣列中之記憶體胞之列可用作用於長數位線(例如，儲存)子陣列之數個快取區。一控制器可管理兩種類型之子陣列之間的資料移動且可儲存資訊以記錄自特定儲存子陣列之源列移動至特定快取子陣列之目的地列之資料，且反之亦然。在一些實施例中，短數位線子陣列可操作為控制器在完成對一資料值或一系列資料值之一操作之後自動自其返回資料值之回寫快取區。然而，如本文中描述，控制器可經組態以引導藉由與操作為一快取區之一短數位線子陣列相關聯之感測電路執行連續複數個操作，而在完成連續複數個操作之一最後者之前，未將各自複數個操作之一結果移動回至一長數位線(例如，儲存)子陣列。 一記憶體器件中之一庫可包含記憶體胞之複數個子陣列，其中複數個分區可各自包含複數個該等子陣列之一各自群組。在各種實施例中，由複數個分區共用之一I/O線(例如，用於分區間及/或分區內資料移動之一資料匯流排，如本文中描述)可經組態以藉由使用與共用I/O線相關聯之隔離電路來選擇性地連接及斷開分區而將複數個子陣列分離成複數個分區以形成共用I/O線之分離部分。因而，沿其長度在複數個位置處與隔離電路相關聯之一共用I/O線可用於將子陣列之分區分離成各種組合中之有效分離區塊(例如，各分區中數個子陣列，此取決於各種子陣列及/或分區是否經由共用I/O線之部分連接等，如由一控制器引導)。此可使個別分區內之區塊資料移動能夠實質上並行發生。 藉由在各分區或分區組合中並行(例如，實質上在相同時間點)執行資料移動，隔離分區可增大各分區內及複數個分區(例如，一些或全部分區)之一組合中之資料移動之速度、速率及/或效率。例如，此可減少否則使資料在沿一記憶體胞陣列中之一共用I/O線選擇性地耦合之各種短及/或長數位線子陣列之間循序移動(例如，複製、傳送及/或輸送)所花費之時間。此資料移動之並行性質可容許分區之子陣列中之全部或大部分資料值之局部移動，使得移動可為數倍快。例如，移動可快達近似分區數目之一倍數，例如，在具有四個分區之情況下，可在不使用本文中描述之分區之情況下所花費時間的大約四分之一內執行各分區之子陣列中之資料值之並行移動。 在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由繪示展示可如何實踐本發明之一或多項實施例之隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應瞭解，可利用其他實施例且可進行程序、電及結構改變而不脫離本發明之範疇。 如本文中使用，諸如「X」、「Y」、「N」、「M」等之標示符(尤其關於圖式中之元件符號)指示可包含如此標示之數個特定特徵。亦應瞭解，本文中使用之術語僅用於描述特定實施例之目的，且並不意欲為限制性的。如本文中使用，除非上下文另有清楚指示，否則單數形式「一」、「一個」及「該」可包含單數個及複數個指示物兩者。另外，「數個」、「至少一個」及「一或多個」(例如，數個記憶體陣列)可指代一或多個記憶體陣列，而「複數個」意欲指代一個以上此等事物。此外，字詞「可」在本申請案各處係以一允許意義(即，有可能、能夠)而非以一強制意義(即，必須)使用。術語「包含」及其衍生詞意謂「包含但不限於」。術語「耦合(coupled/coupling)」視上下文意謂直接或間接實體連接或用於存取及移動(傳輸)命令及資料。術語「資料」及「資料值」在本文中可互換地使用且視上下文可具有相同含義。 如本文中使用，資料移動係一包含性術語，其包含例如將資料值自一源位置複製、傳送及/或輸送至一目的地位置。例如，可經由一長數位線(例如，儲存)子陣列及一短數位線(例如，快取)子陣列之各自感測組件條所共用之一I/O線將資料自該長數位線子陣列移動至該短數位線子陣列，如本文中描述。複製資料值可指示：經由共用I/O線將儲存(快取)於一感測組件條中之資料值複製且移動至另一子陣列；及儲存於子陣列之列中之原始資料值可保持不變。傳送資料值可指示：經由共用I/O線將儲存(快取)於感測組件條中之資料值複製且移動至另一子陣列；及可改變儲存於子陣列之列中之原始資料值之至少一者(例如，藉由擦除及/或藉由一後續寫入操作，如本文中描述)。輸送資料值可用於指示藉由其移動經複製及/或經傳送之資料值(例如，藉由將資料值自源位置放置於共用I/O線上且輸送至目的地位置)之程序。 本文中之圖遵循一編號慣例，其中首位數字或前幾位數字對應於圖號且剩餘數字識別圖中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。例如，108可指涉圖1中之元件「08」，且一類似元件在圖2中可稱為208。如將明白，可添加、交換及消除在本文中之各種實施例中展示之元件以提供本發明之數個額外實施例。另外，圖中提供之元件之比例及相對尺度意欲繪示本發明之某些實施例且不應視為一限制意義。 圖1A係根據本發明之數項實施例之呈包含一記憶體器件120之一運算系統100之形式之一裝置之一方塊圖。如本文中使用，一記憶體器件120、控制器140、模式解碼器173、別名(alias)組件174、通道控制器143、記憶體陣列130、感測電路150 (包含感測放大器及運算組件)及周邊感測放大器及邏輯170各自亦可單獨視為一各自「裝置」。 在先前方法中，可(例如，經由包括輸入/輸出(I/O)線之一匯流排)將資料自陣列及感測電路傳送至諸如一處理器、微處理器及運算引擎之一處理資源，該處理資源可包括經組態以執行適當操作之ALU電路及其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及大量電力消耗。即使處理資源定位於與記憶體陣列相同之一晶片上，將資料移出陣列至運算電路(此可涉及：執行一感測線(其在本文中可稱為一數位線或資料線)位址存取(例如，一行解碼信號之觸發(firing))以將資料自感測線傳送至I/O線(例如，本地及全域I/O線)上；將資料移動至陣列周邊；及將資料提供至運算功能)時仍可消耗大量電力。 此外，(若干)處理資源(例如，一運算引擎)之電路可不符合與一記憶體陣列相關聯之節距規則。例如，一記憶體陣列之胞可具有一4F2 或6F2 胞大小，其中「F」係對應於胞之一特徵大小。因而，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可無法形成於與記憶體胞之節距上，此可影響例如晶片大小及記憶體密度。 例如，本文中描述之感測電路150可形成於與一對互補感測線相同之一節距上。作為一實例，一對互補記憶體胞可具有具一6F2 節距(例如，3F × 2F)之一胞大小。若用於互補記憶體胞之一對互補感測線之節距係3F，則感測電路在節距上指示：感測電路(例如，每各自對互補感測線之一感測放大器及對應運算組件)經形成以裝配於互補感測線之3F節距內。 此外，各種先前系統之(若干)處理資源(例如，一運算引擎，諸如一ALU)之電路可不符合與一記憶體陣列相關聯之節距規則。例如，一記憶體陣列之記憶體胞可具有一4F2 或6F2 胞大小。因而，與先前系統之ALU電路相關聯之器件(例如，邏輯閘)可無法形成於與記憶體胞之節距上(例如，形成於與感測線相同之一節距上)，此可影響例如晶片大小及/或記憶體密度。在一些運算系統及子系統(例如，一CPU)之內容背景中，可在不位於與記憶體(例如，陣列中之記憶體胞)之節距上及/或具有記憶體之晶片上之一位置中處理資料，如本文中描述。例如，可藉由與一主機相關聯之一處理資源而非在與記憶體之節距上處理資料。 相比之下，本發明之數項實施例可包含形成於與陣列之記憶體胞之節距上之感測電路150 (例如，包含感測放大器及/或運算組件)。感測電路150可經組態用於(例如，能夠)執行運算功能(例如，邏輯運算)。 能夠器件運算之PIM可使用基於位元向量之運算。如本文中使用，術語「位元向量」意欲意謂儲存於一記憶體胞陣列之一列中及/或感測電路中之一位元向量記憶體器件(例如，一PIM器件)上之數個位元。因此，如本文中使用，一「位元向量運算」意欲意謂對一位元向量(其係虛擬位址空間及/或實體位址空間之一部分(例如，由一PIM器件使用))執行之一運算。在一些實施例中，位元向量可為實體連續儲存於一列中及/或感測電路中使得對一位元向量(其係虛擬位址空間及/或實體位址空間之一連續部分)執行位元向量運算之位元向量記憶體器件上之實體連續數目個位元。例如，PIM器件中之一列虛擬位址空間可具有16K個位元之一位元長度(例如，對應於一DRAM組態中之16K互補對記憶體胞)。如本文中描述，用於此一16K位元列之感測電路150可包含形成於與選擇性地耦合至16位元列中之對應記憶體胞之感測線之節距上的一對應16K處理元件(例如，運算組件，如本文中描述)。PIM器件中之一運算組件可操作為由感測電路150感測(例如，由與運算組件成對之一感測放大器感測及/或儲存於該感測放大器中，如本文中描述)之記憶體胞之列之位元向量之一單一位元上之一個一位元處理元件。 本發明之數項實施例包含形成於與一對應記憶體胞陣列之感測線之節距上之感測電路。感測電路可能能夠執行資料感測及/或運算功能(例如，取決於感測電路是與一短數位線子陣列還是一長數位線子陣列相關聯)且在記憶體胞陣列本地儲存資料。 為明白本文中描述之經改良資料移動(例如，複製、傳送及或輸送)技術，下文論述用於實施此等技術之一裝置(例如，具有PIM能力之一記憶體器件及一相關聯主機)。根據各種實施例，涉及具有PIM能力之一記憶體器件之程式指令(例如，PIM命令)可將PIM命令及/或資料之實施分佈於多個感測電路上方，該等感測電路可實施操作及/或可將PIM命令及/或資料移動且儲存於記憶體陣列內(例如，不必經由一位址及控制(A/C)及資料匯流排在一主機與記憶體器件之間來回傳送此等PIM命令及/或資料)。因此，可在較少時間及/或使用較少電力來存取且使用用於具有PIM能力之一記憶體器件之資料。例如，可藉由增大在一運算系統周圍移動資料且將資料儲存於該運算系統中以處理所請求記憶體陣列操作(例如，讀取、寫入、邏輯運算等)之速度、速率及/或效率而實現一時間及/或電力優點。 圖1A中繪示之系統100可包含耦合(例如，連接)至記憶體器件120之一主機110，記憶體器件120包含記憶體陣列130。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一平板電腦、一數位相機、一智慧型電話及/或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或背板，且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含各別積體電路，或主機110及記憶體器件120兩者可在相同積體電路上。系統100可為例如一伺服器系統及/或一高效能運算(HPC)系統及/或其之一部分。儘管圖1A中展示之實例繪示具有范紐曼(Von Neumann)架構之一系統，然本發明之實施例亦可實施為非范紐曼架構，其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等)。 為清楚起見，已簡化系統100之描述以集中於與本發明特定相關之特徵。例如，在各種實施例中，記憶體陣列130可為一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。記憶體陣列130可包含配置成由存取線(其等在本文中可稱為字線或選擇線)耦合之列及由感測線(其等在本文中可稱為數位線或資料線)耦合之行之記憶體胞。儘管圖1A中展示一單一記憶體陣列130，然實施例不限於此。例如，除數個子陣列以外，記憶體器件120亦可包含數個記憶體陣列130 (例如，DRAM胞、NAND快閃胞等之數個庫等)，如本文中描述。 記憶體器件120可包含用於鎖存由I/O電路144經由一資料匯流排156 (例如，來自主機110之一I/O匯流排)提供(例如，經由本地I/O線及全域I/O線提供至外部ALU電路及DRAM資料線(DQ))之位址信號的位址電路142。如本文中使用，DRAM DQ可能夠經由一匯流排(例如，資料匯流排156)將資料輸入至一庫且自一庫輸出資料(例如，自控制器140及/或主機110輸出且輸入至控制器140及/或主機110)。在一寫入操作期間，例如，可將電壓及/或電流變動施加至一DQ (例如，一接針)。此等變動可轉譯成一適當信號且儲存於一選定記憶體胞中。在一讀取操作期間，一旦完成存取且啟用輸出，自一選定記憶體胞讀取之一資料值便可出現於DQ處。在其他時間，DQ可處於使得DQ未流出或汲入電流且未將一信號呈現給系統之狀態。此亦可在兩個或更多個器件(例如，庫)共用資料匯流排時減少DQ爭用，如本文中描述。 狀態及例外資訊可自記憶體器件120上之控制器140提供至一通道控制器143 (例如，透過一帶外匯流排157)，繼而可自通道控制器143提供至主機110。通道控制器143可包含一邏輯組件160，其用於分配各自庫之陣列中之複數個位置(例如，用於子陣列之控制器)以儲存用於與複數個記憶體器件(例如，120-0、120-1、…、120-N)之各者之操作相關聯的各種庫之庫命令、應用程式指令(例如，作為操作序列)及引數(PIM命令)。通道控制器143可將命令(例如，PIM命令)調度至複數個記憶體器件120-1、…、120-N以將該等程式指令儲存於一記憶體器件之一給定庫內。 位址信號透過位址電路142接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。可藉由使用感測電路150之數個感測放大器(如本文中描述)感測感測線(數位線)上之電壓及/或電流變化而自記憶體陣列130感測(讀取)資料。一感測放大器可自記憶體陣列130讀取及鎖存一資料頁(例如，一列)。如本文中描述，額外運算組件可耦合至感測放大器且可連同感測放大器一起用於感測、儲存(例如，快取及緩衝)、執行運算功能(例如，操作)及/或移動資料。I/O電路144可用於經由資料匯流排156 (例如，一64位元寬資料匯流排)與主機110進行雙向資料通信。寫入電路148可用於將資料寫入至記憶體陣列130。然而，行解碼器152電路之功能可與本文中描述之行選擇電路358區分，行選擇電路358經組態以相對於例如一子陣列之特定行及一操作條中之對應操作單元來實施資料移動操作。 控制器140 (例如，庫控制邏輯及/或定序器)可解碼由控制匯流排154自主機110提供之信號(例如，命令)。此等信號可包含可用於控制對記憶體陣列130執行之操作(包含資料感測、資料儲存、資料移動、資料寫入及/或資料擦除操作以及其他操作)之晶片啟用信號、寫入啟用信號及/或位址鎖存信號。在各項實施例中，控制器140可負責執行來自主機110之指令且存取記憶體陣列130。 例如，控制器140可包含一模式解碼器(例如，如在圖1A及圖1B中之173處展示)，其用於例如基於解碼伴隨自主機110移動至記憶體器件120之一資料值之一模式位元值而基於經解碼模式位元判定是應將資料值移動至第一子集中之一子陣列(例如，一短數位線快取子陣列)還是第二子集中之一子陣列(例如，一長數位線儲存子陣列)。控制器140可包含一別名組件(例如，如在圖1A及圖1B中之174處展示)，其用於解碼例如自主機110之CPU及/或源器件172接收之指令中之一位址位元以判定資料值至第一子集及第二子集中之各自複數個子陣列之一特定庫、子陣列及/或列之選定移動。例如，位址位元可用於定址資料值至各自複數個子陣列之第一子集及/或第二子集中之一特定庫、子陣列及/或列之移動。控制器140可為一狀態機、一定序器或某一其他類型之控制器。控制器140可控制一陣列(例如，記憶體陣列130)之一列中之移位資料(例如，右或左)。 下文(例如，圖2及圖3中)進一步描述感測電路150之實例。例如，在數項實施例中，感測電路150可包含數個感測放大器及/或數個運算組件，其等可用作一累加器且可用於執行如由一控制器140及/或各子陣列之一各自子陣列控制器(未展示)引導之操作(例如，對與互補感測線相關聯之資料之操作)。 在數項實施例中，感測電路150可用於使用儲存於記憶體陣列130中之資料作為輸入而執行操作，且參與將用於傳送、寫入、邏輯及儲存操作之資料移動至記憶體陣列130中之一不同位置，而不經由一感測線位址存取傳送資料(例如，未觸發一行解碼信號)。因而，各種運算功能可使用感測電路150且在感測電路150內執行，而非由感測電路150外部之處理資源(例如，藉由與主機110相關聯之一處理器及定位於器件120上(諸如在控制器140上或別處)之其他處理電路，諸如ALU電路)執行(或與由感測電路150外部之處理資源執行相關聯)。 在各種先前方法中，例如，與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由本地I/O線及全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元來執行運算功能，且結果將經由I/O線傳送回至陣列。 相比之下，在本發明之數項實施例中，感測電路150經組態以在未啟用耦合至感測電路150之一本地I/O線及全域I/O線之情況下對儲存於記憶體陣列130中之資料執行操作且將結果儲存回至記憶體陣列130。感測電路150可形成於與用於陣列之記憶體胞之感測線之節距上。額外周邊感測放大器及/或邏輯170 (例如，各自執行用於執行一各自操作之指令的子陣列控制器)可耦合至感測電路150。根據本文中描述之一些實施例，感測電路150及周邊感測放大器及邏輯170可協同執行操作。 因而，在數項實施例中，記憶體陣列130及感測電路150外部之電路無需執行運算功能，此係因為感測電路150可在不使用一外部處理資源之情況下執行適當操作以依一序列指令執行此等運算功能。因此，感測電路150可用於至少在某種程度上補充或取代此一外部處理資源(或至少減小將資料傳送至此一外部處理資源及/或自此一外部處理資源傳送資料之帶寬消耗)。 在數項實施例中，感測電路150可用於執行除由一外部處理資源(例如，主機110)執行之操作以外的操作(例如，執行一序列指令)。例如，主機110及感測電路150之任一者可限於僅執行特定操作及/或特定數目個操作。 啟用一本地I/O線及全域I/O線可包含：啟用(例如，接通、啟動)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極的一電晶體。然而，實施例不限於不啟用一本地I/O線及全域I/O線。例如，在數項實施例中，感測電路150可用於在不啟用陣列之行解碼線之情況下執行操作。然而，(若干)本地I/O線及(若干)全域I/O線可經啟用以將一結果傳送至一適合位置而非傳送回至記憶體陣列130 (例如，至一外部暫存器)。 圖1B係根據本發明之數項實施例之一記憶體器件之一庫區段123之一方塊圖。庫區段123可表示一記憶體器件之一庫之數個記憶體區段之一例示性區段，例如庫區段0、庫區段1、…、庫區段M。如在圖1B中展示，一庫區段123可包含水平展示為X之複數個記憶體行122 (例如，一例示性DRAM庫及庫區段中之16,384個行)。另外，庫區段123可劃分成子陣列0、子陣列1、…、及子陣列N-1 (例如，32個、64個、128個或各種奇數個子陣列)，如在125-0及125-1處展示為兩個短數位線(例如，快取)子陣列之實例及在126-0、…、126-N-1處展示為相同庫區段中之數個長數位線(例如，儲存)子陣列之實例。圖1B中繪示之實施例之組態(例如，短及長數位線子陣列之數目及/或定位)係為清楚目的而展示且不限於此等組態。 短及長數位線子陣列分別由經組態以耦合至一資料路徑(例如，本文中描述之共用I/O線)之放大區域分離。因而，短數位線子陣列125-0及125-1及長數位線子陣列126-0、…、126-N-1可各自具有分別對應於感測組件條0、感測組件條1、…、及感測組件條N-1之放大區域124-0、124-1、…、124-N-1。 各行122可經組態以耦合至感測電路150，如結合圖1A及本文中別處描述。因而，一子陣列中之各行可個別地耦合至促成用於該子陣列之一感測組件條之一感測放大器及/或一計算運算組件之至少一者。例如，如圖1B中展示，庫區段123可包含各自具有感測電路150之感測組件條0、感測組件條1、…、感測組件條N-1，感測電路150至少具有在各種實施例中可用作暫存器、快取區及/或資料緩衝等且耦合至子陣列125-0及125-1及126-0、…、126-N-1中之各行122的感測放大器。 在一些實施例中，一運算組件可耦合至耦合至一短數位線子陣列之各自感測組件條中(例如，分別耦合至短數位線子陣列125-0及125-1之感測組件條124-0及124-1中)之感測電路150內之各感測放大器。然而，實施例不限於此。例如，在一些實施例中，感測放大器與運算組件之數目之間可不存在一1:1相關性，例如，可存在每運算組件一個以上感測放大器或每感測放大器一個以上運算組件，此可在子陣列、分區、庫等之間變化。 短數位線子陣列125-0及125-1之各者可包含垂直展示為Y之複數個列119，例如，在一例示性DRAM庫中，各子陣列可包含512個列。長數位線子陣列126-0、…、126-N-1之各者可包含垂直展示為Z之複數個列118，例如，在一例示性DRAM庫中，各子陣列可包含1024個列。例示性實施例不限於本文中描述之行之例示性水平及垂直定向及/或列數目。 PIM DRAM架構之實施方案可在感測放大器及運算組件層級處(例如，在一感測組件條中)執行處理。PIM DRAM架構之實施方案可容許有限數目個記憶體胞連接至各感測放大器(例如，約1K個或1024個記憶體胞)。一感測組件條可包含自約8K個至約16K個感測放大器。例如，用於一長數位線子陣列之一感測組件條可包含16K個感測放大器，且可經組態以耦合至在列及行之各交叉點處具有一記憶體胞之1K個列及約16K個行之一陣列以產生每行1K (1024)個記憶體胞。相比而言，用於一短數位線子陣列之一感測組件條可包含16K個感測放大器及運算組件，且可經組態以耦合至具有例如長數位線子陣列之1K個列之至多一半的一陣列以產生每行512個記憶體胞。在一些實施例中，各自感測組件條中之感測放大器及/或運算組件之數目(例如，對應於一列中之記憶體胞之一數目)可在至少一些短數位線子陣列與長數位線子陣列之間變化。 剛剛呈現之長及短數位線子陣列中之列、行及每行之記憶體胞之數目及/或行之間的記憶體胞數目之比率係以實例方式而非限制方式提供。例如，長數位線子陣列可具有各自具有各自1024個記憶體胞之行，且短數位線子陣列可具有各自具有各自512個、256個或128個記憶體胞以及小於512之其他可能數目之行。在各種實施例中，長數位線子陣列可具有每行少於或多於1024個記憶體胞，其中如剛剛描述般組態短數位線子陣列中之每行記憶體胞之數目。替代地或另外，快取子陣列可經形成具有小於、等於或大於長數位線子陣列(儲存子陣列)之數位線長度之一數位線長度，使得快取子陣列並非剛剛描述之短數位線子陣列。例如，快取子陣列之數位線及/或記憶體胞之組態可提供比儲存子陣列之組態快之運算(例如，2T2C代替1T1C、SRAM代替DRAM等)。 因此，一快取子陣列中之記憶體胞之列數目及/或每數位線記憶體胞之對應數目可小於、等於或大於一儲存子陣列中之記憶體胞之列數目及/或儲存子陣列之每數位線之記憶體胞之對應數目。在一些實施例中，一長數位線子陣列之一列中之記憶體胞之一數目可不同於一短數位線子陣列之一列中之記憶體胞之一數目。例如，組態為2T2C之一短數位線子陣列之一記憶體胞可為組態為1T1C之一長數位線子陣列之一記憶體胞之大約兩倍寬，此係因為2T2C記憶體胞具有兩個電晶體及兩個電容器，而1T1C記憶體胞具有一個電晶體及一個電容器。為將此兩個子陣列組態之寬度整合於一晶片及/或庫架構上，可調整列中之記憶體胞之數目，例如，使得一短數位線子陣列可例如具有數目約為一長數位線子陣列之一列中之記憶體胞之一半的記憶體胞。一控制器可具有用以供應資料值在此兩個子陣列組態之間的移動之指令或由該等指令引導。 在一些實施例中，長數位線子陣列126-N-1可為128個子陣列中之子陣列32且可為四個子陣列分區之一第一分區中在一第一方向上的一最後子陣列，如本文中描述。隔離條(未展示)可包含經組態以選擇性地(例如，如由控制器140引導)連接及斷開一選定共用I/O線之部分的數個隔離電晶體。選擇性地啟用(例如，啟動及停用)隔離電晶體連接且斷開至感測放大器及/或運算組件(例如，在感測組件條中)及來自感測放大器及/或運算組件之資料值經由共用I/O線在分區之間的移動，如本文中描述。 因而，複數個子陣列125-0及125-1及126-0、…、126-N-1、複數個感測組件條124-0、124-1、…、124-N-1及隔離條(未展示)可被視為一單一分區128。然而，在一些實施例中，取決於資料移動之方向，一單一隔離條可由兩個相鄰分區共用。 如圖1B中展示，庫架構123可與控制器140相關聯。在各種實例中，圖1B中展示之控制器140可表示由圖1A中展示之控制器140體現且包含於控制器140中之功能性之至少一部分。控制器140可引導(例如，控制)命令及/或資料141至庫區段123之輸入及資料自庫區段123 (例如，至主機110)之輸出，以及控制庫區段123中之資料移動，如本文中描述。庫區段123可包含至DRAM DQ之一資料匯流排156 (例如，一64位元寬資料匯流排)，其可對應於結合圖1A描述之資料匯流排156。控制器140 (例如，回應於一命令)可受委託負責引導在本文中描述之記憶體內操作中對資料值執行之移動及/或操作。 在一些實施例中，控制器可用於偵測自一源器件(例如，如結合圖1A中之主機110在172處展示且在本文中別處描述)接收一資料值(例如，複數個資料值)。資料值可與用於判定資料值藉由控制器140之處置的指令相關聯。指令可包含一模式位元，例如，一或多個資料值(位元)。模式位元可用於例如藉由模式解碼器173 (其係控制器140之部分或與控制器140相關聯)基於經解碼模式位元判定是應將資料值移動至第一子集中之一子陣列(例如，一短數位線快取子陣列)還是第二子集中之一子陣列(例如，一長數位線儲存子陣列)。 在一些實施例中，指令可進一步包含一位址位元(例如，一或多個資料值(位元))以定址資料值至各自複數個子陣列之第一子集及第二子集中之一特定庫、子陣列及/或列之移動。控制器140可包含一別名組件174或與一別名組件174相關聯。別名組件174可經組態以解碼指令中之一位址位元以判定資料值至第一子集及第二子集中之各自複數個子陣列之一特定庫、子陣列及/或列之選定移動。 一短數位線子陣列可具有比一長數位線子陣列少之列(例如，分別為128個列對1024個列)及/或可具有較少行及/或每列較少之記憶體胞(例如，分別為8K個對16K個)。因而，短數位線子陣列之定址可不匹配長數位線子陣列之定址。例如，可用於引導將資料值儲存於長數位線子陣列中之位址位元可未呈現在(例如，存在於)短數位線子陣列中。因此，別名組件174可經組態以例如使用一資料傳送協定(諸如DDR4等)來對由主機110提供之位址位元中的可能錯誤定址進行校正。 在一些實施例中，別名組件174可經組態以在模式位元指示應將資料值移動至第一子集之一選定子陣列(例如，一短數位線子陣列)時判定位址位元是否對應於呈現在第一子集中之該選定子陣列中之一位址。別名組件174可進一步經組態以在位址位元不對應於呈現在第一子集之選定子陣列中之一位址時別名化應移動至第二子集中之一選定子陣列(例如，一長數位線子陣列)之該資料值。 別名組件174可進一步經組態以在模式位元指示應將資料值移動至第一子集中之一選定子陣列時判定位址位元是否對應於呈現在第一子集中之該選定子陣列中之一位址，且在位址位元對應於呈現在第一子集之選定子陣列中之一位址時容許將資料值移動至第一子集中之該選定子陣列。別名組件174可進一步經組態以在模式位元指示應將資料值移動至第二子集中之一選定子陣列時判定位址位元是否對應於呈現在第二子集之該選定子陣列中之一位址，且在位址位元對應於呈現在第二子集中之選定子陣列中之一位址時容許將資料值移動至第二子集中之該選定子陣列。 圖1C係根據本發明之數項實施例之一記憶體器件之一庫121之一方塊圖。庫121可表示一記憶體器件之一例示性庫(例如，庫0、庫1、…、庫M-1)。如圖1C中展示，一庫121可包含耦合至一控制器140之一A/C路徑153 (例如，一匯流排)。再者，在各種實例中，圖1C中展示之控制器140可表示由圖1A及圖1B中展示之控制器140體現且包含於控制器140中之功能性之至少一部分。 如圖1C中展示，一庫121可包含複數個庫區段(例如，庫區段123)。如圖1C中進一步展示，一庫區段123可細分成複數個子陣列(例如，在短數位線子陣列之125-0、125-1及125-3處及長數位線子陣列之126-0、126-1、…、126-N-1處展示之子陣列0、子陣列1、…、子陣列N-1)。圖1C中繪示之短及長數位線子陣列之數目及/或定位之組態係為清楚目的而展示且不限於此等組態。儘管如所展示，一記憶體區段123可組態為一短數位線子陣列125-0在一長數位線子陣列126-0之頂部上其後接著另一短數位線子陣列125-1在另一長數位線子陣列126-1之頂部上，而使總共四個子陣列依1:1比率均勻穿插(例如，在一分區128-0中)，然短及/或長數位線子陣列之其他數目及/或比率係可能的。例如，任何可行數目個短及/或長數位線子陣列可依判定為適於一特定實施方案之任何排序配置包含於一庫區段123及/或其之一分區128中(例如，具有短數位線子陣列對長數位線子陣列之1:1、1:2、1:4、1:8等之比率，使一或多個短數位線子陣列之各群組定位成相鄰於一或多個長數位線子陣列之一群組，以及其他組態)。因此，在一些實施例中，一個以上短數位線子陣列可串列定位成彼此相鄰及/或一個以上長數位線子陣列可串列定位成彼此相鄰。 在短數位線子陣列之125-0、125-1、…、125-3及長數位線子陣列之126-0、126-1、…、126-N-1處展示之複數個子陣列可各自耦合至可包含感測電路150及邏輯電路170之感測組件條124-0、124-1、…、124-N-1及/或由感測組件條124-0、124-1、…、124-N-1分離。如所提及，感測組件條124-0、124-1、…、124-N-1各自包含感測電路150，感測電路150至少具有經組態以耦合至各子陣列中之記憶體胞之各行之感測放大器，如在圖2中展示且結合圖3、圖4A及圖4B進一步描述。子陣列及相關聯感測組件條可劃分成共用一I/O線155之數個分區，例如，128-0、128-1、…、128-M-1，如本文中進一步描述。 如圖1C中示意性地展示，一庫121及庫之各區段123可包含一共用I/O線155作為一資料路徑(例如，匯流排)，其耦合至一指令及/或資料(例如，程式指令(PIM命令))、讀取路徑161中之複數個控制/資料暫存器且耦合至一特定庫121中之複數個庫區段(例如，庫區段123)。控制器140可經組態以接收用以開始執行一給定庫(例如，庫121-1)中之一操作之一命令。控制器140可經組態以針對特定庫自複數個位置擷取指令及/或常數資料(例如，使用耦合至控制及資料暫存器151之共用I/O線155)，且使用感測電路150之運算組件來執行一操作。控制器140可將經擷取指令及/或常數資料在本地快取至特定庫(例如，快取於指令快取區171及/或邏輯電路170中)。 如本文中描述，一I/O線可由記憶體胞之複數個分區、子陣列、列及/或特定行經由耦合至子陣列之各者之感測組件條選擇性地共用。例如，數個行之一可選子集(例如，總行數之8行子集)之各者之感測放大器及/或運算組件可選擇性地耦合至複數個共用I/O線之各者以將儲存(快取)於感測組件條中之資料值移動(例如，傳送、輸送及/或饋送)至複數個共用I/O線之各者。因為單數形式「一」、「一個」及「該」在本文中可包含單數個及複數個指示物兩者，所以「一共用I/O線」可用於指代「複數個共用I/O線」，除非上下文另有清楚指示。此外，「共用I/O線」係「複數個共用I/O線」之一縮寫。 在一些實施例中，控制器140可經組態以經由耦合至控制及資料暫存器151之共用I/O線155將指令(命令)及資料引導(例如提供)至記憶體陣列130中之一特定庫121之複數個位置及感測組件條124-0、124-1、…、124-N-1。例如，控制及資料暫存器151可中繼待由感測組件條124-0、124-1、…、124-N-1中之感測電路150之感測放大器及/或運算組件執行之指令。例如，圖1C將控制器140繪示為與指令快取區171相關聯且經由一寫入路徑149耦合至短數位線子陣列125-0、125-1及125-3以及長數位線子陣列126-0、126-1、…、126-N-1及/或庫121中之感測組件條124-0、124-1、…、124-N-1之各者。 然而，本文中描述之共用I/O線155及/或連接電路232可經組態(例如，經形成及/或經啟用)以將執行一單一操作或連續複數個操作之一結果移動至一適合位置而非移動回至記憶體陣列130之子陣列之第一子集125及/或第二子集126。例如，在各種實施例中，可將結果資料值經由共用I/O線155及/或連接電路232移動至一外部暫存器。此等外部暫存器之實施例可包含與記憶體器件120之庫121之控制器140相關聯(例如，選擇性地耦合至控制器140)之數個庫暫存器(未展示)，及/或與例如可由I/O電路144經由資料匯流排156直接存取及/或經由控制器140透過帶外匯流排157間接存取之主機110相關聯之暫存器(未展示)。此外，用於儲存及/或處理之資料值及/或用於藉由一特定長數位線儲存子陣列及/或一特定短數位線快取子陣列進行此之命令可為輸入。例如，可藉由I/O電路144經由匯流排156直接及/或經由控制器140透過控制匯流排154間接使用來自主機CPU及/或源器件172之一資料傳送協定(諸如DDR4等)來執行輸入。 如結合圖1B描述，複數個子陣列(例如，藉由圖1C中之實例展示之四個子陣列125-0、125-1、126-0及126-1)及其等各自感測組件條可構成一第一分區128-0。一隔離條(未展示)可定位於子陣列3 (126-1)與子陣列4 (125-2)中間，使得子陣列126-1係第一分區128-0在一第一方向上(例如，在圖1C之內容背景中，向下)之一最後子陣列，且子陣列125-2係一第二分區128-1在第一方向上之一第一子陣列。數個子陣列及其等各自感測組件條可在第一方向上進一步延伸直至一第二隔離條(未展示)定位於第二分區128-1與一第三分區128-M-1之一第一子陣列126-N-1之間。如先前指示，子陣列可依任何順序配置於各庫區段123及/或分區128中，使得例如短數位線子陣列125-0及125-2可分別為分區128-0及128-1中之第一子陣列而，長數位線子陣列126-N-1可為分區128-M-1中之第一子陣列，以及其他可能組態。 然而，實施例不限於此。例如，在各種實施例中，庫區段123中可存在任何數目個短數位線子陣列125及任何數目個長數位線子陣列126，其等可由隔離條分離成任何數目個分區，例如，只要各種分區中存在至少一個短數位線子陣列與至少一個長數位線子陣列之一組合。在各種實施例中，分區可取決於實施方案而各自包含相同數目個或不同數目個短及/或長數位線子陣列、感測組件條等。 圖2係繪示根據本發明之數項實施例之感測電路250之一示意圖。感測電路250可對應於圖1A中展示之感測電路150。 一記憶體胞可包含一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，一第一記憶體胞可包含電晶體202-1及電容器203-1，且一第二記憶體胞可包含電晶體202-2及電容器203-2，等等。在此實施例中，記憶體陣列230係1T1C (一電晶體一電容器)記憶體胞之一DRAM陣列，但可使用其他組態實施例(例如，每記憶體胞具有兩個電晶體及兩個電容器之2T2C)。在數項實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於胞中之資料破壞資料，使得最初儲存於胞中之資料在被讀取之後可被再新)。 記憶體陣列230之胞可配置成由存取(字)線204-X (列X)、204-Y (列Y)等耦合之列及由互補感測線對(例如，圖2中展示之數位線DIGIT(D)及DIGIT(D)_以及圖3及圖4A至圖4B中展示之DIGIT_0及DIGIT_0*)耦合之行。對應於各對互補感測線之個別感測線亦可分別稱為DIGIT(D)之數位線205-1及DIGIT(D)_之數位線205-2或圖3及圖4A至圖4B中之對應元件符號。儘管圖2中展示僅一對互補數位線，然本發明之實施例不限於此，且一記憶體胞陣列可包含記憶體胞及數位線之額外行(例如，4,096個、8,192個、16,384個等)。 儘管列及行係繪示為正交定向於一平面中，然實施例不限於此。例如，列及行可相對於彼此依任何可行三維組態定向。列及行可相對於彼此定向成任何角度、可定向於一實質上水平平面或一實質上垂直平面中，及/或可定向成一折疊拓撲以及其他可能三維組態。 記憶體胞可耦合至不同數位線及字線。例如，一電晶體202-1之一第一源極/汲極區可耦合至數位線205-1 (D)，電晶體202-1之一第二源極/汲極區可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-Y。一電晶體202-2之一第一源極/汲極區可耦合至數位線205-2 (D)_，電晶體202-2之一第二源極/汲極區可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-X。如圖2中展示之一胞板可耦合至電容器203-1及203-2之各者。胞板可為一共同節點，在各種記憶體陣列組態中，可將一參考電壓(例如，接地)施加至該共同節點。 根據本發明之數項實施例，記憶體陣列230經組態以耦合至感測電路250。在此實施例中，感測電路250包括對應於記憶體胞之各自行(例如，耦合至一短數位線子陣列中之各自互補數位線對)之一感測放大器206及一運算組件231。感測放大器206可耦合至互補數位線205-1及205-2之對。運算組件231可經由傳遞閘207-1及207-2耦合至感測放大器206。傳遞閘207-1及207-2之閘極可耦合至操作選擇邏輯213。 操作選擇邏輯213可經組態以包含：傳遞閘邏輯，其用於控制傳遞閘以將未轉置之互補數位線對耦合於感測放大器206與運算組件231之間；及交換閘邏輯，其用於控制交換閘以將經轉置之互補數位線對耦合於感測放大器206與運算組件231之間。操作選擇邏輯213亦可耦合至互補數位線對205-1及205-2。操作選擇邏輯213可經組態以基於一選定操作控制傳遞閘207-1及207-2之連續性。 感測放大器206可經操作以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存器(其在本文中可稱為一主要鎖存器)。在圖2中繪示之實例中，對應於感測放大器206之電路包括一鎖存器215，鎖存器215包含耦合至一對互補數位線D 205-1及(D)_ 205-2之四個電晶體。然而，實施例不限於此實例。鎖存器215可為一交叉耦合鎖存器。舉例而言，諸如n通道電晶體(例如，NMOS電晶體227-1及227-2)之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體229-1及229-2)之另一對電晶體之閘極交叉耦合。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可稱為一主要鎖存器。 在操作中，當感測(例如，讀取)一記憶體胞時，數位線205-1 (D)或205-2 (D)_之一者上之電壓將略大於數位線205-1 (D)或205-2 (D)_之另一者上之電壓。例如，可驅使一ACT信號及一RNL*信號降低以啟用(例如，觸發)感測放大器206。與PMOS電晶體229-1或229-2之一者相比，具有較低電壓之數位線205-1 (D)或205-2 (D)_將在更大程度上接通PMOS電晶體229-1或229-2之另一者，藉此驅使具有較高電壓之數位線205-1 (D)或205-2 (D)_升高至大於另一數位線205-1 (D)或205-2 (D)_經驅使而升高之程度。 類似地，與NMOS電晶體227-1或227-2之一者相比，具有較高電壓之數位線205-1 (D)或205-2 (D)_將在更大程度上接通NMOS電晶體227-1或227-2之另一者，藉此驅使具有較低電壓之數位線205-1 (D)或205-2 (D)_降低至大於另一數位線205-1 (D)或205-2 (D)_經驅使而降低之程度。因此，在一短暫延遲之後，具有略大電壓之數位線205-1 (D)或205-2 (D)_透過一流出電晶體驅動至供應電壓VDD 之電壓，且另一數位線205-1 (D)或205-2 (D)_透過一汲入電晶體驅動至參考電壓(例如，接地)之電壓。因此，交叉耦合之NMOS電晶體227-1及227-1及PMOS電晶體229-1及229-2用作一感測放大器對，其等放大數位線205-1 (D)及205-2 (D)_上之差動電壓且操作以鎖存自選定記憶體胞感測之一資料值。如本文中使用，感測放大器206之交叉耦合鎖存器可稱為主要鎖存器215。 實施例不限於圖2中繪示之感測放大器206組態。作為一實例，感測放大器206可為一電流模式感測放大器及一單端感測放大器(例如，耦合至一個數位線之感測放大器)。又，本發明之實施例不限於諸如圖2中展示之架構之一折疊數位線架構。 感測放大器206可連同運算組件231一起操作以使用來自一陣列之資料作為輸入而執行各種操作。在數項實施例中，可將一操作之結果儲存回至陣列而不經由一數位線位址存取傳送資料(例如，不觸發一行解碼信號使得資料經由本地I/O線傳送至陣列及感測電路外部之電路)。因而，與各種先前方法相比，本發明之數項實施例可能夠使用較少電力來執行操作及與其相關聯之運算功能。另外，由於數項實施例減少或消除跨本地及全域I/O線傳送資料以執行操作及相關聯運算功能(例如，在記憶體與一離散處理器之間傳送資料)，故與先前方法相比，數項實施例可實現一增大的(例如，更快的)處理能力。 感測放大器206可進一步包含平衡電路214，平衡電路214可經組態以平衡數位線205-1 (D)及205-2 (D)_。在此實例中，平衡電路214包括耦合於數位線205-1 (D)與205-2 (D)_之間的一電晶體224。平衡電路214亦包括電晶體225-1及225-2，其等各自具有耦合至一平衡電壓(例如，VDD /2)之一第一源極/汲極區，其中VDD 係與陣列相關聯之一供應電壓。電晶體225-1之一第二源極/汲極區可耦合至數位線205-1 (D)，且電晶體225-2之一第二源極/汲極區可耦合至數位線205-2 (D)_。電晶體224、225-1及225-2之閘極可耦合在一起且耦合至一平衡(EQ)控制信號線226。因而，啟動EQ啟用電晶體224、225-1及225-2，此將數位線205-1 (D)及205-2 (D)_有效地短接在一起且短接至平衡電壓(例如，VDD /2)。 儘管圖2展示包括平衡電路214之感測放大器206，然實施例不限於此，且平衡電路214可與感測放大器206離散地實施、實施為與圖2中展示之組態不同之一組態或完全不實施。 如下文進一步描述，在數項實施例中，感測電路250 (例如，感測放大器206及運算組件231)可經操作以執行一選定操作且最初將結果儲存於感測放大器206或運算組件231之一者中，而不經由一本地或全域I/O線自感測電路傳送資料(例如，不經由例如一行解碼信號之啟動執行一感測線位址存取)。 可實施執行各種類型之操作。例如，在許多高階應用中使用布林運算(例如，涉及資料值之布林邏輯函數)。因此，可用操作之改良執行實現的速度及功率效率可針對此等應用提供改良的速度及/或功率效率。 如圖2中展示，運算組件231亦可包括一鎖存器(其在本文中可稱為一次要鎖存器264)。次要鎖存器264可依類似於上文關於主要鎖存器215描述之方式之一方式組態及操作，惟以下除外：包含於次要鎖存器中之交叉耦合p通道電晶體(例如，PMOS電晶體)對可使其等各自源極耦合至一供應電壓(例如，VDD 212-2)，且次要鎖存器之交叉耦合n通道電晶體(例如，NMOS電晶體)對可使其等各自源極選擇性地耦合至一參考電壓(例如，接地(GND)212-1)，使得連續地啟用次要鎖存器。運算組件231之組態不限於圖2中展示之組態，且各種其他實施例係可行的。 在各種實施例中，連接電路232-1可在節點217-1處且連接電路232-2可在節點217-2處耦合至主要鎖存器215以移動經感測及/或經儲存資料值。經感測及/或經儲存資料值可經由如本文中描述之一共用I/O線移動至另一子陣列之一特定列及/或行中之一選定記憶體胞，及/或經由連接電路232-1及232-2直接移動至另一子陣列之特定列及/或行中之選定記憶體胞。儘管圖2將連接電路232-1及232-2展示為分別耦合於主要鎖存器215之節點217-1及217-2處，然實施例不限於此。例如，連接電路232-1及232-2可例如耦合至次要鎖存器264以移動經感測及/或經儲存資料值，以及用於耦合連接電路232-1及232-2之其他可能位置。 在各種實施例中，連接電路(例如，232-1及232-2)可經組態以將耦合至一第一子陣列中之一特定行之感測電路連接至一第二子陣列(例如，其可為一相鄰子陣列及/或由數個其他子陣列分離)中之一對應行中之數個列。因而，連接電路可經組態以將一資料值例如自一選定列及特定行移動(例如，複製、傳送及/或輸送)至第二子陣列中之一選定列及對應行(例如，可將資料值複製至其中之一選定記憶體胞)，以在一短數位線子陣列中執行一操作及/或將資料值儲存於一長數位線子陣列中。在一些實施例中，可藉由控制器140執行一指令集以將資料值儲存於感測電路250 (例如，感測放大器206及/或經耦合運算組件231)中而引導資料值之移動，且控制器140可選擇由第二子陣列中之對應行交叉之一特定列及/或一特定記憶體胞以藉由移動(例如，複製、傳送及/或輸送)資料值而接收資料值。 圖3係繪示根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路的一示意圖。圖3展示各自耦合至一各自互補感測線對(例如，數位線305-1及305-2)之8個感測放大器(例如，分別在306-0、306-1、…、306-7處展示之感測放大器0、1、…、7)。圖3亦展示各自經由各自傳遞閘307-1及307-2以及數位線305-1及305-2耦合至一各自感測放大器(例如，如針對306-0處之感測放大器0展示)之8個運算組件(例如，在331-0、331-1、…、331-7處展示之運算組件0、1、…、7)。例如，傳遞閘可如圖2中展示般連接且可由一操作選擇信號Pass控制。選擇邏輯之一輸出可耦合至傳遞閘307-1及307-2之閘極以及數位線305-1及305-2。對應感測放大器及運算組件對可促成形成在350-0、350-1、…、350-7處指示之感測電路。 可將呈現在互補數位線對305-1及305-2上之資料值載入至運算組件331-0中，如結合圖2描述。例如，當啟用傳遞閘307-1及307-2時，互補數位線對305-1及305-2上之資料值可自感測放大器傳遞至運算組件(例如，自306-0至331-0)。互補數位線對305-1及305-2上之資料值可為在觸發感測放大器306-0時儲存於該感測放大器中之資料值。 圖3中之感測放大器306-0、306-1、…、306-7可各自對應於圖2中展示之感測放大器206。圖3中展示之運算組件331-0、331-1、…、331-7可各自對應於圖2中展示之運算組件231。圖3中繪示之感測放大器306及運算組件331之大小係為清楚目的而展示。然而，如圖2中展示，感測放大器306及/或運算組件331可經形成以裝配於對應互補數位線305-1及305-2內(例如，在與其等之節距上)。一個感測放大器與一個運算組件之一組合可促成經組態以耦合至由數個子陣列及/或分區共用之一I/O線355之一DRAM記憶體子陣列325 (例如，如在圖1B及圖1C中之125處展示之一短數位線子陣列)之一部分的感測電路(例如，350-0、350-1、…、350-7)，如本文中描述。圖3中展示之感測放大器306-0、306-1、…、306-7與運算組件331-0、331-1、…、331-7之成對組合可包含於一感測組件條中，如在圖1B及圖1C中之124處及圖4A及圖4B中之424處展示。 圖3中繪示之實施例組態係為清楚目的而展示且不限於此等組態。例如，圖3中繪示之用於感測放大器306-0、306-1、…、306-7連同運算組件331-0、331-1、…、331-7及共用I/O線355之組態不限於感測電路之感測放大器306-0、306-1、…、306-7與運算組件331-0、331-1、…、331-7之組合之一半形成於記憶體胞之行322 (未展示)上方且另一半形成於記憶體胞之行322下方。形成經組態以耦合至一共用I/O線之感測電路的感測放大器與運算組件之此等組合之數目亦不限於8個。另外，共用I/O線355之組態不限於分成各別地耦合兩組互補數位線305-1及305-2之各者之兩者，共用I/O線355之定位亦不限於在形成感測電路之感測放大器與運算組件之組合的中間(例如，而位於感測放大器與運算組件之組合之任一端處)。 圖3中繪示之電路亦展示行選擇電路358-1及358-2，其經組態以實施相對於一子陣列325之特定行322、與其相關聯之互補數位線305-1及305-2以及共用I/O線355之資料移動操作(例如，如由圖1A至圖1C中展示之控制器140引導)。例如，行選擇電路358-1具有經組態以與對應行(諸如行0、行2、行4及行6)耦合之選擇線0、2、4及6。行選擇電路358-2具有經組態以與對應行(諸如行1、行3、行5及行7)耦合之選擇線1、3、5及7。在各種實施例中，結合圖3繪示之行選擇電路358可表示由結合圖4A及圖4B繪示之多工器460體現且包含於多工器460中之功能性之至少一部分。 控制器140可耦合至行選擇電路358以控制選擇線(例如，選擇線0)來存取儲存於感測放大器、運算組件中及/或呈現在互補數位線對(例如，305-1及305-2，當選擇電晶體359-1及359-2經由來自選擇線0之信號啟動時)上之資料值。啟動選擇電晶體359-1及359-2 (例如，如由控制器140引導)實現行0 (322-0)之感測放大器306-0、運算組件331-0及/或互補數位線305-1及305-2之耦合以將數位線0及數位線0*上之資料值移動至共用I/O線355。例如，經移動資料值可為來自儲存(快取)於一短數位線子陣列之感測組件條之感測放大器306-0及/或運算組件331-0中之一特定列319之資料值。類似地，可藉由控制器140啟動適當選擇電晶體而選擇來自行0至行7之各者之資料值。 此外，啟用(例如，啟動)選擇電晶體(例如，選擇電晶體359-1及359-2)可啟用一特定感測放大器及/或運算組件(例如，分別為306-0及/或331-0)以與一共用I/O線355耦合，使得可將由一放大器及/或運算組件儲存之資料值移動至共用I/O線355 (例如，放置於共用I/O線355上、傳送及/或輸送至共用I/O線355)。在一些實施例中，一次選擇一個行(例如，行322-0)以耦合至一特定共用I/O線355來移動(例如，複製、傳送及/或輸送)經儲存資料值。在圖3之例示性組態中，將共用I/O線355繪示為一共用差動I/O線對(例如，共用I/O線及共用I/O線*)。因此，選擇行0 (322-0)可產生來自一列(例如，列319)及/或如儲存於與互補數位線305-1及305-2相關聯之感測放大器及/或運算組件中之兩個資料值(例如，具有值0及/或1之兩個位元)。此等資料值可並行輸入至共用差動I/O線355之各共用差動I/O對(例如，共用I/O及共用I/O*)。 如本文中描述，一記憶體器件(例如，圖1A中之120)可經組態以經由一資料匯流排(例如，156)及一控制匯流排(例如，154)耦合至一主機(例如，110)。記憶體器件中之一庫121 (例如，圖1B中之庫區段123)可包含記憶體胞之複數個子陣列(例如，圖1B及圖1C中之125-0及125-1及126-0、…、126-N-1)。庫121可包含經由記憶體胞之複數個行(例如，圖1B中之122)耦合至複數個子陣列之感測電路(例如，圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)。感測電路可包含耦合至行之各者之一感測放大器及/或一運算組件(例如，在圖2中分別為206及231)。 庫121可包含複數個分區(例如，圖1C中之128-0、128-1、…、128-M-1)，其等各自包含複數個子陣列之一各自群組。耦合至庫之一控制器140可經組態以引導自一第一分區中之一第一子陣列至一第二子陣列(例如，自圖1C中之分區128-0中之子陣列125-0至子陣列126-0)之一第一資料移動，並行地引導自一第二分區中之一第一子陣列至一第二子陣列(例如，自圖1C中之分區128-1中之子陣列125-2至子陣列126-2 (未展示))之一第二資料移動。 在各種實施例中，一第一子陣列之感測電路(例如，圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)可經由共用I/O線355之第一部分耦合至第一分區內之第二子陣列之感測電路，且第二分區內之一第一子陣列之感測電路可經由共用I/O線355之第二部分耦合至第二子陣列之感測電路。例如，如結合圖3、圖4A及圖4B描述，一感測組件條124中之感測放大器及/或運算組件可經由選擇電路358及/或多工器460選擇性地耦合。控制器140可經組態以引導複數個資料值自例如一第一分區之一第一子陣列至第一分區之一第二子陣列中之複數個記憶體胞之移動，並行地引導複數個資料值自一第二分區之一第一子陣列至第二分區之一第二子陣列中之複數個記憶體胞之移動。 在一些實施例中，複數個短數位線子陣列125可各自經組態以包含記憶體胞之相同數目之複數個列(例如，圖1B中之119及圖3中之319)，複數個長數位線子陣列126可各自經組態以包含記憶體胞之相同數目之複數個列(例如，圖1B中之118)，及/或複數個分區可各自經組態以包含各群組中之相同數目之複數個短及長數位線子陣列。然而，實施例不限於此。例如，在各種實施例中，至少一個子陣列中之列數目及/或至少一個分區中之子陣列之數目可取決於實施方案而不同於其他子陣列及/或分區。 記憶體器件120可包含一共用I/O線(例如，圖1C中之155)，其經組態以耦合至複數個子陣列之感測電路，以選擇性地實施一資料值自一第一子陣列中之一記憶體胞至一第二子陣列中之一記憶體胞之移動。在各種實施例中，記憶體器件120可包含由分區共用之複數個I/O線(例如，圖3中之355及圖4A及圖4B中之455-1、455-2、…、455-M)，以選擇性地實施複數個資料值自一第一子陣列至例如相同分區或一不同分區中之一第二子陣列之並行移動。控制器140可經組態以回應於一命令(例如，來自主機110)而使用本文中描述之並行分區資料移動來使用一DRAM協定及DRAM邏輯及電介面在記憶體胞之庫中之子陣列之間移動(複製、傳送及/或輸送)資料值。例如，控制器140可經組態以使用經儲存指令來實施DRAM協定及DRAM邏輯及電介面。 如本文中描述，記憶體胞陣列可包含DRAM記憶體胞之一實施方案，其中控制器140經組態以回應於一命令而經由一共用I/O線將資料自源位置移動至目的地位置。源位置可在記憶體器件中之一第一庫中且目的地位置可在一第二庫中，及/或源位置可在記憶體器件中之一個庫之一第一子陣列中且目的地位置可在相同庫之一第二子陣列中。第一子陣列及第二子陣列可在庫之相同分區中或子陣列可在庫之不同分區中。 一記憶體器件120可包含記憶體胞之複數個子陣列。在各種實施例中，複數個子陣列包含各自複數個子陣列之一第一子集(例如，圖1B及圖1C中之短數位線子陣列125及圖3、圖4A及圖4B中之對應元件符號)及各自複數個子陣列之一第二子集(例如，圖1B及圖1C中之長數位線子陣列126及圖4A及圖4B中之對應元件符號)。記憶體器件可包含耦合至第一子集125之第一感測電路(例如，圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)，該第一感測電路包含一感測放大器及一運算組件(例如，分別為圖2中之206及231及圖3、圖4A及圖4B中之對應元件符號)。第一子集125可組態為例如用於對自第二子集126移動之資料執行一單一記憶體內操作或連續複數個記憶體內操作之數個快取子陣列。 記憶體器件120亦可包含一控制器(例如，圖1A至圖1C中之140)，其經組態以引導數個資料值(例如，一初始資料值及/或額外資料值)自第二子集中之一子陣列(例如，一或多個子陣列) (例如，自圖1B及圖1C中之長數位線(儲存)子陣列126-0及圖4A及圖4B中之對應元件符號)至第一子集中之一子陣列(例如，至圖1B及圖1C中之短數位線(快取)子陣列125-0及圖3、圖4A及圖4B中之對應元件符號)之一第一移動。控制器140亦可經組態以引導藉由耦合至第一子集125之第一感測電路之感測放大器206及/或運算組件231對數個資料值執行單一操作或連續複數個操作。 控制器140亦可經組態以引導一資料值自第一子集中之子陣列(例如，自圖1B及圖1C中之短數位線(快取)子陣列125-0及圖3、圖4A及圖4B中之對應元件符)至第二子集中之一子陣列(例如，至圖1B及圖1C中之長數位線(儲存)子陣列126-0及圖4A及圖4B中之對應元件符號)之一第二移動。例如，控制器140可經組態以引導執行資料值之第二移動，該資料值係對自第二子集中之子陣列移動之數個資料值執行之單一操作或連續複數個操作之一結果。例如，可藉由第一子集中之一快取子陣列之感測放大器及運算組件執行連續複數個操作，而在藉由快取子陣列之感測放大器及運算組件完成連續複數個操作之一最後者之前，未將連續複數個操作之一結果移動至第二子集之儲存子陣列。 在一些實施例中，如本文中描述，控制器140可經組態以引導結果資料值(已對其執行單一操作或連續複數個操作)自快取子陣列回至第二子集中之原始子陣列中之儲存區(在第一移動中自其發送數個資料值及/或數個資料值先前儲存於其中)之第二移動。然而，實施例不限於此。例如，在本文中描述之各種實施例中，控制器140亦可經組態以引導結果資料值(已對其執行單一操作或連續複數個操作)自一特定位置(例如，快取子陣列(例如，125-0)之感測電路/或一特定列)至數個替代目的地位置之第二移動。 在一些實施例中，感測電路150可經由記憶體胞之一行122耦合至第一子集中之一第一子陣列125，感測電路包含耦合至該行之感測放大器206及運算組件231。在一些實施例中，第一子集中之第一子陣列125之一行中之記憶體胞之一數目可為第二子集中之一第一子陣列126之一行中之記憶體胞之一數目之至多一半。替代地或另外，在一些實施例中，第一子集中之第一子陣列125之一感測線(例如，一互補感測線對)之一第一實體長度可為第二子集中之一第一子陣列126之一感測線之一第二實體長度之至多一半。替代地或另外，在一些實施例中，第一子集中之第一子陣列125之一行之一第一實體長度可為第二子集中之一第一子陣列126之一行之一第二實體長度之至多一半。藉由圖1B中之各自列119及118之跨距及圖1C、圖4A及圖4B中之子陣列及/或數位線之對比長度表示短數位線子陣列對比長數位線子陣列之行中之記憶體胞之對比數目及/或行之實體長度。 在各種實施例中，可藉由第一子集中之一子陣列(例如，如在圖1C中展示且結合圖1C描述之短數位線子陣列125-0)儲存單一操作或連續複數個操作之各者之結果，直至完成執行連續複數個操作以運算出連續複數個操作之一最後者之一結果。可藉由耦合至第一子集之第一感測電路150 (例如，感測組件條124-0之感測電路)儲存各自連續複數個操作之各者之結果，直至完成執行連續複數個操作以運算出連續複數個操作之一最後者之結果。 記憶體器件120可包含耦合至子陣列之第二子集(例如，如在圖1C中展示且結合圖1C描述之長數位線子陣列126-0)之感測電路150。在一些實施例中，耦合至第二子集之感測電路可包含一感測放大器但無運算組件(例如，如分別在206及231處展示且結合圖2描述)。儘管在一些實施例中，第二子集之感測電路可包含感測放大器及運算組件兩者，然為了區分其中不包含運算組件之實施例，該實施例被稱為第二子集之第二感測電路，且包含運算組件之第一子集之感測電路被稱為第一感測電路。因而，子陣列之第二子集可用於儲存可由第一感測電路對其等執行一單一操作或連續複數個操作之數個資料值。例如，可在數個經感測資料值至子陣列之第一子集之第一感測電路之第一移動之前將資料值儲存於第二感測電路中。 記憶體器件之第一感測電路及第二感測電路可形成於與複數個子陣列之各自第一子集及第二子集之感測線之節距上，例如，如圖1B、圖1C、圖3、圖4A及圖4B中展示。在一些實施例中，行選擇電路(例如，圖3中之358-1及358-2)可用於藉由選擇性地耦合至耦合至一特定行(例如，322-0)之一各自感測線(例如，305-1及305-2)之至少一感測放大器而選擇性地感測第一子集及第二子集之任一者中之一子陣列325之記憶體胞之該特定行中之資料。 子陣列之第二子集(例如，長數位線子陣列126之記憶體胞)可用於在一資料值至子陣列之第一子集之第一移動之前儲存可由第一感測電路對其執行操作之資料值。另外，子陣列之第二子集(例如，相同或不同長數位線子陣列126之相同或不同記憶體胞)可用於在之資料值之第二移動之後儲存已由第一感測電路對其執行單一操作或連續複數個操作之一結果資料值。替代地或另外，第一子集中之一子陣列(例如，一短數位線子陣列125)可在資料值之一第二移動之後儲存已由第一感測電路對其執行單一操作或連續複數個運操作之一結果資料值。例如，代替將一結果資料值自短數位線子陣列125-0之感測組件條124-0移動至長數位線子陣列126-0之一列118中之一記憶體胞(例如，經由感測組件條124-1)或除此之外，亦可將結果資料值自短數位線子陣列125-0之感測組件條124-0移動至一短數位線子陣列之一列119 (例如，短數位線子陣列125-0、125-1、…、125-N-1之一或多者中之一或多個列119)中之一記憶體胞。 本文中描述之控制器140可經組態以引導數個資料值自第二子集中之一第一子陣列(例如，一長數位線子陣列126)中之一選定列至第一子集中之一第一子陣列(例如，一長數位線子陣列126)中之一選定列之第一移動。本文中描述之控制器140可進一步經組態以引導資料值(其係執行單一操作或連續複數個操作之一結果)自第一子集中之第一子陣列(例如，一長數位線子陣列126)至第二子集中之第一子陣列中之一選定列之一第二移動。例如，在一些實施例中，可將資料值自第二子陣列之一選定列(或一選定記憶體胞)移動至第一子陣列之一選定列(或一選定記憶體胞)，可藉由第一子陣列之感測電路對該資料值執行一單一操作或連續複數個操作，且接著在已對資料值執行單一操作或連續複數個操作之後，可將結果資料值例如自第一子陣列之感測電路及/或一列移動回至第二子集之第一子陣列之相同選定列(或相同選定記憶體胞)。 替代地或另外，控制器可進一步經組態以引導一資料值(其係執行單一操作或連續複數個操作之一結果)例如自第一子陣列之感測電路及/或一列至第二子集中之第二子陣列之一第二移動。例如，可已藉由第一移動自源器件172移動數個資料值，且可藉由第二移動將結果資料值移動至長數位線子陣列126-1、126-2、…、126-N-1之任一者。 記憶體器件120可包含一控制器(例如，圖1A至圖1C中之140)。控制器140可耦合至記憶體器件之一庫121。控制器可經組態以自一主機110接收一指令集以執行一單一操作或連續複數個資料處理操作，且傳遞命令指令以在記憶體器件120之庫中執行單一操作或連續複數個資料處理操作。 在一些實施例中，記憶體器件120可包含經組態以將耦合至第一子集中之一第一子陣列中之一特定行的感測電路連接至第二子集中之一第一子陣列中之一對應行中之數個列(例如，如在232-1及232-2處展示且結合圖2描述)的連接電路。例如，連接電路可經組態以將資料值移動至第一子集中之第一子陣列(例如，短數位線子陣列125)中之一或多個選定列及對應行，以(例如，在各自感測組件條中)執行單一操作或連續複數個操作。 可藉由控制器140執行用於將資料值自第二子集中之第一子陣列(例如，長數位線子陣列126)移動至第一子集中之第一子陣列中之一或多個選定列及對應行的一指令集而引導一資料值例如經由一共用I/O線及/或連接電路之移動。第一子集中之第一子陣列中之一或多個選定列及對應行可經組態以接收(例如，快取)資料值。接著，控制器140可引導對第一子集中之第一子陣列之感測電路中的資料值執行單一操作或連續複數個操作。 控制器140可進一步經組態以引導已對其執行單一操作或連續複數個操作之資料值(例如，經由共用I/O線及/或連接電路)自第一子集中之第一子陣列(例如，短數位線子陣列125)中之一或多個選定列及對應行至第二子集中之第一子陣列(例如，長數位線子陣列126)中之對應行中之數個列的移動。在各種實施例中，在已對資料值執行單一操作或連續複數個運操作之後，資料值所移動至之列、行及/或子陣列可不同於自其將資料值自長數位線子陣列發送至短數位線子陣列之列、行及/或子陣列。例如，資料值可移動至一或多個長數位線子陣列中之不同列、行及/或子陣列及/或一或多個短數位線子陣列中之不同列、行及/或子陣列。 在一些實施例中，例如，當執行一短數位線(例如，快取)子陣列中之一PIM命令的一控制器嘗試存取未快取於該短數位線子陣列中之一列時，控制器可將資料自適當長數位線(例如，儲存)子陣列移動至快取子陣列之數個列中。當無自由列及/或無列可用於將資料移動至快取子陣列中時，可在載入(例如，寫入)資料值之一或多個經移動列之前自快取子陣列至少暫時移動資料值之一或多個列(例如，將其儲存於另一位置中)。此亦可涉及將資料值自短數位線(例如，快取)子陣列移動至一長數位線(例如，儲存)子陣列中。在一些實施例中，例如，當事先未對資料值執行操作時，可自一長數位線子陣列直接擷取一資料值。替代地或另外，至快取於短數位線子陣列中之一列之一記憶體請求可觸發至長數位線子陣列(隨後可自其擷取資料值)之一回寫(例如，在已執行一操作之後)。 已嘗試之主機、控制器及/或對儲存於長數位線子陣列之列中的已移動至(例如，快取於)短數位線子陣列之資料之其他存取可經重新引導以使用快取於短數位線子陣列中之版本(例如，針對一致性、效率、速度等)。一特定短數位線(例如，快取)子陣列亦可與一或多個(例如，一組)長數位線(例如，儲存)子陣列相關聯。例如，來自一儲存子陣列之一相同列可跨分區子陣列之若干對應群組(例如，分區)快取於一快取子陣列之一對應相同列中。此可減小控制器判定資料移動之源位置及目的地位置之複雜性及/或可容許在分區之一或多者中之長數位線子陣列與短數位線子陣列之間執行並行資料移動，如本文中描述。 在各種實施例中，記憶體器件120可包含經組態以斷開對應於一第一分區之一共用I/O線355之一第一部分與對應於一第二分區之相同共用I/O線355之一第二部分的隔離電路(未展示)。控制器140可經組態以在資料值在第一分區及第二分區內之並行移動期間引導隔離電路斷開共用I/O線355之第一部分及第二部分。斷開共用I/O線355之部分可隔離資料值在一第一分區內之移動與資料值在一第二分區內之並行移動。 圖4A及圖4B表示繪示根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路的另一示意圖。如在圖1B及圖1C中繪示且在圖4A及圖4B中更詳細展示，一DRAM記憶體器件之一庫區段可包含複數個子陣列，其等在圖4A及圖4B中在425-0處指示為短數位線子陣列0且在426-N-1處指示為長數位線子陣列N-1。 圖4A及圖4B (其等被視為水平連接)繪示各子陣列(例如，各自在圖4A中部分展示且在圖4B中部分展示之短數位線子陣列425-0及長數位線子陣列426-N-1)可具有至少數個相關聯感測放大器406-0、406-1、…、406-X-1。另外，至少短數位線子陣列425-0可具有運算組件431-0、431-1、…、431-X-1。在一些實施例中，各子陣列425-0、…、426-N-1可具有一或多個相關聯感測組件條(例如，圖1B及圖1C中之124-0、…、124-N-1)。根據本文中描述之實施例，各子陣列425-0、…、426-N-1可分成部分462-1 (在圖4A中展示)、462-2、…、462-M (在圖4B中展示)。部分462-1、…、462-M可各自分別包含特定數目個(例如，2個、4個、8個、16個等)感測放大器及/或運算組件(例如，感測電路150)，以及可選擇性地耦合至一給定共用I/O線(例如，455-1、455-2、…、455-M)之行422-0、…、422-X-1中之對應行(例如，422-0、422-1、…、422-7)。至少對於短數位線子陣列425-0，對應感測放大器及運算組件對可促成在圖4A及圖4B中在450-0、450-1、…、450-X-1處指示之感測電路之形成。 在一些實施例中，如圖3、圖4A及圖4B中展示，感測放大器及/或運算組件以及可選擇性地耦合至一共用I/O線455 (其可為一對共用差動線)之對應行之特定數目可為8個。子陣列之部分462-1、462-2、…、462-M之數目可與可耦合至子陣列之共用I/O線455-1、455-2、…、455-M之數目相同。可根據用於耦合子陣列425-0、…、426-N-1之間的共用I/O線455-1、455-2、…455-M之各種DRAM架構來配置子陣列。 例如，圖4A中之子陣列0 (425-0)之部分462-1可對應於圖3中繪示之子陣列之部分。因而，感測放大器0 (406-0)及運算組件0 (431-0)可耦合至行422-0。如本文中描述，一行可經組態以包含稱為數位線0及數位線0*之一對互補數位線。然而，替代實施例可包含用於記憶體胞之一單一行之一單一數位線(感測線)(例如，405-0、405-1、405-2)實施例不限於此。 如在圖1B及圖1C中繪示且在圖4A及圖4B中更詳細展示，在各種實施例中，一感測組件條可自一子陣列之一個端延伸至子陣列之一相對端。例如，如針對子陣列0 (425-0)展示，示意性地展示為在一折疊感測線架構中之DRAM行上方及下方的感測組件條0 (424-0)可包含子陣列0 (425-0)之部分462-1中之感測放大器0 (406-0)及運算組件0 (431-0)至部分462-M中之感測放大器X-1 (406-X-1)及運算組件X-1 (431-X-1)，且自子陣列0 (425-0)之部分462-1中之感測放大器0 (406-0)及運算組件0 (431-0)延伸至部分462-M中之感測放大器X-1 (406-X-1)及運算組件X-1 (431-X-1)。 如結合圖3描述，圖4A及圖4B中針對與運算組件431-0、431-1、…、431-X-1及共用I/O線0 (455-1)至共用I/O線M-1 (455-M)組合之感測放大器406-0、406-1、…、406-X-1繪示之組態不限於感測電路(450)之感測放大器與運算組件之組合之一半形成於一折疊DRAM架構中之記憶體胞之行上方且一半形成於記憶體胞之行422-0、422-1、…、422-X-1下方。例如，在各種實施例中，用於一特定短數位線子陣列425之一感測組件條424可經形成具有形成於記憶體胞之行上方及/或下方之感測組件條之任何數目個感測放大器及運算組件。類似地，在各種實施例中，用於一特定長數位線子陣列426之一感測組件條424可經形成具有形成於記憶體胞之行上方及/或下方之感測組件條之任何數目個感測放大器。因此，在如圖1B及圖1C中繪示之一些實施例中，感測電路及對應感測組件條之全部感測放大器及/或運算組件可形成於記憶體胞之行上方或下方。 如結合圖3描述，各子陣列可具有行選擇電路(例如，358)，其經組態以相對於一子陣列(諸如子陣列425-0)之特定行422及其之互補數位線實施資料移動操作而將經儲存資料值自感測放大器406及/或運算組件431耦合至給定共用I/O線455-1、…、455-M (例如，圖3中之互補共用I/O線355)。例如，控制器140可引導感測長數位線子陣列426-N-1之一特定列(例如，選自圖1B中之列118)中之記憶體胞之資料值且將其移動至一相同或不同編號行中之一或多個短數位線子陣列425之一相同或不同編號列。例如，在一些實施例中，資料值可自一第一子陣列之一部分移動至一第二子陣列之一不同部分，例如，不一定自長數位線子陣列N-1之部分462-1至短數位線子陣列0之部分462-1。在一些實施例中，可使用移位技術來將資料值自部分462-1中之一行移動至部分462-M中之一行。 行選擇電路(例如，圖3中之358)可引導子陣列之部分(例如，短數位線子陣列425-0或長數位線子陣列426-N-1之部分462-1)中之8個行之各者(例如，數位/數位*)之移動(例如，循序移動)，使得用於各自部分之感測組件條424-0之感測放大器及/或運算組件可依一特定順序(例如，依感測行之一順序)將全部資料值儲存(快取)及移動至共用I/O線。就用於8個行之各者之互補數位線(數位/數位*)及互補共用I/O線355而言，可存在自子陣列之一個部分定序至共用I/O線使得每次將一個資料值(例如，位元)自感測放大器及運算組件之各者輸入至互補共用I/O線之各者的16個資料值(例如，位元)。 因而，就各自具有8個行且各自經組態以耦合至一不同共用I/O線(例如，455-1至455-M)之子陣列之2048個部分(例如，子陣列425-0、…、426-N-1之各者之子陣列部分462-1)而言，可將2048個資料值(例如，位元)在實質上相同時間點(例如，並行)移動至複數個共用I/O線。因此，複數個共用I/O線可為例如至少一千位元寬(例如，2048位元寬)，以增大一DRAM實施方案中之資料移動之速度、速率及/或效率(例如，相對於一64位元寬資料路徑)。 如圖4A及圖4B中繪示，對於各子陣列(例如，短數位線子陣列425-0及長數位線子陣列426-N-1)，一或多個多工器460-1及460-2可耦合至該子陣列之感測組件條424之各部分462-1、462-2、…、462-M之感測放大器及/或運算組件。在各種實施例中，結合圖4A及圖4B繪示之多工器460可包含至少由結合圖3繪示之行選擇電路358體現且包含於行選擇電路358中之功能性。多工器460-1及460-2可經組態以存取、選擇、接收、協調、組合及由子陣列之一部分(例如，部分462-1)中之數個選定感測放大器及/或運算組件儲存之資料值(例如，位元)且將其移動(例如，複製、傳送及/或輸送)至共用I/O線(例如，共用I/O線455-1)。多工器可形成於感測放大器及/或運算組件與共同I/O線之間。因而，如本文中描述，一共用I/O線可經組態以耦合庫區段子陣列對之間之一源位置與一目的地位置以改良資料移動。 如本文中描述，一控制器140可耦合至一記憶體器件(例如，120)之一庫(例如，121)以例如在對該庫中之資料執行一操作之後執行用於將資料自一源位置(例如，長數位線子陣列426-N-1)移動至一目的地位置(例如，短數位線子陣列425-0)之一命令，且反之亦然。在各種實施例中，一庫區段可包含庫區段中之記憶體胞之複數個子陣列，例如，子陣列125-0至126-N-1及425-0至426-N-1。在各種實施例中，庫區段可進一步包含經由記憶體胞之複數個行(例如，322-0、422-0及422-1)耦合至複數個子陣列之感測電路(例如，150)。感測電路可包含耦合至行之各者且經組態以實施用以移動資料之命令的一感測放大器及/或一運算組件(例如，分別為圖2中之206及231及圖3、圖4A及圖4B中之對應元件符號)。 在各種實施例中，庫區段進一步可包含用於耦合源位置與目的地位置以移動資料之一共用I/O線(例如，155、355、455-1及455-M)。另外，控制器140可經組態以引導複數個子陣列及感測電路對移動至庫區段中之目的地位置(例如，一不同選定子陣列之一特定列及/或行中之一選定記憶體胞)之資料執行一資料寫入操作。 在各種實施例中，裝置可包含一感測組件條(例如，124及424)，其包含對應於記憶體胞之數個行之數個感測放大器及/或運算組件，例如，其中記憶體胞之各行經組態以耦合至一感測放大器及/或一運算組件。庫區段中之感測組件條(例如，424-0至424-N-1)之數目可對應於庫區段中之子陣列(例如，425-0至426-N-1)之一數目。 數個感測放大器及/或運算組件可選擇性地(例如，循序)耦合至共用I/O線(例如，如藉由圖3中之358-1、358-2、359-1及359-2處之行選擇電路展示)。行選擇電路可經組態以將一共用I/O線選擇性地耦合至例如源位置中之8個感測放大器及運算組件之一或多者(例如，如在圖3中在子陣列325中展示及在圖4A及圖4B中在子陣列部分462-1至462-M中展示)。因而，源位置中之8個感測放大器及/或運算組件可循序耦合至共用I/O線。根據一些實施例，形成於陣列中之共用I/O線之一數目可對應於陣列中之行之一數目除以可選擇性地耦合至共用I/O線之各者之感測放大器及/或運算組件之數目(例如，8)。例如，當陣列(例如，庫區段)或其之各子陣列中存在16,384個行且每行存在一個感測放大器及/或運算組件時，16,384個行除以8產生2048個共用I/O線。 一源感測組件條(例如，124及424)可包含數個感測放大器及/或運算組件，其等可經選擇且經組態以將自源位置之一列感測之資料值(例如，數個位元)並行移動至複數個共用I/O線。例如，回應於用於透過行選擇電路循序感測之命令，儲存於子陣列之一列之選定行之記憶體胞中的資料值可由感測組件條之感測放大器及/或運算組件感測且儲存(快取)於感測放大器及/或運算組件中，直至資料值之一數目(例如，位元數目)達到儲存於該列中之資料值之數目及/或一臨限值(例如，感測組件條中之感測放大器及/或運算組件之數目)，且接著經由複數個共用I/O線移動資料值。在一些實施例中，臨限資料量可對應於複數個共用I/O線之至少一千位元寬度。 如本文中描述，控制器140可經組態以經由共用I/O線將資料值自源位置中之一選定列及一選定行移動至目的地位置中之一選定列及一選定行。在各種實施例中，可回應於命令而藉由耦合至一特定子陣列425-0、…、426-N-1及/或各自子陣列之一特定感測組件條424-0、…、424-N-1之控制器140來移動資料值。一源(例如，第一)子陣列之列中之資料值可循序移動至一目的地(例如，第二)子陣列之各自列。在各種實施例中，各子陣列可取決於一特定子陣列是一短數位線子陣列還是一長數位線子陣列而包含128個、256個、512個、1024個列以及其他數目個列。例如，在一些實施例中，資料值可自源子陣列之一第一列移動至目的地子陣列之一各自第一列，接著自源子陣列之一第二列移動至目的地子陣列之一各自第二列，其後接著自源子陣列之一第三列移動至目的地子陣列之一各自第三列，等等，直至到達例如源子陣列之一最後列或目的地子陣列之一最後列。如本文中描述，各自子陣列可在相同分區或不同分區中。 在各種實施例中，輸入至控制器140之源位置(例如，一第一子陣列)中之一選定列及一選定行可不同於目的地位置(例如，一第二子陣列)中之一選定列及一選定行。因而，源子陣列中之選定列及選定行之記憶體胞中之資料之一位置可不同於移動至目的地子陣列中之選定列及選定行之記憶體胞之資料之一位置。例如，源位置可為圖4A中之長數位線子陣列426-N-1之部分462-1之一特定列及數位線，且目的地可為圖4B中之短數位線子陣列425-0中之部分462-M之一不同列及數位線。 如本文中描述，一目的地感測組件條(例如，124及424)可與一源感測組件條相同。例如，複數個感測放大器及/或運算組件可經選擇且經組態(例如取決於來自控制器140之命令及/或引導)以將經感測資料選擇性地移動至經耦合共用I/O線且自複數個經耦合共用I/O線之一者選擇性地接收資料以例如移動至目的地位置。可使用本文中描述之行選擇電路(例如，圖3中之358-1、358-2、359-1及359-2)及/或多工器(例如，圖4A及圖4B中之460-1及460-2)來執行目的地感測組件條中之感測放大器及/或運算組件之選擇。 在一些實施例中，控制器140可經組態以將由目的地感測組件條中之複數個選定感測放大器及/或運算組件選擇性地接收之一定量之資料(例如，數個資料位元)寫入至目的地子陣列中之目的地位置之一選定列及行。在一些實施例中，用於寫入之資料量對應於複數個共用I/O線之至少一千位元寬度。 根據一些實施例，目的地感測組件條可包含複數個選定感測放大器及/或運算組件，其等經組態以在經接收資料值之一量(例如，資料位元之數目)超過複數個共用I/O線之至少一千位元寬度時儲存經接收資料值(例如，位元)。在各種實施例中，控制器140可經組態以將經儲存資料值(例如，數個資料位元)寫入至目的地位置中之一選定列及行而作為複數個子集。在一些實施例中，寫入資料之至少一第一子集之資料值之量可對應於複數個共用I/O線之至少一千位元寬度。根據一些實施例，控制器140可經組態以將經儲存資料值(例如，數個資料位元)寫入至目的地位置中之選定列及行而作為一單一組(例如，不作為資料值之子集)。 如本文中描述，控制器140可耦合至一記憶體器件(例如，120)之一庫(例如，121)以執行用於庫中之並行分區資料移動之一命令。記憶體器件中之一庫可包含複數個分區(例如，圖1C中之128-0、128-1、…、128-M-1)，其等各自包含各自複數個子陣列(例如，如圖1B及圖1C中展示之125-0及125-1及126-0、…、126-N-1及如圖4A及圖4B中展示之425-0、…、426-N-1)。 庫可包含感測電路(例如，圖1A中之150及圖2中之250)，其在與複數個子陣列之感測線之節距上且經由複數個感測線(例如，圖2中之205-1及205-2、圖3、圖4A及圖4B中之305-1及305-2及對應元件符號)耦合至複數個子陣列。包含一感測放大器及/或一運算組件(例如，分別為圖2中之206及231及圖3、圖4A及圖4B中之對應元件符號)之感測電路可耦合至一感測線。 庫亦可包含複數個共用I/O線(例如，圖3中之355及圖4A及圖4B中之455-1、455-2、…、455-M)，其等經組態以耦合至複數個子陣列之感測電路以選擇性地實施複數個資料值在一第一分區(例如，圖1C中之分區128-0)之子陣列之間(例如，圖1C中之短數位線子陣列125-0與長數位線子陣列126-0之間)的移動，且並行地實施複數個資料值在一第二分區(例如，分區128-1)之子陣列之間(例如，短數位線子陣列125-2與長數位線子陣列126-2 (未展示)之間)的移動。隔離電路(未展示)可經組態以選擇性地連接或斷開由各個分區(例如，第一分區128-0及第二分區128-1)共用之一(若干) I/O線之部分。 可選擇(例如，藉由控制器140經由一適當選擇線打開)第一感測組件條之一列且可感測該列中之記憶體胞之資料值。在感測之後，可將第一感測組件條耦合至共用I/O線，且將第二感測組件條耦合至相同共用I/O線。第二感測組件條可仍處於一預充電狀態，例如，準備好接受資料。在已將來自第一感測組件條之資料移動(例如，驅動)至第二感測組件條中之後，第二感測組件條可觸發(例如，鎖存)以將資料儲存至各自感測放大器及/或運算組件中。可例如在鎖存資料之後打開耦合至第二感測組件條之一列，且可將駐留於感測放大器及/或運算組件中之資料寫入至該列之目的地位置中。 在一些實施例中，2048個共用I/O線可組態為一2048位元寬共用I/O線。根據一些實施例，可藉由將與陣列中之記憶體胞之一列交叉之陣列中之行之一數目除以複數個共用I/O線之2048位元寬度而判定用於將資料自源位置中之一第一列移動至目的地位置中之一第二列之一循環數目。例如，一陣列(例如，一庫、一庫區段)或其之一子陣列可具有16,384個行，此可對應於一列中之16,384個資料值，其等在除以與列交叉之複數個共用I/O線之2048位元寬度時可產生8個循環，各單獨循環處於用於移動列中之資料之各2048位元分率使得在完成8個循環之後移動列中之全部16,384個資料位元之實質上相同時間點(例如，並行)。例如，一次可將源位置之感測電路中之複數個(例如，8個之一子集，如圖4A及圖4B中展示)感測放大器或運算組件之僅一者耦合至一各自共用I/O線。在具有16,384個共用I/O線之實施例中，可並行移動全部16,384個資料位元。 替代地或另外，可藉由將與陣列中之記憶體胞之列交叉之陣列中之行之數目除以複數個共用I/O線之2048位元寬度且將結果與控制器之一時脈速率相乘而判定用於將資料自源位置中之一第一列移動至目的地位置中之一第二列之一帶寬。在一些實施例中，判定陣列之一列中之資料值之一數目可基於陣列中之複數個感測(數位)線。 在一些實施例中，第一子陣列中之源位置及第二子陣列中之目的地位置可在一記憶體器件之一單一庫區段中，例如，如圖1B至圖1C及圖4A至圖4B中展示。替代地或另外，第一子陣列中之源位置及第二子陣列中之目的地位置可在耦合至複數個共用I/O線及/或連接電路(例如，如在232-1及232-2處展示且結合圖2描述)之記憶體器件之單獨庫及庫區段中。因而，可經由複數個共用I/O線及/或連接電路將資料值自第一子陣列之第一感測組件條(例如，並行)移動至第二子陣列之第二感測組件條。 在各種實施例中，控制器140可選擇(例如，經由一適當選擇線打開)第一感測組件條之記憶體胞之一第一列(其對應於源位置)以感測儲存於其中之資料，將複數個共用I/O線耦合至第一感測組件條且將第二感測組件條耦合至複數個共用I/O線(例如，經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2)。因而，可經由複數個共用I/O線將資料值自第一感測組件條並行移動至第二感測組件條。第一感測組件條可儲存(例如，快取)經感測資料且第二感測組件條可儲存(例如，快取)經移動資料。 控制器140可選擇(例如，經由一適當選擇線打開)第二感測組件條之記憶體胞之一第二列(其對應於目的地位置) (例如，經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2)。接著，控制器140可引導將移動至第二感測組件條之資料寫入至記憶體胞之第二列中之目的地位置。 共用I/O線可在一些或全部感測組件條之間共用。在各種實施例中，一個感測組件條或一對感測組件條(例如，耦合一源位置與一目的地位置)可在任何給定時間與共用I/O線通信。如本文中描述，一源子陣列之一源列(例如，512個列之任一者)可不同於(例如，無需匹配)一目的地子陣列之一目的地列，其中源子陣列及目的地子陣列在各種實施例中可在記憶體胞之相同或不同庫及庫區段中。此外，一選定源行(例如，經組態以耦合至一特定共用I/O線之8個行之任一者)可不同於(例如，無需匹配)一目的地子陣列之一選定目的地行。 如本文中描述，一I/O線455可由第二子集(例如，長數位線子陣列426)及第一子集(例如，短數位線子陣列425)之感測電路424共用。共用I/O線可經組態以選擇性地耦合至第一子集之感測電路以能夠將儲存於第二子集中之一選定列中之選定記憶體胞中的一資料值移動至第一子集中之一選定子陣列之感測電路。 控制器140可經組態以引導對第一子集中之選定子陣列之感測電路中之資料值執行一單一操作或連續複數個操作。在一些實施例中，控制器可經組態以在藉由感測電路對資料值執行單一操作或連續複數個操作之前引導該資料值自第一子集中之選定子陣列425之感測電路450至選定子陣列中之一選定列中之一選定記憶體胞的移動。例如，可在對資料值執行單一操作或連續複數個操作之前自感測電路450移動資料值以保存於短數位線子陣列425中之一記憶體胞中。在一些實施例中，控制器可經組態以在藉由感測電路對資料值執行單一操作或連續複數個從左之後引導資料值自第一子集中之選定子陣列425之感測電路450至選定子陣列中之一選定列中之一選定記憶體胞的移動。例如，可在已對感測電路450中之資料值執行單一操作或連續複數個操作之後自感測電路450移動資料值以保存於短數位線子陣列425中之記憶體胞中。此可為首次將資料值保存於短數位線子陣列425中之記憶體胞中或可藉由覆寫先前保存於記憶體胞中之資料值而保存對其執行單一操作或連續複數個操作之資料值。 控制器140可經組態以引導已對其執行單一操作或連續複數個操作之資料值經由共用I/O線455自第一子集中之選定子陣列(例如，一選定短數位線子陣列425)之感測電路450至第二子集中之選定子陣列(例如，一選定長數位線子陣列426)中之一選定列的移動。複數個共用I/O線455-1、455-2、…、455-M可經組態以選擇性地耦合至複數個子陣列之感測電路450以選擇性地啟用儲存於第二子集之一列中之複數個資料值至第一子集之選擇性耦合感測電路中之對應複數個感測放大器及/或運算組件的並行移動。在一些實施例中，複數個共用I/O線455-1、455-2、…、455-M可經組態以選擇性地耦合至複數個子陣列之感測電路450以選擇性地啟用複數個資料值自感測儲存於第二子集之一列中之複數個資料值之對應複數個感測放大器至第一子集之選擇性耦合感測電路的並行移動。在一些實施例中，第二子集之感測電路中可包含複數個感測放大器但無經耦合運算組件。在一些實施例中，複數個共用I/O線之數目可對應於數個位元寬之共用I/O線。 本文中描述之感測電路450可包含於複數個感測組件條424-0、…、424-N-1中且各感測組件條可與庫中之複數個子陣列之第一子集及第二子集之一各自子陣列425-0、…、426-N-1實體相關聯。記憶體器件之一庫中之複數個感測組件條之一數目可對應於庫中之第一子集及第二子集中之複數個子陣列之一數目。各感測組件條可耦合至複數個子陣列之第一子集及第二子集之各自子陣列，且I/O線可由複數個感測組件條之一耦合對中之感測電路450選擇性地共用。 如在與短數位線子陣列425-0相關聯之感測組件條424-0中展示，一感測組件條可經組態以包含對應於經組態用於記憶體內操作之第一子集中之記憶體胞之複數個行422之數個複數個感測放大器406及運算組件431。感測組件條424-0中之數個感測放大器及運算組件可選擇性地耦合至一共用I/O線，例如，各自感測放大器及/或運算組件之各者可選擇性地耦合至共用I/O線455-1、455-2、…、455-M之一者。 在一些實施例中，第一子集之短數位線子陣列425之運算組件431可與共用I/O線455相關聯(例如，選擇性地耦合至共用I/O線455)以在除短數位線子陣列之感測組件條424以外(例如，在其內)的位置處執行記憶體內操作。例如，一運算組件可定位於與共用I/O線相關聯且在短數位線子陣列及子陣列之感測組件條外部(例如，選擇性地及/或間接地耦合至其)之一位置處。在各種實施例中，此一位置之實例可為在一短數位線子陣列與另一短數位線子陣列之間、在一短數位線子陣列與一長數位線子陣列426之間、在複數個子陣列中之一第一短數位線子陣列上游及/或在複數個子陣列中之一最後短數位線子陣列下游，以及與共用I/O線相關聯之其他可能位置。 如在與長數位線子陣列426-N-1相關聯之感測組件條424-N-1中展示，一感測組件條可經組態以包含對應於經組態用於資料儲存之第二子集中之記憶體胞之複數個行422之一數目之數個複數個感測放大器406(例如，無運算組件)。感測組件條424-N-1中之數個感測放大器可選擇性地耦合至一共用I/O線，例如，各自感測放大器之各者可選擇性地耦合至共用I/O線455-1、455-2、…、455-M之一者。 在一些實施例中，複數個子陣列之第一子集(例如，短數位線子陣列425)可為PIM DRAM胞之數個子陣列。相比而言，在一些實施例中，複數個子陣列之第二子集(例如，長數位線子陣列426)可為或可包含除PIM DRAM胞以外的記憶體胞之數個子陣列。例如，如先前描述，第二子集之記憶體胞可與經形成而不具有運算組件之感測電路相關聯，使得減少或消除處理功能性。替代地或另外，具有除DRAM以外的一或多個類型之記憶體胞可用於長數位線子陣列中以用於儲存資料。 在各種實施例中，如圖1B及圖1C中展示，第一子集中之子陣列之一數目可對應於第二子集中之子陣列之一數目，例如依1:1比率組態。例如，如圖1C中展示，第一子集中之數個子陣列之各者可與第二子集中之一各自子陣列實體相關聯。替代地或另外，如圖1B中展示，第一子集中之數個子陣列可彼此實體相關聯而作為一第一區塊，且第二子集中之數個子陣列可彼此實體相關聯而作為一第二區塊。此等替代組態可在庫及/或庫之分區之間變化。在一些實施例中，第一子集中之子陣列之一數目可對應於第二子集中之各自複數個子陣列，例如，其中第一子集中之一子陣列相對於第二子集中之複數個子陣列依1:2、1:4及/或1:8等比率組態。例如，第一子集中之數個子陣列之各者可與第二子集中之各自複數個子陣列實體相關聯，例如，第一子集中之一個子陣列可相鄰於第二子集中之四個子陣列，其後可接著第一子集中之另一個子陣列相鄰於第二子集中之四個子陣列，等等。 本文中描述之記憶體器件120可包含複數個子陣列之第一子集、複數個子陣列之第二子集及複數個分區(例如，圖1C中之128-0、128-1、…、128-M-1)，其中在一些實施例中，複數個分區之各分區可包含來自各自第一子集125之至少一個子陣列及來自各自第二子集126之至少一個子陣列。記憶體器件120可包含由分區共用之一I/O線155。共用I/O線155可包含複數個部分，例如，其等可對應於分區128-0、128-1、…、128-M-1之長度。隔離電路可經組態以選擇性地連接共用I/O線之複數個部分之一第一部分與共用I/O線之一第二部分，其中第一部分對應於複數個分區之一第一分區(例如，128-0)且第二部分對應於複數個分區之一第二分區(例如，128-1)。 在一些實施例中，可將已在一短數位線快取子陣列中對其執行一單一操作或連續複數個操作之結果資料值返回至最初發送資料值之相同長數位線儲存子陣列，及/或可返回已對其執行操作之資料值以儲存於不同於最初發送資料值之儲存子陣列的一長數位線子陣列中。因此，可返回對其執行單一操作或連續複數個操作之結果資料值以儲存於一個以上長數位線子陣列中。 如本文中描述，控制器140可耦合至一記憶體器件(例如，120)之一庫(例如，121)以執行用以執行一單一操作或連續複數個操作之一命令。一I/O線(例如，圖4A及圖4B中之455-1、455-2、…、455-M)可由第二子集426及第一子集425之感測電路450共用。共用I/O線可經組態以選擇性地耦合至第一子集之感測電路以能夠將儲存於第二子集中之數個資料值移動至第一子集中之一選定子陣列之感測電路。如本文中描述，控制器140經組態以引導對第一子集中之選定子陣列(例如，425-0)之感測電路450中的數個資料值執行單一操作或連續複數個記憶體內操作。 在一些實施例中，控制器140可經組態以在藉由感測電路對數個資料值執行單一操作或連續複數個操作之前引導該數個資料值自第一子集中之選定子陣列(例如，425-0)之感測電路(例如，450-0、450-1、…、450-X-1)至選定子陣列之數個選定列119的移動。替代地或另外，控制器140可經組態以在藉由感測電路對數個資料值執行單一操作或連續複數個擦做之後引導該數個資料值自第一子集中之選定子陣列之感測電路至選定子陣列之數個選定列的移動。 在一些實施例中，控制器140可經組態以引導由執行單一操作或連續複數個操作所得之一資料值經由共用I/O線(例如，455-1)自第一子集中之選定子陣列(例如，425-0)之感測電路(例如，450-0、450-1、…、450-X-1)至第二子集中之一選定子陣列(例如，425-N-1)的移動。複數個共用I/O線(例如，455-1、455-2、…、455-M)可經組態以選擇性地耦合至複數個子陣列之感測電路(例如，子陣列425-0及426-N-1之感測電路450-0、450-1、…、450-X-1)以選擇性地啟用儲存於第二子集中之複數個資料值至第一子集之選擇性耦合感測電路中之對應複數個感測放大器及/或運算組件的並行移動。複數個共用I/O線可經組態以選擇性地耦合至複數個子陣列之感測電路以選擇性地啟用複數個資料值自感測儲存於第二子集426中之複數個資料值之對應複數個感測放大器(例如，406-0、406-1、…、406-X-1)至第一子集425之選擇性耦合感測電路(例如，包含感測放大器406及運算組件431)的並行移動。複數個感測放大器(例如，406-0、406-1、…、406-X-1)可包含於第二子集426之感測電路(例如，450-0、450-1、…、450-X-1)中。在一些實施例中，與第一子集425之感測電路相比，第二子集426之感測電路可不包含運算組件431。 如本文中描述，控制器140可經組態以引導對第一子集中之選定子陣列之感測電路中的數個資料值執行一單一操作或連續複數個記憶體內操作，且引導由執行單一操作或連續複數個操作所得之一資料值自感測電路至一選定目的地的移動。例如，選定目的地可為第一子集425之一選定子陣列中之一選定列119及/或第二子集426之一選定子陣列中之一選定列118。 在一些實施例中，記憶體器件120可包含由第一子集之一選定子陣列之感測電路(例如，圖4A及圖4B中之感測組件條424-0)及第二子集之一選定子陣列之感測電路(例如，圖4A及圖4B中之感測組件條424-N-1)共用之一I/O線(例如，如在155處展示且結合圖1C描述)。共用I/O線可經組態以選擇性地耦合至第一子集之感測電路以能夠將儲存於第一子集425中之數個結果資料值移動至選定目的地(例如，第二子集之選定子陣列中之選定列118)。 在一些實施例中，控制邏輯(例如，其連接至控制器140及/或邏輯電路170及/或係控制器140及/或邏輯電路170之一部分)可呈負責提取並執行來自圖1A及圖1B中之一指令快取區171、陣列130及/或主機110之機器指令(例如，微碼指令)的一微碼引擎(未展示)之形式。微碼引擎亦可呈數個微碼引擎及/或ALU電路之形式。微碼引擎可經組態以執行一指令集以引導數個資料值自選自第一子集之一源列(例如，來自子集425中之列119)之對應數目個記憶體胞至複數個子陣列之第二子集中(例如，來自子集426中之列118)之對應數目個記憶體胞的移動。 微碼引擎可進一步經組態以執行一指令集以選擇性地引導將資料值儲存於第二子集426中之選定子陣列中。各自資料值之儲存可相對於第一子集425之一源列119中之一記憶體胞中之各自資料值之儲存選擇性地偏移選定目的地中之數個記憶體胞。在一些實施例中，第一子集中之選定源列119中之第一數目個記憶體胞可不同於第二子集426中之源列118中之第二數目個記憶體胞。 在一些實施例中，記憶體器件120可包含由第一子集之一選定子陣列(例如，425-0)之感測電路450及第二子集之一選定子陣列(例如，426-N-1)之感測電路450共用之一I/O線(例如，455-1、455-2、…、455-M)。微碼引擎可經組態以執行一指令集以引導共用I/O線選擇性地耦合至第一子集及第二子集之感測電路，以選擇性地啟用儲存於第一子集425及/或第二子集426中之數個結果資料值至選定目的地之移動。 在一些實施例中，除本文中描述之共用I/O線以外或代替本文中描述之共用I/O線，記憶體器件120亦可包含連接電路(例如，如在232-1及232-2處展示且結合圖2描述)。連接電路可經組態以將耦合至第二子集中之數個子陣列(例如，如在圖1C中展示且結合圖1C描述之長數位線子陣列126-0、126-1、…、126-N-1)中之一特定行(例如，圖4A及圖4B中之行422-0、422-1、…、422-X-1)的感測電路連接(例如，如在節點217-1及217-2處展示)至第一子集中之一第一子陣列(例如，短數位線子陣列125-0)中之一對應行中之數個列。微碼引擎可經組態以執行一指令集以引導連接電路將複數個資料值自第二子集中之數個子陣列移動至第一子集中之第一子陣列中之對應複數個選定列119及對應行以執行單一操作或連續複數個操作。第一子集中之第一子陣列中之複數個選定列及對應行可經組態(例如，打開)以接收複數個資料值。 控制器140可引導對第一子集中之第一子陣列(例如，125-0)之感測電路250中之複數個資料值執行單一操作或連續複數個操作。例如，在一些實施例中，記憶體器件120可經組態以將複數個資料值自長數位線子陣列126-0、126-1、…、126-N-1之一或多者(例如，循序地或並行地)移動至選定短數位線子陣列125-0之選定列119，以能夠對該複數個資料值執行單一操作或連續複數個操作。 連接電路232可進一步經組態以選擇性地耦合至第一子集425之感測電路(例如，感測放大器206及運算組件231)及第二子集426之感測電路(例如，感測放大器206)以選擇性地啟用儲存於第一子集425及第二子集426中之數個結果資料值至選定目的地移動。 因而，在藉由第一子陣列之感測電路對一第一資料值執行一單一操作或連續複數個操作之後，經由共用I/O線之第一部分(例如，對應於分區128-0)之一引導資料移動可為自第一子集中之一第一子陣列(例如，短數位線子陣列125-0)至第二子集中之一第三子陣列(例如，長數位線子陣列126-1)。在一些實施例中，在藉由第二子陣列之感測電路對一第二資料值執行單一操作或連續複數個操作之後，經由共用I/O線之第二部分(例如，對應於分區128-1)之一引導資料移動可為自第一子集中之一第二子陣列(例如，短數位線子陣列125-2)至第二子集中之一第四子陣列(例如，長數位線子陣列126-2) (未展示)。例如，引導資料移動可在第一分區(例如，128-0)內，及/或引導資料移動可在第二分區(例如，128-1)內例如並行執行。 在各種實施例中，控制器140可經組態以在一引導資料移動期間選擇性地引導隔離電路(未展示)將第一部分(例如，對應於分區128-0)連接至第二部分(例如，對應於任何分區128-1、…、128-M-1)。經由共用I/O線之經連接第一及第二部分之引導資料移動可為自第二部分中之第二子集中之一子陣列(例如，長數位線子陣列126-N-1)至第一部分中之第一子集中之一子陣列(例如，短數位線子陣列125-0)。在各種實施例中，控制器140亦可經組態以在一引導資料移動期間選擇性地引導隔離電路將第一部分連接至第二部分，其中在對一資料值執行單一操作或連續複數個操作之後，經由共用I/O線之經連接第一及第二部分之引導資料移動可為自第一部分中之第一子集中之子陣列(例如，短數位線子陣列125-0)至第二部分中之第二子集中之一子陣列(例如，最初發送資料值之長數位線子陣列126-N-1)及/或分區128-1、…、128-M-1中之任何其他長數位線子陣列。 在各種實施例中，子陣列之數目可在一庫中之複數個分區之間及/或在庫之間不同。長數位線子陣列對短數位線子陣列(或在連接分區之前呈現在一分區中之任一類型之子陣列)之比率亦可在一庫中之複數個分區之間及/或在庫之間不同。 如本文中描述，一感測組件條(例如，424-N-1)可包含數個感測放大器，其等經組態以將自第二子集中之一第一子陣列(例如，長數位線子陣列426-N-1)之一列(例如，列118之一或多者)感測之一定量之資料並行移動至複數個共用I/O線(例如，455-1、455-2、…、455-M)，其中資料量對應於複數個共用I/O線之至少一千位元寬度。與第一子集中之一第一子陣列(例如，短數位線子陣列425-0)相關聯之一感測組件條(例如，424-0)可包含數個感測放大器406及運算組件431，其等經組態以接收(例如，快取)自第二子集中之第一子陣列之列感測且經由複數個共用I/O線並行移動之一定量之資料。控制器140可經組態以引導藉由與短數位線子陣列相關聯之感測組件條中之至少一個運算組件對經接收資料量中之至少一個資料值執行一單一操作或連續複數個操作。 如本文中描述，控制器140可耦合至一記憶體器件(例如，120)之一庫(例如，121)以執行用於庫中之一記憶體內操作之一命令。如圖1B及圖1C以及圖4A及圖4B中展示，記憶體器件中之一庫可包含複數個短數位線子陣列(例如，125-0、125-1及425-0，其等用作用於執行運算之快取區)及複數個長數位線子陣列(例如，126-0、…、126-N-1及426-N-1)。 庫可包含感測電路(例如，圖1A中之150及圖2中之250)，其在與複數個子陣列之感測線之節距上且經由複數個感測線(例如，圖2中之205-1及205-2、圖3、圖4A及圖4B中之305-1及305-2及對應元件符號)耦合至複數個子陣列。包含一感測放大器及/或一運算組件(例如，分別為圖2中之206及231及圖3、圖4A及圖4B中之對應元件符號)之感測電路可耦合至一感測線。 如圖4A及圖4B中展示，與短數位線子陣列425-0相關聯之感測組件條424-0可經組態以包含對應於經組態用於快取操作之第一子集中之記憶體胞之複數個行422之一數目之數個複數個感測放大器406及運算組件431。如在與長數位線子陣列426-N-1相關聯之感測組件條424-N-1中展示，一感測組件條可經組態以包含對應於經組態用於資料儲存之第二子集中之記憶體胞之複數個行422之一數目之數個複數個感測放大器406 (例如，無運算組件)。庫亦可包含複數個共用I/O線(例如，圖3中之355及圖4A及圖4B中之455-1、455-2、…、455-M)，其等經組態以耦合至複數個子陣列之感測電路以選擇性地實施複數個資料值在子陣列之間的移動。 控制器140可經組態以自一源器件(例如，如在172處展示且結合圖1A描述)接收一資料值及/或自源器件接收用於將各自資料值移動至第一子集中之一選定第一子陣列或第二子集中之一選定第二子陣列之一命令(例如，包含一模式位元及/或一位址位元)。源器件172可與選擇性地耦合至記憶體器件120之控制器140的一主機110相關聯。在一些實施例中，源器件172可將資料值及/或命令發送至控制器140。 控制器140可進一步經組態以基於各自經接收命令而選擇性地引導資料值至第一子集中之一子陣列及/或第二子集中之一子陣列之一第一移動。因此，控制器140可經組態以基於經接收命令而引導資料值至第一子集中之子陣列之第一移動，以使用運算組件對資料值執行一操作。替代地或另外，控制器140可進一步經組態以基於經接收命令引導資料值至第二子集中之子陣列之第一移動，以使用感測放大器來儲存資料值。 如本文中描述，記憶體器件120可包含由第一子集及第二子集之感測電路共用之一I/O線。共用I/O線(例如，圖4A中之455-1)可經組態以選擇性地耦合至第一子集之感測電路(例如，感測放大器406及/或運算組件431)且選擇性地耦合至第二子集之感測電路(例如，感測放大器406)以能夠將第一子集中之一資料值移動至第二子集中之一子陣列之感測電路。控制器140可進一步組態經以引導已對其執行操作之資料值經由共用I/O線自第一子集中之選定第一子陣列至第二子集中之一選定第二子陣列之一第二移動。記憶體器件120可包含行選擇電路(例如，如在358處展示且結合圖3描述，且其可為在460處展示且結合圖4A及圖4B描述之多工器或可為多工器之部分)。行選擇電路可藉由選擇性地耦合至耦合至特定行之一各自感測線之至少一感測放大器而選擇性地感測第一子集及第二子集之任一者中之一子陣列之記憶體胞之一特定行中之資料。 儘管本文中之描述已為清楚目的而提及短數位線及長數位線子陣列之幾個組態，然本文中呈現之裝置及方法可適用於子陣列之部分及/或其中之列之任何數目及/或組態。例如，控制器140可發送信號以引導自一庫中之一第一子陣列至庫中之一最後子陣列經由共用I/O線之各自部分之隔離電路(未展示)之連接及斷開，以實現自任何分區中之一子陣列至任何其他分區中之一子陣列之資料移動，例如，分區可為相鄰的及/或由數個其他分區分離。另外，儘管共用I/O線之兩個斷開部分可實現兩個各自成對分區內之並行資料移動，然控制器140可發送信號以引導經由共用I/O線之任何數目個部分之隔離電路之連接及斷開以實現任何數目個各自成對分區內之並行資料移動。此外，可在第一方向及/或第二方向之任一者上在共用I/O線之各自部分中選擇性地並行移動資料。 如本文中描述，提供一種用於操作一記憶體器件120以藉由用一處理資源執行非暫時性指令而執行記憶體內操作之方法。該方法可包含藉由記憶體器件120接收一資料值。可例如基於伴隨經接收資料值且由模式解碼器173解碼之一第一模式位元而將經接收資料值移動至耦合至一選定第一子陣列(例如，在425-0處展示之短數位線子陣列)之一第一感測組件條(例如，如在424-0處展示且結合圖4A及圖4B描述)。在例如經由一資料傳送協定(諸如DDR4等)將經接收資料值移動至第一感測組件條之後，可對第一感測組件條中之經接收資料值執行一單一操作或連續複數個操作。第一模式位元可指示第一感測組件條經組態以執行操作，且一第二模式位元(不同於第一模式位元)可指示耦合至一可選擇第二子陣列(例如，如在426-N-1處展示之長數位線子陣列)之一第二感測組件條(例如，如在424-N-1處展示且結合圖4A及圖4B描述)未經組態以執行操作。 如本文中描述，在一些實施例中，可將已對其執行單一操作或連續複數個操作之資料值儲存於耦合至第一子陣列之第一感測組件條(例如，424-0)中。可將已對其執行單一操作或連續複數個操作之一結果資料值自第一感測組件條(例如，424-0)移動至耦合至一選定第二子陣列(例如，短數位線子陣列425及/或長數位線子陣列426)之一第二感測組件條(例如，424-0或424-N-1)。該方法可包含將已對其執行操作之一資料值儲存至選定子陣列(例如，425及/或426)中之一選定列(例如，319)中之一記憶體胞。 在各種實施例中，該方法可包含對耦合至選定第一子陣列(例如，425-0)之感測組件條(例如，424-0)中之經接收資料值執行連續複數個操作，且將已對其執行連續複數個操作之結果資料值自感測組件條移動至一選定子陣列之一選定列。在各種實施例中，選定子陣列可為選擇性地耦合至執行連續複數個操作之相同感測組件條(例如，424-0)的一短數位線子陣列(例如，425-0)及/或選擇性地耦合至一不同感測組件條之一短數位線子陣列(例如，如在125-0及125-1等處展示之選擇性地耦合至感測組件條124-0及124-1之且結合圖1B描述之短數位線子陣列)。替代地或另外，在各種實施例中，選定子陣列可為任何長數位線子陣列(例如，如在126-0、…、124-N-1處展示且結合圖1B描述)。 在各種實施例中，該方法可包含經由第一感測組件條及一第二感測組件條所共用之一I/O線選擇性地耦合耦合至選定第一子陣列(例如，425-0)的第一感測組件條(例如，424-0)與耦合至一選定第二子陣列的第二感測組件條(例如，選擇性地耦合至子陣列之第一子集或第二子集之任一者中之一子陣列之一感測組件條)。可經由共用I/O線將已對其執行單一操作或連續複數個操作之資料值自第一感測組件條移動至第二感測組件條。該方法可包含將已對其執行單一操作或連續複數個操作之資料值寫入至選定第二子陣列之一選定列。 如本文中描述，例如，關於結合圖1A及圖1B描述之模式位元、模式解碼器173及別名組件174，當例如經由第一模式位元啟用一直接短數位線存取模式時，別名組件174可經組態以別名化至少一個長數位線子陣列中之一位址。當例如藉由主機110及/或一使用者選擇第一模式位元且提供一短數位線子陣列之一位址位元時，別名組件174可解碼位址位元以解析一特定庫、子陣列及/或列且判定經解碼位址是否匹配一短數位線子陣列之一實際位址。在一些實施例中，可使用一別名遮罩(alias mask)來執行此一判定。例如，若別名遮罩判定一「命中(hit)」，則可將資料值直接寫入至短數位線子陣列位址而非寫入至一長數位線子陣列別名。若不存在藉由比較經解碼位址與別名遮罩之命中，則可將資料值寫入至至少一個長數位線子陣列中之別名位址。因而，記憶體器件120可針對意欲用於一短數位線子陣列之錯誤定址資料值在一長數位線子陣列中提供一「溢失(spillover)」，該短數位線子陣列可小於一對應長數位線子陣列。當主機110及/或使用者未提供一第一模式位元或一第二模式位元時，記憶體器件120可經組態以預設將經接收資料值儲存於長數位線子陣列中。 在各種實施例中，該方法可進一步包含：將資料值自源器件172發送至記憶體器件120；自源器件172發送與資料值相關聯之一命令以將記憶體器件120中之資料值移動至子陣列之一第一子集125或子陣列之一第二子集126；及自源器件172發送與資料值及命令相關聯之一模式位元以基於一經解碼模式位元而引導是否將資料值移動至子陣列之第一子集125或子陣列之第二子集126。 一第一經解碼模式位元可指示耦合至第一子集之一子陣列之第一感測電路(例如，第一子集之選定子陣列125-0之感測組件條124-0中之感測電路250)經組態以對資料值執行一操作。該方法可進一步包含經由一第二經解碼模式位元(不同於第一經解碼模式位元)指示耦合至第二子集之一子陣列之第二感測電路(例如，第二子集之選定子陣列126-0之感測組件條124-1中之感測電路250)未經組態以對各自資料值執行操作。例如，第一經解碼模式位元可指示第一感測電路包含一運算組件(例如，圖2中之231及圖3、圖4A及圖4B中之對應元件符號)，且第二經解碼模式位元可指示第二感測電路不包含一運算組件。該方法可進一步包含發送與資料值、命令及模式位元相關聯之一位址位元以定址資料值至子陣列之第一子集及第二子集中之一特定庫、子陣列及/或列之移動。 在數項實施例中，源器件172可與一主機110相關聯。例如，源器件172可為主機110之部分(例如，包含於主機110中)或選擇性地耦合至主機110。源器件172可選擇性地耦合至記憶體器件120之一控制器140以將資料值、命令及模式位元自源器件172發送至控制器140。自源器件172發送之命令可用於將資料值移動至記憶體器件中之第一子集中之一選定第一子陣列或第二子集中之一選定第二子陣列。記憶體器件120之控制器140可基於接收到命令及模式位元而引導資料值至第一子集中之子陣列或第二子集中之子陣列之移動。 雖然本文中已繪示及描述包含控制器、短數位線子陣列、長數位線子陣列、模式解碼器、別名組件、感測電路、感測放大器、運算組件、感測組件條、共用I/O線、行選擇電路、多工器、連接電路等之各種組合及組態的實例實施例，但本發明之實施例不限於本文中明確敘述之該等組合。本文中揭示之控制器、短數位線子陣列、長數位線子陣列、模式解碼器、別名組件、感測電路、感測放大器、運算組件、感測組件條、共用I/O線、行選擇電路、多工器、連接電路等之其他組合及組態明確包含於本發明之範疇內。 儘管本文中已繪示及描述特定實施例，然一般技術者將明白，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之一或多項實施例之調適或變動。應瞭解，已依一闡釋性方式且非一限制性方式進行上文描述。熟習此項技術者在檢視上文描述之後將明白本文中未明確描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及程序之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍來判定本發明之一或多項實施例之範疇。 在前述[實施方式]中，為簡化本發明之目的，將一些特徵群組在一單一實施例中。本發明方法不應解釋為反映本發明之所揭示實施例必須使用多於各請求項中所明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的在於少於一單一所揭示實施例之全部特徵。因此，以下發明申請專利範圍特此併入至[實施方式]中，其中各請求項單獨作為一獨立實施例。
100‧‧‧裝置/運算系統
110‧‧‧主機
118‧‧‧列
119‧‧‧列
120‧‧‧記憶體器件
121‧‧‧庫
122‧‧‧記憶體行
123‧‧‧庫區段
124-0至124-N-1‧‧‧放大區域/感測組件條
125-0‧‧‧短數位線子陣列
125-1‧‧‧短數位線子陣列
126-0至126-N-1‧‧‧長數位線子陣列
128‧‧‧分區
128-0至128-M-1‧‧‧分區
130‧‧‧記憶體陣列
140‧‧‧控制器
141‧‧‧命令及/或資料
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧輸入/輸出(I/O)電路
146‧‧‧列解碼器
148‧‧‧寫入電路
149‧‧‧寫入路徑
150‧‧‧感測電路
151‧‧‧控制及資料暫存器
152‧‧‧行解碼器
153‧‧‧A/C路徑
154‧‧‧控制匯流排
155‧‧‧共用輸入/輸出(I/O)線
156‧‧‧資料匯流排
157‧‧‧帶外匯流排
160‧‧‧邏輯組件
170‧‧‧周邊感測放大器及邏輯/邏輯電路
171‧‧‧指令快取區
172‧‧‧源器件
173‧‧‧模式解碼器
174‧‧‧別名組件
202-1‧‧‧電晶體
202-2‧‧‧電晶體
203-1‧‧‧電容器
203-2‧‧‧電容器
204-X‧‧‧存取線/字線
204-Y‧‧‧存取線/字線
205-1‧‧‧數位線(D)
205-2‧‧‧數位線(D)_
206‧‧‧感測放大器
207-1‧‧‧傳遞閘
207-2‧‧‧傳遞閘
213‧‧‧操作選擇邏輯
214‧‧‧平衡電路
215‧‧‧主要鎖存器
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
227-1‧‧‧NMOS電晶體
227-2‧‧‧NMOS電晶體
229-1‧‧‧PMOS電晶體
229-2‧‧‧PMOS電晶體
230‧‧‧記憶體陣列
231‧‧‧運算組件
232-1‧‧‧連接電路
232-2‧‧‧連接電路
250‧‧‧感測電路
264‧‧‧次要鎖存器
305-1‧‧‧數位線/感測線
305-2‧‧‧數位線/感測線
306-0至306-7‧‧‧感測放大器
307-1‧‧‧傳遞閘
307-2‧‧‧傳遞閘
319‧‧‧列
322-0‧‧‧行
325‧‧‧DRAM記憶體子陣列
331-0至331-7‧‧‧運算組件
350-0至350-7‧‧‧感測電路
355‧‧‧共用輸入/輸出(I/O)線
358-1‧‧‧行選擇電路
358-2‧‧‧行選擇電路
359-1‧‧‧選擇電晶體/行選擇電路
359-2‧‧‧選擇電晶體/行選擇電路
405-0‧‧‧數位線/感測線
406-0至406-X-1‧‧‧感測放大器
422-0至422-X-1‧‧‧行
424-0至424-N-1‧‧‧感測組件條
425-0‧‧‧短數位線子陣列
426-N-1‧‧‧長數位線子陣列
431-0至431-X-1‧‧‧運算組件
450-0至450-X-1‧‧‧感測電路
455-1至455-M‧‧‧共用輸入/輸出(I/O)線
460-1‧‧‧多工器
460-2‧‧‧多工器
462-1至462-M‧‧‧部分
PASS‧‧‧操作選擇信號
RNL*‧‧‧信號
圖1A係根據本發明之數項實施例之呈包含一記憶體器件之一運算系統之形式之一裝置之一方塊圖。 圖1B係根據本發明之數項實施例之一記憶體器件之一庫區段之一方塊圖。 圖1C係根據本發明之數項實施例之一記憶體器件之一庫之一方塊圖。 圖2係繪示根據本發明之數項實施例之一記憶體器件之感測電路之一示意圖。 圖3係繪示根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路的一示意圖。 圖4A及圖4B係繪示根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路的另一示意圖。

Claims (24)

  1. 一種裝置，其包括：一記憶體器件，其包括：記憶體胞之複數個子陣列，該複數個子陣列包含該各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集；第一感測電路，其耦合至該第一子集，該第一感測電路包含一感測放大器及經組態以執行一記憶體內邏輯操作(logical operation)之一運算組件；第二感測電路，其耦合至該第二子集，該第二感測電路包含一感測放大器且無運算組件；及一控制器，其經組態以：偵測自一源器件接收一資料值，該資料值與包括一模式位元之指令相關聯；基於一經解碼模式位元而判定是應將該資料值移動至該第一子集中之一子陣列還是移動至該第二子集中之一子陣列；及回應於該經解碼模式位元而引導該資料值至該第一子集中之一子陣列或該第二子集中之一子陣列之一移動；及其中該第一感測電路之該運算組件係經組態以對多個資料值操作為一個一位元處理元件(one bit processing element)以對提供至該第一感測電路之該等資料值執行多個記憶體內邏輯操作。
  2. 如請求項1之裝置，其中該等指令進一步包括用於定址該資料值至該各自複數個子陣列之該第一子集及該第二子集中之一特定庫、子陣列及列之移動的一位址位元。
  3. 如請求項1之裝置，其中該控制器包括：一別名組件，其經組態以：解碼該等指令中之一位址位元以判定該資料值至該第一子集及該第二子集中之該各自複數個子陣列之一特定庫、子陣列及列之選定移動。
  4. 如請求項3之裝置，其中該別名組件進一步經組態以：在該模式位元指示應將該資料值移動至該第一子集之一選定子陣列時，判定該位址位元是否對應於呈現在該第一子集中之該選定子陣列中之一位址；及在該位址位元不對應於呈現在該第一子集之該選定子陣列中之一位址時，別名化應移動至該第二子集中之一選定子陣列之該資料值。
  5. 如請求項1之裝置，其中該第一子集中之一第一子陣列之一行中之記憶體胞之一數目係該第二子集中之一第一子陣列之一行中之記憶體胞之一數目之至多一半。
  6. 如請求項1之裝置，其中該第一子集中之一第一子陣列之一感測線之一第一長度係該第二子集中之一第一子陣列之一感測線之一第二長度之至多一半。
  7. 如請求項1之裝置，其中該第一子集經組態以使用耦合至該第一子集之該第一感測電路之該感測放大器及該運算組件來對數個資料值執行連續複數個記憶體內邏輯操作。
  8. 如請求項1之裝置，其中藉由該第一子集中之一選定子陣列之該第一感測電路儲存連續複數個記憶體內邏輯操作之各者之結果，直至完成執行該連續複數個操作以運算出該連續複數個記憶體內邏輯操作之一最後者之一結果。
  9. 一種裝置，其包括：一控制器，其耦合至一記憶體器件以執行用於一記憶體內邏輯操作之一命令，其中該記憶體器件包括：記憶體胞之複數個子陣列，該複數個子陣列包含該各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集；第一感測電路，其耦合至該第一子集，該第一感測電路包含一感測放大器及經組態以執行該記憶體內邏輯操作之一運算組件；第二感測電路，其耦合至該第二子集，該第二感測電路包含一感測放大器且無運算組件；及其中該第一感測電路之該運算組件係經組態以對多個資料值操作為一個一位元處理元件以對提供至該第一感測電路之該等資料值執行多個記憶體內邏輯操作；及該控制器經組態以：自一源器件接收一資料值；自該源器件接收用於將該各自資料值移動至該第一子集中之一選定第一子陣列或移動至該第二子集中之一選定第二子陣列之一命令；及回應於該各自經接收命令而引導該資料值至該第一子集中之一子陣列或該第二子集中之一子陣列之一第一移動。
  10. 如請求項9之裝置，其中：該記憶體器件進一步包括用於該第一子集之一子陣列之一運算組件；及該運算組件與一共用I/O線相關聯以用於在除該子陣列之一感測組件條以外的一位置處執行該記憶體內邏輯操作。
  11. 如請求項9之裝置，其中該記憶體器件進一步包括定位於與一共用I/O線相關聯且在該第一子集之一子陣列及該子陣列之一感測組件條外部之一位置處的一運算組件。
  12. 如請求項9之裝置，其中該控制器進一步經組態以回應於該經接收命令而引導該資料值至該第一子集中之該子陣列之該第一移動以使用該運算組件來對該資料值執行該記憶體內邏輯操作。
  13. 如請求項9之裝置，其中該控制器進一步經組態以回應於該經接收命令而引導該資料值至該第二子集中之該子陣列之該第一移動以使用該感測放大器來儲存該資料值。
  14. 如請求項9之裝置，其中該記憶體器件進一步包括：一I/O線，其由該第一子集及該第二子集之該感測電路共用，該共用I/O線選擇性地耦合至該第一子集及該第二子集之該感測電路以能夠將該第一子集中之一資料值移動至該第二子集中之一子陣列之該感測電路；及該控制器進一步經組態以引導已對其執行該記憶體內邏輯操作之該資料值經由該共用I/O線自該第一子集中之該選定第一子陣列至該第二子集中之一選定第二子陣列之一第二移動。
  15. 如請求項9之裝置，其中該記憶體器件進一步包括用於藉由選擇性地耦合至耦合至一特定行之一各自感測線之至少一感測放大器而選擇性地感測該第一子集及該第二子集之任一者中之一子陣列之記憶體胞之該特定行中之資料的行選擇電路。
  16. 一種用於操作一記憶體器件之方法，其包括：藉由該記憶體器件接收一資料值；回應於伴隨該經接收資料值之一第一模式位元而將該經接收資料值移動至耦合至一選定第一子陣列之一第一感測組件條，該第一感測組件條包含一感測放大器及一運算組件；及對該第一感測組件條中之該經接收資料值執行一記憶體內邏輯操作；且其中：該運算組件係經組態以對多個資料值操作為一個一位元處理元件以對提供至該第一感測組件條之該等資料值執行該記憶體內邏輯操作；該第一模式位元指示該第一感測組件條係經組態以使用該運算組件執行該記憶體內邏輯操作；及一第二模式位元指示耦合至一可選擇第二子陣列之一第二感測組件條係未經組態以執行該記憶體內邏輯操作。
  17. 如請求項16之方法，其中該方法進一步包括：將已對其執行該記憶體內邏輯操作之該資料值儲存於耦合至該選定第一子陣列之該第一感測組件條中；將已對其執行該記憶體內邏輯操作之該資料值自該第一感測組件條移動至耦合至一選定第二子陣列之一第二感測組件條。
  18. 如請求項16之方法，其中該方法進一步包括：對耦合至該選定第一子陣列之該感測組件條中之該經接收資料值執行複數個記憶體內邏輯操作；及將已對其執行該複數個記憶體內邏輯操作之該資料值自該感測組件條移動至一選定子陣列之一選定列。
  19. 如請求項16之方法，其中該方法進一步包括：經由該等第一及第二感測組件條所共用之一I/O線選擇性地耦合耦合至該選定第一子陣列的該第一感測組件條與耦合至一選定第二子陣列的一第二感測組件條；經由該共用I/O線將已對其執行該記憶體內邏輯操作之該資料值自該第一感測組件條移動至該第二感測組件條；及將已對其執行該記憶體內邏輯操作之該資料值寫入至該選定第二子陣列之一選定列。
  20. 一種用於操作一記憶體器件之方法，其包括：將一資料值自一源器件發送至該記憶體器件；自該源器件發送與該資料值相關聯之一命令以用於將該記憶體器件中之該資料值移動至子陣列之一第一子集或移動至子陣列之一第二子集；自該源器件發送與該資料值及該命令相關聯之一模式位元以回應於一經解碼模式位元而引導是否將該資料值移動至子陣列之該第一子集或移動至子陣列之該第二子集；及經由一第一經解碼模式位元指示耦合至該第一子集之一子陣列之第一感測電路包含一運算組件；其中該運算組件係經組態以對多個資料值操作為一個一位元處理元件以對提供至該第一感測電路之該等資料值執行一記憶體內邏輯操作。
  21. 如請求項20之方法，其中該方法進一步包括經由一第二經解碼模式位元指示耦合至該第二子集之一子陣列之第二感測電路未經組態以對該等資料值執行該記憶體內邏輯操作。
  22. 如請求項20之方法，其中：指示該第一感測電路係經組態以執行該記憶體內邏輯操作包括：指示該第一感測電路包含該運算組件；及指示該第二感測電路未經組態以執行該記憶體內邏輯操作包括：指示該第二感測電路不包含一運算組件。
  23. 如請求項20之方法，其中該方法進一步包括：使該源器件與一主機相關聯；將該源器件選擇性地耦合至該記憶體器件之一控制器；及將該資料值、該命令及該模式位元自該源器件發送至該控制器。
  24. 如請求項20之方法，其中該方法進一步包括經由一控制器回應於接收到該命令及該模式位元而引導該資料值至該第一子集中之一子陣列或該第二子集中之一子陣列之一移動。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12182409B2 (en) 2021-10-27 2024-12-31 Samsung Electronics Co., Ltd. Backward compatible processing-in-memory (PIM) protocol

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049721B1 (en) * 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US11367498B2 (en) * 2018-09-07 2022-06-21 Black Sesame Technologies Inc. Multi-level memory hierarchy
US11094371B2 (en) 2019-03-11 2021-08-17 Samsung Electronics Co., Ltd. Memory device for processing operation and method of operating the same
US11043259B2 (en) 2019-04-12 2021-06-22 The Trustees Of Princeton University System and method for in-memory compute
KR102833439B1 (ko) * 2019-11-01 2025-07-10 삼성전자주식회사 프로세싱 소자를 포함하는 메모리 장치 및 상기 메모리 장치를 포함하는 메모리 시스템
KR102831057B1 (ko) 2020-01-20 2025-07-07 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
CN114158284B (zh) * 2020-07-07 2025-07-04 北京苹芯科技有限公司 用于使用存储器内处理进行矩阵乘法的装置和方法
US11423973B2 (en) * 2020-08-26 2022-08-23 Micron Technology, Inc. Contemporaneous sense amplifier timings for operations at internal and edge memory array mats
KR102911993B1 (ko) * 2020-09-07 2026-01-12 삼성전자 주식회사 가변적인 모드 설정을 수행하는 메모리 장치 및 그 동작방법
US12406723B2 (en) * 2023-04-18 2025-09-02 Tetramem Inc. Voltage-mode crossbar circuits
CN116400982B (zh) * 2023-05-26 2023-08-08 摩尔线程智能科技(北京)有限责任公司 配置中继寄存器模块的方法和装置、计算设备和可读介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991861A (en) * 1996-03-15 1999-11-23 Adaptec, Inc. Method of enabling and disabling a data function in an integrated circuit
US20050146975A1 (en) * 2003-12-30 2005-07-07 Halbert John B. Method and apparatus for multiple row caches per bank
US7808854B2 (en) * 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
US20110022786A1 (en) * 2008-01-07 2011-01-27 Phison Electronics Corp. Flash memory storage apparatus, flash memory controller, and switching method thereof
WO2016144726A1 (en) * 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement

Family Cites Families (332)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
EP0446721B1 (en) 1990-03-16 2000-12-20 Texas Instruments Incorporated Distributed processing memory
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5519847A (en) * 1993-06-30 1996-05-21 Intel Corporation Method of pipelining sequential writes in a flash memory
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
FR2726934B1 (fr) 1994-11-10 1997-01-17 Sgs Thomson Microelectronics Procede de lecture anticipee de memoire a acces serie et memoire s'y rapportant
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6349372B1 (en) * 1999-05-19 2002-02-19 International Business Machines Corporation Virtual uncompressed cache for compressed main memory
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
TW440750B (en) 1999-08-23 2001-06-16 Seiko Epson Corp Original plate for display panel and method for manufacturing the display panel, indication machine
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US6538928B1 (en) 1999-10-12 2003-03-25 Enhanced Memory Systems Inc. Method for reducing the width of a global data bus in a memory architecture
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (en) 2000-02-04 2001-08-09 Hitachi, Ltd. Semiconductor device
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
WO2002005281A2 (en) 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
AU2001285161A1 (en) 2000-08-21 2002-03-04 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US7215595B2 (en) 2003-11-26 2007-05-08 Infineon Technologies Ag Memory device and method using a sense amplifier as a cache
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
JP4956087B2 (ja) 2006-08-07 2012-06-20 株式会社東芝 半導体記憶装置
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
WO2009052527A1 (en) 2007-10-19 2009-04-23 Virident Systems, Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7764558B2 (en) * 2008-05-06 2010-07-27 Micron Technology, Inc. Hybrid sense amplifier and method, and memory device using same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8051337B2 (en) 2009-01-22 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for fast cache-hit detection
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
US8274521B2 (en) 2009-05-08 2012-09-25 Oracle America, Inc. System available cache color map
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
US8296519B2 (en) 2009-12-31 2012-10-23 International Business Machines Corporation Synchronizing access to data in shared memory via upper level cache queuing
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
JP2011210348A (ja) * 2010-03-11 2011-10-20 Sony Corp 制御電圧生成回路及びそれを備えた不揮発性記憶装置
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US20120036315A1 (en) 2010-08-09 2012-02-09 International Business Machines Corporation Morphing Memory Architecture
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553481B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier latch with integrated test data multiplexer
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
JP5380483B2 (ja) * 2011-03-31 2014-01-08 株式会社東芝 半導体記憶装置
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
KR20140085468A (ko) 2011-10-28 2014-07-07 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 행 시프팅 시프트가능 메모리
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
US9665371B2 (en) 2011-11-30 2017-05-30 Intel Corporation Providing vector horizontal compare functionality within a vector register
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
KR20130118068A (ko) * 2012-04-19 2013-10-29 에스케이하이닉스 주식회사 이-퓨즈 어레이 회로
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR20140021419A (ko) * 2012-08-10 2014-02-20 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
US20140146589A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor memory device with cache function in dram
US8902677B2 (en) * 2012-12-10 2014-12-02 Freescale Semiconductor, Inc. Reducing the power consumption of memory devices
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
KR101468336B1 (ko) * 2013-11-25 2014-12-04 성균관대학교산학협력단 데이터 압축률 예측 기법에 기반한 데이터 분산 저장 방법, 이를 이용한 저장 장치 및 시스템
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
KR101887797B1 (ko) 2014-05-08 2018-09-10 마이크론 테크놀로지, 인크. 메모리 내 가벼운 일관성
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9349468B2 (en) * 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
US20160239278A1 (en) 2015-02-16 2016-08-18 Advanced Micro Devices, Inc. Generating a schedule of instructions based on a processor memory tree
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10049721B1 (en) * 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US9997212B1 (en) * 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US11335397B2 (en) * 2019-08-26 2022-05-17 Stmicroelectronics International N.V. High-density array, in memory computing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991861A (en) * 1996-03-15 1999-11-23 Adaptec, Inc. Method of enabling and disabling a data function in an integrated circuit
US20050146975A1 (en) * 2003-12-30 2005-07-07 Halbert John B. Method and apparatus for multiple row caches per bank
US20110022786A1 (en) * 2008-01-07 2011-01-27 Phison Electronics Corp. Flash memory storage apparatus, flash memory controller, and switching method thereof
US7808854B2 (en) * 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
WO2016144726A1 (en) * 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12182409B2 (en) 2021-10-27 2024-12-31 Samsung Electronics Co., Ltd. Backward compatible processing-in-memory (PIM) protocol
TWI872382B (zh) * 2021-10-27 2025-02-11 南韓商三星電子股份有限公司 支持記憶體內處理(pim)協定的記憶體裝置及主機裝置

Also Published As

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