TWI658585B - 半導體結構及其製造方法 - Google Patents
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Abstract
本揭露提供一種半導體結構，包括：一基板，包括一第一區域與一第二區域；一第一溝槽，形成於該基板中，位於該第一區域，由一第一突出結構所包圍；一第二溝槽，形成於該基板中，位於該第二區域，由一第二突出結構所包圍，其中該第二溝槽之深度大於該第一溝槽之深度；一第一氧化矽層，形成於該第一突出結構之頂部；一第二氧化矽層，形成於該第二突出結構之頂部；一第一介電層，形成於該第一氧化矽層上；以及一第二介電層，形成於該第二氧化矽層上，其中該第一介電層之厚度大於該第二介電層之厚度。
Description
本揭露係有關於一種半導體結構，特別是有關於一種在低壓區與高壓區具有不同厚度氮化矽層的半導體結構及其製造方法。
對於高壓(high voltage)元件來說，製作較深的溝槽是必要的，以有效提升其崩潰電壓。然而，對於低壓(low voltage)元件來說，由於低壓元件的接面較淺，若此時溝槽深度深，則後續在進行佈植製程時，勢必針對基板更深的位置進行佈植，然而，此種深度佈植的製程條件並不易控制，且由於深溝槽的填入製程並不易進行，須將低壓元件間的溝槽開口進一步擴大。種種顯示，單一深度的溝槽結構已不符合高、低壓元件整合製程的需求。然而，目前業界常使用製作不同深度溝槽的方法，均需配合多重的製程步驟(多次黃光、多次蝕刻)方能達成，相當耗費成本。
因此，開發一種簡易的、且在低壓區與高壓區可同時具有不同深度溝槽的半導體結構及相關製造方法是眾所期待的。
根據本揭露之一實施例，提供一種半導體結構。
該半導體結構包括：一基板，包括一第一區域與一第二區域；一第一溝槽，形成於該基板中，位於該第一區域，由一第一突出結構所包圍；一第二溝槽，形成於該基板中，位於該第二區域，由一第二突出結構所包圍，其中該第二溝槽之深度大於該第一溝槽之深度；一第一氧化矽層，形成於該第一突出結構之頂部；一第二氧化矽層，形成於該第二突出結構之頂部；一第一介電層，形成於該第一氧化矽層上；以及一第二介電層，形成於該第二氧化矽層上，其中該第一介電層之厚度大於該第二介電層之厚度。
根據部分實施例，上述基板為一矽基板。
根據部分實施例，上述第一區域為低壓元件設置之區域，上述第二區域為高壓元件設置之區域。
根據部分實施例，上述第一溝槽為低壓元件間之電性隔離，上述第二溝槽為高壓元件間之電性隔離。
根據部分實施例，上述第一溝槽之深度與上述第二溝槽之深度之差異大體介於500埃至5,000埃。
根據部分實施例，上述第一介電層與上述第二介電層包括氮化矽或氧化矽。
根據部分實施例，當上述第一介電層與上述第二介電層為氮化矽時，上述第一氧化矽層更包括延伸覆蓋上述第一突出結構之部分側壁，上述第二氧化矽層更包括延伸覆蓋上述第二突出結構之部分側壁。
根據部分實施例，上述第二突出結構之頂部與側壁之連接部分之曲率半徑大於上述第一突出結構之頂部與側
壁之連接部分之曲率半徑。
根據部分實施例，上述第一介電層之厚度與上述第二介電層之厚度之差異大體介於300埃至1,000埃。
根據本揭露之一實施例，提供一種半導體結構之製造方法。該製造方法包括：提供一基板，該基板包括一第一區域與一第二區域；形成一氧化矽層於該基板上；形成一介電層於該氧化矽層上，其中位於該基板之該第一區域之該介電層之厚度大於位於該基板之該第二區域之該介電層之厚度；以及實施一蝕刻製程，對該介電層進行蝕刻，穿過該氧化矽層至該基板，以於該基板之該第一區域中，形成一第一溝槽，由一第一突出結構所包圍，於該基板之該第二區域中，形成一第二溝槽，由一第二突出結構所包圍，其中該第二溝槽之深度大於該第一溝槽之深度，其中位於該第一突出結構之頂部之該氧化矽層定義為一第一氧化矽層，位於該第二突出結構之頂部之該氧化矽層定義為一第二氧化矽層。
根據部分實施例，上述蝕刻製程之蝕刻氣體包括六氟化硫、甲烷與氮氣之組合或六氟化硫、甲烷、氮氣與氧氣之組合。
根據部分實施例，上述介電層與上述基板之蝕刻選擇比大體介於1：4至1：10。
根據部分實施例，當上述介電層為氮化矽時，更包括實施一氧化製程，以使上述第一氧化矽層延伸覆蓋上述第一突出結構之部分側壁，使上述第二氧化矽層延伸覆蓋上述第二突出結構之部分側壁。
本揭露在低壓區與高壓區製作出厚度不同的氮化矽層(即，於低壓區製作厚度較厚的氮化矽層、於高壓區製作厚度較薄的氮化矽層)，後續再配合具備特定蝕刻條件(例如氮化矽層對矽基板的蝕刻選擇比)的單一蝕刻步驟，即能同時在低壓區獲得深度較淺的溝槽，又能在高壓區獲得深度較深的溝槽。
此外，在後續進行氧化製程時(可於化學機械研磨(CMP)製程之前或之後進行)，由於低壓區的氮化矽層較厚，高壓區的氮化矽層較薄，使得低壓區溝槽的圓化效應(rounding effect)較不明顯，高壓區溝槽則呈現較明顯的圓化效應，而此不同程度的圓化效應，恰好分別對於低壓元件與高壓元件有著不同面向的貢獻。對於低壓元件來說，較低的圓化效應，可維持元件通道的有效寬度，得到高的飽和區汲極電流(saturation-region drain current，Idsat)，而對於高壓元件來說，較高的圓化效應，則可提升相關結構於整片晶圓中的均勻性，增加元件匹配性。
因此，本揭露在低壓區與高壓區製作出不同深度的溝槽的同時，又能提升低壓元件與高壓元件分別在結構及電性上的優勢。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
10‧‧‧半導體結構
12‧‧‧基板
14‧‧‧第一溝槽
16‧‧‧第一突出結構
18‧‧‧第二溝槽
20‧‧‧第二突出結構
22‧‧‧第一氧化矽層
24‧‧‧第二氧化矽層
25‧‧‧氧化矽層
26‧‧‧第一介電層
28‧‧‧第二介電層
29‧‧‧介電層
30‧‧‧基板的第一區域
32‧‧‧基板的第二區域
34‧‧‧第一突出結構的頂部
36‧‧‧第二突出結構的頂部
38‧‧‧圖案化光阻層
40‧‧‧第一突出結構的側壁
42‧‧‧第二突出結構的側壁
44‧‧‧第一突出結構的頂部與側壁的連接部分
46‧‧‧第二突出結構的頂部與側壁的連接部分
H1‧‧‧第一溝槽的深度
H2‧‧‧第二溝槽的深度
R1‧‧‧第一突出結構的頂部與側壁的連接部分的曲率半徑
R2‧‧‧第二突出結構的頂部與側壁的連接部分的曲率半徑
T1‧‧‧第一介電層的厚度
T2‧‧‧第二介電層的厚度
第1圖係根據本揭露之一實施例，一種半導體結構之剖面示意圖；第2A-2E圖係根據本揭露之一實施例，一種半導體結構製造方法之剖面示意圖。
第3圖係根據本揭露之一實施例，一種半導體結構之剖面示意圖；第4A-4E圖係根據本揭露之一實施例，一種半導體結構製造方法之剖面示意圖。
請參閱第1圖，根據本揭露的一實施例，提供一種半導體結構10。第1圖為半導體結構10的剖面示意圖。
如第1圖所示，在本實施例中，半導體結構10包括基板12、第一溝槽14、第一突出結構16、第二溝槽18、第二突出結構20、第一氧化矽層22、第二氧化矽層24、第一介電層26、以及第二介電層28。基板12包括第一區域30與第二區域32。第一溝槽14形成於基板12中，位於第一區域30，由第一突出結構16所包圍。第二溝槽18形成於基板12中，位於第二區域32，由第二突出結構20所包圍。值得注意的是，第二溝槽18的深度H2大於第一溝槽14的深度H1。第一氧化矽層22形成於第一突出結構16的頂部34。第二氧化矽層24形成於第二突出結構20的頂部36。第一介電層26形成於第一氧化矽層22上。第二介電層28形成於第二氧化矽層24上。值得注意的是，第一介電層26的厚度T1大於第二介電層28的厚度T2。
在部分實施例中，基板12可為矽基板。
在部分實施例中，第一區域30可為低壓(low voltage)元件設置的區域，第二區域32可為高壓(high voltage)元件設置的區域。
在部分實施例中，第一溝槽14可為低壓元件間的電性隔離(electrical isolation)，第二溝槽18可為高壓元件間的電性隔離。
在部分實施例中，第一溝槽14的深度H1與第二溝槽18的深度H2的差異大體介於500埃至5,000埃。
在部分實施例中，第一介電層26與第二介電層28可包括氮化矽或氧化矽。
在本實施例中，第一介電層26與第二介電層28為氧化矽。
在部分實施例中，第一介電層26的厚度T1與第二介電層28的厚度T2的差異大體介於300埃至1,000埃。
請參閱第2A-2E圖，根據本揭露的一實施例，提供一種半導體結構10的製造方法。第2A-2E圖為半導體結構10製造方法的剖面示意圖。
如第2A圖所示，提供基板12。基板12包括第一區域30與第二區域32。
在部分實施例中，基板12可為矽基板。
在部分實施例中，第一區域30可為低壓元件設置的區域，第二區域32可為高壓元件設置的區域。
之後，形成氧化矽層25於基板12上。
之後，形成介電層29於氧化矽層25上。
在部分實施例中，介電層29可包括氮化矽或氧化矽。
在本實施例中，介電層29為氧化矽。
之後，圖案化介電層29，以形成位於基板12的第一區域30的第一介電層26以及位於基板12的第二區域32的第二介電層28。值得注意的是，第一介電層26的厚度T1大於第二介電層28的厚度T2，如第2B圖所示。
在部分實施例中，第一介電層26的厚度T1與第二介電層28的厚度T2的差異大體介於300埃至1,000埃。
之後，形成圖案化光阻層38於第一介電層26與第二介電層28上，如第2C圖所示。
之後，以圖案化光阻層38為罩幕，實施蝕刻製程，對第一介電層26與第二介電層28進行蝕刻，穿過氧化矽層25至基板12，以於基板12的第一區域30中，形成第一溝槽14，由第一突出結構16所包圍，於基板12的第二區域32中，形成第二溝槽18，由第二突出結構20所包圍。值得注意的是，第二溝槽18的深度H2大於第一溝槽14的深度H1。並將位於第一突出結構16的頂部34的氧化矽層定義為第一氧化矽層22，將位於第二突出結構20的頂部36的氧化矽層定義為第二氧化矽層24，如第2D圖所示。
在部分實施例中，上述蝕刻製程的蝕刻氣體可包括六氟化硫、甲烷與氮氣的組合或六氟化硫、甲烷、氮氣與氧氣的組合。
在部分實施例中，第一介電層26與第二介電層28
對基板12的蝕刻選擇比大體介於1：4至1：10。
在部分實施例中，第一溝槽14可為低壓元件間的電性隔離，第二溝槽18可為高壓元件間的電性隔離。
在部分實施例中，第一溝槽14的深度H1與第二溝槽18的深度H2的差異大體介於500埃至5,000埃。
之後，移除圖案化光阻層38，如第2E圖所示。至此，即完成本實施例半導體結構10的製作。
請參閱第3圖，根據本揭露的一實施例，提供一種半導體結構10。第3圖為半導體結構10的剖面示意圖。
如第3圖所示，在本實施例中，半導體結構10包括基板12、第一溝槽14、第一突出結構16、第二溝槽18、第二突出結構20、第一氧化矽層22、第二氧化矽層24、第一介電層26、以及第二介電層28。基板12包括第一區域30與第二區域32。第一溝槽14形成於基板12中，位於第一區域30，由第一突出結構16所包圍。第二溝槽18形成於基板12中，位於第二區域32，由第二突出結構20所包圍。值得注意的是，第二溝槽18的深度H2大於第一溝槽14的深度H1。第一氧化矽層22形成於第一突出結構16的頂部34。第二氧化矽層24形成於第二突出結構20的頂部36。第一介電層26形成於第一氧化矽層22上。第二介電層28形成於第二氧化矽層24上。值得注意的是，第一介電層26的厚度T1大於第二介電層28的厚度T2。
在部分實施例中，基板12可為矽基板。
在部分實施例中，第一區域30可為低壓(low voltage)元件設置的區域，第二區域32可為高壓(high voltage)
元件設置的區域。
在部分實施例中，第一溝槽14可為低壓元件間的電性隔離(electrical isolation)，第二溝槽18可為高壓元件間的電性隔離。
在部分實施例中，第一溝槽14的深度H1與第二溝槽18的深度H2的差異大體介於500埃至5,000埃。
在部分實施例中，第一介電層26與第二介電層28可包括氮化矽或氧化矽。
在本實施例中，第一介電層26與第二介電層28為氮化矽。
在本實施例中，第一氧化矽層22更包括延伸覆蓋第一突出結構16的一部分的側壁40，第二氧化矽層24更包括延伸覆蓋第二突出結構20的一部分的側壁42。值得注意的是，第二突出結構20的頂部36與側壁42的連接部分46的曲率半徑R2大於第一突出結構16的頂部34與側壁40的連接部分44的曲率半徑R1。
在部分實施例中，第一介電層26的厚度T1與第二介電層28的厚度T2的差異大體介於300埃至1,000埃。
請參閱第4A-4E圖，根據本揭露的一實施例，提供一種半導體結構10的製造方法。第4A-4E圖為半導體結構10製造方法的剖面示意圖。
如第4A圖所示，提供基板12。基板12包括第一區域30與第二區域32。
在部分實施例中，基板12可為矽基板。
在部分實施例中，第一區域30可為低壓元件設置的區域，第二區域32可為高壓元件設置的區域。
之後，形成氧化矽層25於基板12上。
之後，形成介電層29於氧化矽層25上。
在部分實施例中，介電層29可包括氮化矽或氧化矽。
在本實施例中，介電層29為氮化矽。
之後，圖案化介電層29，以形成位於基板12的第一區域30的第一介電層26以及位於基板12的第二區域32的第二介電層28。值得注意的是，第一介電層26的厚度T1大於第二介電層28的厚度T2，如第4B圖所示。
在部分實施例中，第一介電層26的厚度T1與第二介電層28的厚度T2的差異大體介於300埃至1,000埃。
之後，形成圖案化光阻層38於第一介電層26與第二介電層28上，如第4C圖所示。
之後，以圖案化光阻層38為罩幕，實施蝕刻製程，對第一介電層26與第二介電層28進行蝕刻，穿過氧化矽層25至基板12，以於基板12的第一區域30中，形成第一溝槽14，由第一突出結構16所包圍，於基板12的第二區域32中，形成第二溝槽18，由第二突出結構20所包圍。值得注意的是，第二溝槽18的深度H2大於第一溝槽14的深度H1。並將位於第一突出結構16的頂部34的氧化矽層定義為第一氧化矽層22，將位於第二突出結構20的頂部36的氧化矽層定義為第二氧化矽層24，如第4D圖所示。
在部分實施例中，上述蝕刻製程的蝕刻氣體可包括六氟化硫、甲烷與氮氣的組合或六氟化硫、甲烷、氮氣與氧氣的組合。
在部分實施例中，第一介電層26與第二介電層28對基板12的蝕刻選擇比大體介於1：4至1：10。
在部分實施例中，第一溝槽14可為低壓元件間的電性隔離，第二溝槽18可為高壓元件間的電性隔離。
在部分實施例中，第一溝槽14的深度H1與第二溝槽18的深度H2的差異大體介於500埃至5,000埃。
之後，移除圖案化光阻層38。
在本實施例中，更包括實施氧化製程，以使第一氧化矽層22延伸覆蓋第一突出結構16的一部分的側壁40，使第二氧化矽層24延伸覆蓋第二突出結構20的一部分的側壁42。值得注意的是，第二突出結構20的頂部36與側壁42的連接部分46的曲率半徑R2大於第一突出結構16的頂部34與側壁40的連接部分44的曲率半徑R1，如第4E圖所示。至此，即完成本實施例半導體結構10的製作。
本揭露在低壓區與高壓區製作出厚度不同的氮化矽層(即，於低壓區製作厚度較厚的氮化矽層、於高壓區製作厚度較薄的氮化矽層)，後續再配合具備特定蝕刻條件(例如氮化矽層對矽基板的蝕刻選擇比)的單一蝕刻步驟，即能同時在低壓區獲得深度較淺的溝槽，又能在高壓區獲得深度較深的溝槽。
此外，在後續進行氧化製程時(可於化學機械研磨
(CMP)製程之前或之後進行)，由於低壓區的氮化矽層較厚，高壓區的氮化矽層較薄，使得低壓區溝槽的圓化效應(rounding effect)較不明顯，高壓區溝槽則呈現較明顯的圓化效應，而此不同程度的圓化效應，恰好分別對於低壓元件與高壓元件有著不同面向的貢獻。對於低壓元件來說，較低的圓化效應，可維持元件通道的有效寬度，得到高的飽和區汲極電流(saturation-region drain current，Idsat)，而對於高壓元件來說，較高的圓化效應，則可提升相關結構於整片晶圓中的均勻性，增加元件匹配性。
因此，本揭露在低壓區與高壓區製作出不同深度的溝槽的同時，又能提升低壓元件與高壓元件分別在結構及電性上的優勢。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (18)
- 一種半導體結構，包括：一基板，包括一第一區域與一第二區域；一第一溝槽，形成於該基板中，位於該第一區域，由一第一突出結構所包圍；以及一第二溝槽，形成於該基板中，位於該第二區域，由一第二突出結構所包圍，其中該第二溝槽之深度大於該第一溝槽之深度，其中該第二突出結構之頂部與側壁之連接部分之曲率半徑大於該第一突出結構之頂部與側壁之連接部分之曲率半徑。
- 如申請專利範圍第1項所述之半導體結構，其中該基板為一矽基板。
- 如申請專利範圍第1項所述之半導體結構，其中該第一區域為低壓元件設置之區域，該第二區域為高壓元件設置之區域。
- 如申請專利範圍第1項所述之半導體結構，其中該第一溝槽為低壓元件間之電性隔離，該第二溝槽為高壓元件間之電性隔離。
- 如申請專利範圍第1項所述之半導體結構，其中該第一溝槽之深度與該第二溝槽之深度之差異大體介於500埃至5,000埃。
- 如申請專利範圍第1項所述之半導體結構，更包括一第一氧化矽層，形成於該第一突出結構之該頂部，以及一第二氧化矽層，形成於該第二突出結構之該頂部。
- 如申請專利範圍第6項所述之半導體結構，更包括一第一介電層，形成於該第一氧化矽層上，以及一第二介電層，形成於該第二氧化矽層上，其中該第一介電層之厚度大於該第二介電層之厚度。
- 如申請專利範圍第7項所述之半導體結構，其中該第一介電層與該第二介電層包括氮化矽或氧化矽。
- 如申請專利範圍第8項所述之半導體結構，其中當該第一介電層與該第二介電層為氮化矽時，該第一氧化矽層更包括延伸覆蓋該第一突出結構之部分側壁，該第二氧化矽層更包括延伸覆蓋該第二突出結構之部分側壁。
- 如申請專利範圍第7項所述之半導體結構，其中該第一介電層之厚度與該第二介電層之厚度之差異大體介於300埃至1,000埃。
- 一種半導體結構之製造方法，包括：提供一基板，該基板包括一第一區域與一第二區域；形成一氧化矽層於該基板上；形成一介電層於該氧化矽層上，其中位於該基板之該第一區域之該介電層之厚度大於位於該基板之該第二區域之該介電層之厚度；以及實施一蝕刻製程，對該介電層進行蝕刻，穿過該氧化矽層至該基板，以於該基板之該第一區域中，形成一第一溝槽，由一第一突出結構所包圍，於該基板之該第二區域中，形成一第二溝槽，由一第二突出結構所包圍，其中該第二溝槽之深度大於該第一溝槽之深度，其中位於該第一突出結構之頂部之該氧化矽層定義為一第一氧化矽層，位於該第二突出結構之頂部之該氧化矽層定義為一第二氧化矽層。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中位於該基板之該第一區域之該介電層之厚度與位於該基板之該第二區域之該介電層之厚度之差異大體介於300埃至1,000埃。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中該蝕刻製程之蝕刻氣體包括六氟化硫、甲烷與氮氣之組合或六氟化硫、甲烷、氮氣與氧氣之組合。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中該介電層與該基板之蝕刻選擇比大體介於1：4至1：10。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一溝槽之深度與該第二溝槽之深度之差異大體介於500埃至5,000埃。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中該介電層包括氮化矽或氧化矽。
- 如申請專利範圍第16項所述之半導體結構之製造方法，其中當該介電層為氮化矽時，更包括實施一氧化製程，以使該第一氧化矽層延伸覆蓋該第一突出結構之部分側壁，使該第二氧化矽層延伸覆蓋該第二突出結構之部分側壁。
- 如申請專利範圍第17項所述之半導體結構之製造方法，其中該第二突出結構之該頂部與該側壁之連接部分之曲率半徑大於該第一突出結構之該頂部與該側壁之連接部分之曲率半徑。
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