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TWI658564B - 暫態電壓抑制積體電路 - Google Patents

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TWI658564B
TWI658564B TW105111171A TW105111171A TWI658564B TW I658564 B TWI658564 B TW I658564B TW 105111171 A TW105111171 A TW 105111171A TW 105111171 A TW105111171 A TW 105111171A TW I658564 B TWI658564 B TW I658564B
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voltage suppression
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terminal
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Inventor
Chih-Hao Chen
陳志豪
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Upi Semiconductor Corp.
力智電子股份有限公司
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Abstract

暫態電壓抑制積體電路包括輸入輸出接腳、接地接腳、基板、第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒。基板提供共同匯流排。第一暫態電壓抑制晶粒配置在基板上，且包括第一輸入輸出端與第一參考接地端。第二暫態電壓抑制晶粒配置在基板上，且包括第二輸入輸出端與第二參考接地端。第二參考接地端透過共同匯流排電性耦接至第一參考接地端，第一輸入輸出端耦接輸入輸出接腳，第二輸入輸出端耦接接地接腳。

Description

暫態電壓抑制積體電路
本發明是有關於一種暫態電壓抑制積體電路，且特別是有關於一種可分散靜電放電能量的暫態電壓抑制積體電路。
在現有的積體電路技術中，利用暫態電壓抑制器（transient voltage suppressor, TVS）來提供靜電放電電流的路徑，並藉以保護積體電路不因靜電放電現象而損毀是常見的作法。在習知技術領域中，暫態電壓抑制器會提供串接在電源端以及接地端間的二極體串與基納二極體來配合，並藉此產生電流路徑以執行靜電放電保護的動作。然而，當暫態電壓抑制器上的輸入輸出端上存在靜電放電電壓時，所有的靜電放電能量全由單一暫態電壓抑制器來承受。如此一來，暫態電壓抑制器能提供的靜電放電保護能力將會受到限制。
本發明提供一種暫態電壓抑制積體電路，可有效增加靜電放電保護的能力。
本發明的暫態電壓抑制積體電路包括輸入輸出接腳、接地接腳、基板、第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒。基板提供共同匯流排。第一暫態電壓抑制晶粒配置在基板上，且包括第一輸入輸出端與第一參考接地端。第二暫態電壓抑制晶粒配置在基板上，且包括第二輸入輸出端與第二參考接地端。第二參考接地端透過共同匯流排電性耦接至第一參考接地端，第一輸入輸出端耦接輸入輸出接腳，第二輸入輸出端耦接接地接腳。
在本發明的一實施例中，上述的第一暫態電壓抑制晶粒包括二極體串以及基納二極體，耦接於電源端以及第一參考接地端間。二極體串包括第一輸入輸出端。基納二極體的陽極耦接至第一參考接地端，陰極耦接至電源端。
在本發明的一實施例中，上述的二極體串包括第一通道二極體以及第二通道二極體。第一通道二極體的陰極耦接至電源端，其陽極耦接至第一輸入輸出端。第二通道二極體的陰極耦接至第一通道二極體的陽極，其陽極耦接至第一參考接地端。
在本發明的一實施例中，上述的第二暫態電壓抑制晶粒包括二極體串以及基納二極體。二極體串耦接於電源端以及第二參考接地端間，二極體串包括第二輸入輸出端。基納二極體的陽極耦接至第二參考接地端，其陰極耦接至電源端。
在本發明的一實施例中，上述的二極體串包括第一通道二極體以及第二通道二極體。第一通道二極體的陰極耦接至電源端，其陽極耦接至第二輸入輸出端。第二通道二極體的陰極耦接至第一通道二極體的陽極，其陰極耦接至第二參考接地端。
在本發明的一實施例中，上述的第二暫態電壓抑制晶粒與第一暫態電壓抑制晶粒為相同構造。
在本發明的一實施例中，上述的暫態電壓抑制晶粒的基底與基板電性隔離。
在本發明的一實施例中，上述的第二暫態電壓抑制晶粒更具有一電源端，其中電源端與共同匯流排電性耦接。
在本發明的一實施例中，當上述的第一暫態電壓抑制晶粒的數量為多個時，第二暫態電壓抑制晶粒配置於暫態電壓抑制晶粒的幾何中心。
一種暫態電壓抑制積體電路，包括至少一輸入輸出接腳、接地接腳、基板、至少一第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒。基板提供共同匯流排。第一暫態電壓抑制晶粒配置在基板上，包括第一輸入輸出端與第一參考接地端。第二暫態電壓抑制晶粒配置在基板上，包括第二輸入輸出端與第二參考接地端。第二參考接地端透過共同匯流排電性耦接至第一參考接地端，第一輸入輸出端耦接輸入輸出接腳其中之一，第二輸入輸出端耦接接地接腳。當靜電放電電壓存在於輸入輸出接腳的其中一個時，電流路徑經由與輸入輸出接腳耦接的第一輸入輸出端、第一參考接地端、共同匯流排、第二參考接地端、第二輸入輸出端至接地接腳。
基於上述，本發明提供暫態電壓抑制積體電路，以在靜電放電現象發生時，透過第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒提供的電流路徑來執行靜電放電的電流宣洩動作。如此一來，靜電放電的能量可由多個晶粒來共同分擔，可有效提升暫態電壓抑制積體電路的靜電放電保護的能力。
本發明的基板可為半導體基板、陶瓷基板、印刷電路板、導線架或其他任何習知基板，並於其上佈置共同匯流排。此外，本發明實施例利用基板做為共同匯流排(例如：導線架)，可使暫態電壓抑制積體電路具有較佳散熱效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明的暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。暫態電壓抑制積體電路100包括基板SUB、輸入輸出接腳OIO1~OIO4、接地接腳GPAD以及暫態電壓抑制晶粒11、12。基板SUB提供共同匯流排GBUS，暫態電壓抑制晶粒11、12配置在基板SUB上，且第一暫態電壓抑制晶粒11包括由通道二極體DU1以及DD1串接形成的二極體串，第二暫態電壓抑制晶粒12則包括由通道二極體DU2以及DD2串接形成的二極體串。在本實施例中，通道二極體DU1的陰極耦接至電源端PWR1，通道二極體DU1的陽極耦接至通道二極體DD1的陰極並形成輸入輸出端IO1。通道二極體DD1的陽極則耦接至參考接地端RGND1。此外，通道二極體DU2的陰極耦接至電源端PWR2，通道二極體DU1的陽極耦接至通道二極體DD2的陰極並形成輸入輸出端IO2。通道二極體DD2的陽極則耦接至參考接地端RGND2。
暫態電壓抑制晶粒11、12並分別包括基納二極體ZD1及ZD2。基納二極體ZD1的陰極耦接至電源端PWR1，其陽極耦接至參考接地端RGND1，基納二極體ZD2的陰極耦接至電源端PWR2，其陽極耦接至參考接地端RGND2。
此外，輸入輸出端IO1可透過封裝導線電性耦接至輸入輸出接腳OIO1~OIO4的其中之一。
上述第一暫態電壓抑制晶粒11的參考接地端RGND1透過封裝導線BWIR1電性耦接至共同匯流排GBUS，其中共同匯流排GBUS可以為具導電性的基板SUB(例如：導線架)或配置在基板SUB上的導線（或導電層）。當共同匯流排GBUS為具導電性的基板SUB時，參考接地端RGND1透過封裝導線BWIR1直接電性耦接至基板SUB。第二暫態電壓抑制晶粒12的參考接地端RGND2也透過封裝導線BWIR2電性耦接至共同匯流排GBUS1，並與參考接地端RGND1電性耦接。第二暫態電壓抑制晶粒12的輸入輸出端IO2則透過封裝導線BWIR3電性耦接至暫態電壓抑制積體電路100的接地接腳GPAD，並可透過接地接腳GPAD耦接至接地電壓。
當靜電放電現象發生時，例如在輸入輸出端IO1發生正向（大於0伏特）的靜電放電電壓時，通道二極體DU1、基納二極體ZD1以及通道二極體DD2對應靜電放電電壓被導通，電流路徑CDP1對應被形成並使靜電放電電流可以由輸入輸出端IO1依序通過通道二極體DU1、基納二極體ZD1、共同匯流排GBUS、通道二極體DD2以及輸入輸出端IO2順利地被宣洩至接地接腳GPAD。
在另一方面，當靜電放電現象發生時，且在輸入輸出端IO1發生負向（小於0伏特）的靜電放電電壓時，通道二極體DU2、基納二極體ZD2以及通道二極體DD1對應靜電放電電壓被導通，電流路徑CDP2對應被形成並使靜電放電電流可以由輸入輸出端IO2依序經由通道二極體DU2、基納二極體ZD2、共同匯流排GBUS以及通道二極體DD1順利地被宣洩至輸入輸出端IO1。
由上述說明可知，當靜電放電現象發生時，本發明實施例的暫態電壓抑制積體電路100利用暫態電壓抑制晶粒11、12共同承擔靜電放電能量。也就是說，本發明實施例透過共同匯流排來使得多個暫態電壓抑制晶粒承擔靜電放電能量，並可有效提昇所能提供的靜電放電保護的能力。
上述實施例中，暫態電壓抑制晶粒11、12可以是具有完全相同電路結構的晶粒，如此一來，本發明實施例可透過一種基本的暫態電壓抑制元件，藉由封裝手段來產生不同的通道，如此，可以不需製作額外的新光罩、也不需生產新的晶圓的條件下，就可有效達到以多晶粒承受靜電放電能量的功效。
特別值得一提的，本發明實施例中可直接由具導電性的基板SUB（例如：導線架）來提供共同匯流排GBUS，可使暫態電壓抑制積體電路100在靜電放電電流宣洩的過程中，還可具有較佳散熱效果。
請參照圖2A，圖2A繪示本發明一實施例的多通道暫態電壓抑制積體電路的示意圖。與圖1實施例不同的是，圖2A實施例的暫態電壓抑制晶粒為多通道暫態電壓抑制晶粒，並且具有額外的第一暫態電壓抑制晶粒120，用以提供更多的輸入輸出端。
多通道暫態電壓抑制積體電路200包括基板101、暫態電壓抑制晶粒110、120、130。暫態電壓抑制晶粒110、120以及130分別配置於基板101不同位置上，且暫態電壓抑制晶粒110、120、130與基板101的接觸面間可具有介電層（未繪示），以使暫態電壓抑制晶粒110、120、130的基底與基板101電性隔離。
第一暫態電壓抑制晶粒110、120分別具有多個輸入輸出端IO1~IO4、IO5~IO8以及參考接地端RGND1、RGND3。在本實施例中，參考接地端RGND1以及RGND3可分別透過封裝導線BWIR1以及BWIR3電性耦接至基板101，而基板101可提供一匯流排使參考接地端RGND1以及RGND3相互耦接。
此外，多個輸入輸出端IO1~IO8可透過多個封裝導線分別電性耦接至多通道暫態電壓抑制積體電路200的多個輸入輸出接腳OIO1~OIO8。
第二暫態電壓抑制晶粒130具有一個（或一個以上）的輸入輸出端AIO1以及參考接地端RGND2。第二暫態電壓抑制晶粒130的參考接地端RGND2可透過基板101電性耦接至參考接地端RGND1。在本實施例中，第二暫態電壓抑制晶粒130的參考接地端RGND2可透過封裝導線BWIR2電性耦接至基板101所提供的匯流排，並透過這個匯流排與參考接地端RGND1與RGND3電性耦接。並且，第二暫態電壓抑制晶粒130的輸入輸出端AIO1可透過封裝導線BWIR4連接至接地接腳GPAD，並透過接地接腳GPAD接收接地電壓。
當靜電放電現象發生時，靜電放電電流可以自輸入輸出接腳OIO1~OIO8進入第一暫態電壓抑制晶粒110（或120）。經由基板101所提供的匯流排，靜電放電電流可進一步的透過第二暫態電壓抑制晶粒130宣洩至接地接腳GPAD（接地電壓），以達到靜電放電保護的效果。
為更仔細得知本發明實施例的動作細節，以下請參照圖2B以及圖2C繪示的暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。
在圖2B中，第一暫態電壓抑制晶粒110包括多個二極體串以及基納二極體ZD1，並具有電源端PWR1、參考接地端RGND1以及多個輸入輸出端IO1~IO4。二極體串相互並聯耦接，並耦接在電源端PWR1以及參考接地端RGND1間，基納二極體ZD1同樣耦接在電源端PWR1以及參考接地端RGND1間，並且，基納二極體ZD1的陽極耦接至參考接地端RGND1而基納二極體ZD1的陰極耦接至電源端PWR1。以由通道二極體DU11以及DD11所形成的二極體串為範例，通道二極體DU11的陰極耦接至電源端PWR1而其陽極形成輸入輸出端IO2並耦接至通道二極體DD11的陰極。另外，通道二極體DD11的陽極則耦接至參考接地端RGND1。
第一暫態電壓抑制晶粒120包括多個二極體串以及基納二極體ZD2，並具有電源端PWR3、參考接地端RGND3以及多個輸入輸出端IO5~IO8。第一暫態電壓抑制晶粒120與第一暫態電壓抑制晶粒110可具有相同的電路架構，在此處不多贅述。
在另一方面，第二暫態電壓抑制晶粒130包括多個並聯耦接於電源端PWR2以及參考接地端RGND2的二極體串以及基納二極體ZD3。此外，由通道二極體DUR1以及DDR1所形成的二極體串中，通道二極體DUR1的陰極耦接至電源端PWR2，其陽極形成輸入輸出端AIO1並耦接至通道二極體DDR1的陰極。另外，通道二極體DDR1的陽極則耦接至參考接地端RGND2。
第一暫態電壓抑制晶粒110、120以及第二暫態電壓抑制晶粒130分別具有參考接地端RGND1-RGND3，分別透過封裝導線BWIR2、BWIR2及BWIR3電性耦接至基板所提供的共同匯流排GBUS。另外，第二暫態電壓抑制晶粒130上的輸入輸出端AIO1則透過封裝導線BWIR4電性耦接至接地接腳GPAD。
圖2B為正向的靜電放電動作示意圖，當大於接地電壓（例如0伏特）的靜電放電電壓存在於一耦接輸入輸出端IO2上的輸入輸出接腳（未繪示）時，由於第一暫態電壓抑制晶粒110透過共同匯流排GBUS連接第二暫態電壓抑制晶粒130。形成電流路徑CDP3經由輸入輸出端IO2、參考接地端RGND1、共同匯流排GBUS、參考接地端RGND2至輸入輸出端AIO1，並延伸至接地接腳GPAD，以將靜電放電電流至接地電壓。
圖2C為負向的靜電放電動作示意圖，在當小於接地電壓（例如0伏特）的靜電放電電壓存在於例如與輸入輸出端IO7耦接的輸入輸出接腳（未繪示）時，形成電流路徑CDP4通過第二暫態電壓抑制晶粒130、共同匯流排GBUS及第一暫態電壓抑制晶粒120，以進行靜電放電電流的宣洩動作，達到以多晶粒承載靜電放電能量的功效。
在本實施例中，第一暫態電壓抑制晶粒110、120以及第二暫態電壓抑制晶粒130都可以利用相同電路架構的晶粒來實施。而關於第二暫態電壓抑制晶粒130的實施方式中，僅需選擇第二暫態電壓抑制晶粒130中的一個或多個輸入輸出端為輸入輸出端，並將被選中的輸入輸出端透過封裝導線電性耦接至基板所提供的共同匯流排GBUS上即可。
圖3A及圖3B繪示本發明另一實施例的多通道暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。與前述實施例不同的是，第二暫態電壓抑制晶粒330的電源端PWR2透過封裝導線BWIR5電性耦接至基板所提供的共同匯流排GBUS上。此結構除了具有前述實施例的功效外，更可降低負向靜電放電時，電流路徑的導通電壓，進而提升靜電放電保護的效果。
圖3A為正向的靜電放電動作示意圖，當大於接地電壓（例如0伏特）的靜電放電電壓存在於與輸入輸出端IO2耦接的輸入輸出接腳上（未繪示）時，其電流路徑CDP5與圖2B的實施例相同，在此不多贅述。
圖3B為負向的靜電放電動作示意圖，當小於接地電壓（例如0伏特）的靜電放電電壓存在於與輸入輸出端IO7耦接的輸入輸出接腳（未繪示）時，產生電流路徑CDP6通過兩個晶粒，達到以多晶粒承載靜電放電能量的功效。由於第二暫態電壓抑制晶粒330的電源端PWR2電性耦接至共同匯流排GBUS上，電流路徑CDP6僅通過通道二極體DUR1與DD21，並避過基納二極體ZD3，降低了電流路徑CDP6上電流路徑的導通電壓，進而提升靜電放電保護的效果。
以下請參照圖4及圖5，圖4及圖5分別繪示本發明不同實施例的暫態電壓抑制積體電路的晶粒配置方式的示意圖。本發明實施例中，第一暫態電壓抑制晶粒與第二暫態電壓抑制晶粒的配置方式，可依據圖2實施例的方式，將第二暫態電壓抑制晶粒130配置在第一暫態電壓抑制晶粒110及120的中間。透過這樣的配置方式，可以使發生在輸入輸出端上的靜電放電電壓所產生的電流路徑長度均勻化，而不會因為一個或部分的輸入輸出端所產生的電流路徑的長度過長而降低靜電放電保護的等級。除圖2的配置方式外，本發明實施例的暫態電壓抑制積體電路上的晶粒還有多種不同的配置方式。
請先參照圖4，圖4中的暫態電壓抑制積體電路400具有第一暫態電壓抑制晶粒401-404以及第二暫態電壓抑制晶粒410。第一暫態電壓抑制晶粒401-404分別具有參考接地端RGND1、RGND3、RGND4以及RGND5，第二暫態電壓抑制晶粒410則具有參考接地端RGND2。參考接地端RGND1、RGND3分別透過不同的封裝導線電性耦接至基板所提供的共同匯流排GBUS1，而參考接地端RGND4、RGND5分別透過不同的封裝導線電性耦接至基板所提供的共同匯流排GBUS2，而參考接地端RGND2則可透過多個封裝導線電性耦接至共同匯流排GBUS1及GBUS2。共同匯流排GBUS1及GBUS2是電性相連的。在圖4中，第二暫態電壓抑制晶粒410可配置在鄰近於第一暫態電壓抑制晶粒401-404的幾何中心的位置或直接配置在第一暫態電壓抑制晶粒401-404的幾何中心的位置上。並藉此均勻化發生在第一暫態電壓抑制晶粒401-404上的輸入輸出端上的靜電放電電壓產生的電流路徑長度。
接著請參照圖5，在圖5中，暫態電壓抑制積體電路500具有第一暫態電壓抑制晶粒501-503以及第二暫態電壓抑制晶粒510。第一暫態電壓抑制晶粒501-503以三角形的方式進行配置，而第二暫態電壓抑制晶粒510則鄰近於第一暫態電壓抑制晶粒501-503的幾何中心來進行配置，並使靜電放電電壓在第一暫態電壓抑制晶粒501-503上的多個輸入輸出端所產生的電流路徑的長度可以均勻化。
附帶一提的，本發明實施例中的第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒的數量並沒有固定的限制，設計者可以依據實際的需求來設置不同數量的第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒，並依據基板的形狀、基板所提供的外引腳的位置來針對第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒進行不同位置配置。
綜上所述，本發明在暫態電壓抑制積體電路中提供一個或多個的第二暫態電壓抑制晶粒，以分擔第一暫態電壓抑制晶粒所承載靜電放電現象產生的能量，有效提升暫態電壓抑制積體電路所能提供的靜電放電保護的等級。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400、500‧‧‧暫態電壓抑制積體電路
101、SUB‧‧‧基板
11、12、110、120、130、310、320、330、401~404、501~503、410、510‧‧‧暫態電壓抑制晶粒
RGND1~RGND3‧‧‧參考接地端
IO1~IO8‧‧‧輸入輸出端
OIO1~OIO8‧‧‧輸入輸出接腳
BWIR1~BWIR5‧‧‧封裝導線
AIO1‧‧‧輸入輸出端
GPAD‧‧‧接地接腳
ZD1~ZD3‧‧‧基納二極體
PWR1~PWR3‧‧‧電源端
DU1、DD1、DU2、DD2、DU11、DD11、DUR1、DDR1‧‧‧通道二極體
GBUS、GBUS1、GBUS2‧‧‧匯流排
CDP1~CDP6‧‧‧電流路徑
圖1繪示本發明的暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。 圖2A繪示本發明一實施例的多通道暫態電壓抑制積體電路的示意圖。 圖2B及圖2C繪示本發明一實施例的多通道暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。 圖3A及圖3B繪示本發明另一實施例的多通道暫態電壓抑制積體電路的等效電路及靜電放電動作示意圖。 圖4及圖5分別繪示本發明不同實施例的多通道暫態電壓抑制積體電路的晶粒配置方式的示意圖。

Claims (10)

  1. 一種暫態電壓抑制積體電路，包括：一輸入輸出接腳；一接地接腳；一基板，提供一共同匯流排；一第一暫態電壓抑制晶粒，配置在該基板上，且包括一第一輸入輸出端與一第一參考接地端；以及一第二暫態電壓抑制晶粒，配置在該基板上，且包括一第二輸入輸出端與一第二參考接地端；其中，該第二參考接地端透過該共同匯流排電性耦接至該第一參考接地端，該第一輸入輸出端耦接該輸入輸出接腳，該第二輸入輸出端耦接該接地接腳，其中，在該第一輸入輸出端發生一靜電放電電壓時透過該第二輸入輸出端進行放電，並且在該第二輸入輸出端發生該靜電放電電壓時透過該第一輸入輸出端進行放電。
  2. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中該第一暫態電壓抑制晶粒包括：一個二極體串，耦接於一電源端以及該第一參考接地端間，該二極體串包括該第一輸入輸出端；以及一基納二極體，其陽極耦接至該第一參考接地端，其陰極耦接至該電源端。
  3. 如申請專利範圍第2項所述的暫態電壓抑制積體電路，其中該二極體串包括：一第一通道二極體，其陰極耦接至該電源端，其陽極耦接至該第一輸入輸出端；以及一第二通道二極體，其陰極耦接至該第一通道二極體的陽極，其陽極耦接至該第一參考接地端。
  4. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中該第二暫態電壓抑制晶粒包括：一個二極體串，耦接於一電源端以及該第二參考接地端間，該二極體串包括該第二輸入輸出端；以及一基納二極體，其陽極耦接至該第二參考接地端，其陰極耦接至該電源端。
  5. 如申請專利範圍第4項所述的暫態電壓抑制積體電路，其中該二極體串包括：一第一通道二極體，其陰極耦接至該電源端，其陽極耦接至該第二輸入輸出端；以及一第二通道二極體，其陰極耦接至該第一通道二極體的陽極，其陰極耦接至該第二參考接地端。
  6. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中該第二暫態電壓抑制晶粒與該第一暫態電壓抑制晶粒為相同構造。
  7. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中該些暫態電壓抑制晶粒的基底與該基板電性隔離。
  8. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中該第二暫態電壓抑制晶粒更具有一電源端，其中該電源端與該共同匯流排電性耦接。
  9. 如申請專利範圍第1項所述的暫態電壓抑制積體電路，其中當該第一暫態電壓抑制晶粒的數量為多個時，該第二暫態電壓抑制晶粒配置於該些暫態電壓抑制晶粒的幾何中心。
  10. 一種暫態電壓抑制積體電路，包括：至少一輸入輸出接腳；一接地接腳；一基板，以提供一共同匯流排；至少一第一暫態電壓抑制晶粒，配置在該基板上，包括一第一輸入輸出端與一第一參考接地端；以及一第二暫態電壓抑制晶粒，配置在該基板上，包括一第二輸入輸出端與一第二參考接地端；其中，該第二參考接地端透過該共同匯流排電性耦接至該第一參考接地端，該第一輸入輸出端耦接該些輸入輸出接腳其中之一，該第二輸入輸出端耦接該接地接腳，其中，當一靜電放電電壓存在於其中一個該輸入輸出接腳時，一電流路徑經由與該輸入輸出接腳耦接的該第一輸入輸出端、該第一參考接地端、該共同匯流排、該第二參考接地端、該第二輸入輸出端至該接地接腳。
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