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TWI475661B - 靜電放電防護裝置及其電子裝置 - Google Patents

靜電放電防護裝置及其電子裝置 Download PDF

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TWI475661B
TWI475661B TW102105366A TW102105366A TWI475661B TW I475661 B TWI475661 B TW I475661B TW 102105366 A TW102105366 A TW 102105366A TW 102105366 A TW102105366 A TW 102105366A TW I475661 B TWI475661 B TW I475661B
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highly doped
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type highly
electrostatic discharge
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TW102105366A
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TW201432875A (zh
Inventor
Che Hong Chen
Original Assignee
Issc Technologies Corp
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Publication date
Application filed by Issc Technologies Corp filed Critical Issc Technologies Corp
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Priority to CN201310084509.4A priority patent/CN103985706B/zh
Priority to US13/939,382 priority patent/US9245988B2/en
Publication of TW201432875A publication Critical patent/TW201432875A/zh
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

靜電放電防護裝置及其電子裝置
本發明是有關一種靜電放電(electrostatic discharge，ESD)防護裝置，且特別是有關於一種具有內嵌式(embedded)矽控整流器(silicon controlled rectifier，SCR)的靜電放電防護裝置及其電子裝置。
為了防止電子元件(如積體電路)在製作、生產、使用過程中遭受靜電放電的轟擊而造成電子元件損毀，因此，在電子裝置中連接到接合導線(bonding wire)的路徑上，一般會設置用於靜電放電的保護電路，以保護電子裝置的內部電路。
請參閱圖1，圖1為具有傳統靜電放電防護裝置之電子裝置之電路圖。如圖1所示，電子裝置具有輸入/輸出端2’、供電電壓端VDD與接地端GND，且包括靜電放電防護裝置與晶片6’，其中靜電放電防護裝置由二極體3’、4’與外掛的箝制電路5’(例如由多個電晶體與一個電阻所組成)所構成。
二極體3’的陽極與二極體4’的陰極耦接於輸入/輸出端2’，二極體3’的陰極耦接於供電電壓端VDD，而與二極體4’的陽極耦接於接地端GND。箝制電路5’耦接於供電電壓端VDD與接地端GND之間。晶片6’耦接於供電電壓端VDD、輸入/輸出端2’與接地端GND，且可以等效為多個電晶體的組合，例如其中一個電晶體7’耦接於輸入/輸出端2’與接地端 GND。接地端GND耦接於接地電壓，供電電壓端VDD耦接於供應電壓，其中供應電壓VDD大於接地電壓。
當輸入/輸出端2’受到靜電放電(正電壓)轟擊時，會有靜電放電導通路徑path1產生，其說明如下。於靜電放電導通路徑path1中，靜電放電電流先行走順向的二極體2’至供電電壓端VDD，接著，經過被觸發的箝制電路5’，而通往接地端GND。此時，輸入/輸出端2’之電壓為為Vth +Ipath1 (RVDD +RCLAMP )，其中Vth 為二極體3’的順向導通電壓，Ipath1 為靜電放電導通路徑path1的靜電放電電流，RVDD 與RCLAMP 則分別為連接供電電壓端VDD之導線的電阻與箝制電路5’導通時的電阻。因此，若連接供電電壓端VDD之導線的長度過長(亦即RVDD 過大)，或者靜電放電電流Ipath1 過大，則輸入/輸出端2’上的電壓可能會過大，而直接毀損晶片6’，例如導致電晶體7’崩潰而毀損。
本發明實施例提供一種靜電放電防護裝置。所述靜電放電防護裝置包括基板、P型井(P-well)、N型井(N-well)與隔離部。P型井(P-well)形成於基板中，且包括沿特定方向依序設置於其上的第一N型高摻雜區、第一P型高摻雜區、第二N型高摻雜區、第二P型高摻雜區與第三N型高摻雜區，其中第一、第三N型高摻雜區與第一、第二P型高摻雜區耦接於接地端。N型井形成於基板，相鄰於P型井，且包括沿特定方向依序設置於其上的第三P型高摻雜區、第四N型高摻雜區、第四P型高摻雜區、第五N型高摻雜區與第五P型高摻雜區，其中第三、第五P型高摻雜區與第四、第五N型高摻雜區耦接於供電電壓端，且第二N型高摻雜區與第四P型高摻雜區耦接於輸入/輸出端。隔離部位於第三N型高摻雜區與第三P型高摻雜區之間。
本發明實施例還提供一種電子裝置。所述電子裝置包括 晶片與上述的靜電放電防護裝置，其中靜電放電防護裝置耦接於晶片。
本發明實施例之靜電放電防護裝置利用特殊的佈局(layout)結構，使得靜電放電防護裝置具有內嵌式箝制電路，而形成矽控整流器通道。所述內嵌式箝制電路能有效地控制靜電放電防護裝置所耦接的輸入/輸出端的電壓，而避免因為輸入/輸出端的電壓過高而導致內部晶片損毀的問題。總而言之，本發明實施例之靜電放電防護裝置不似傳統靜電放電防護裝置需要額外外掛的箝制電路，便能夠達到靜電放電防護的效果，且還能降低輸入/輸出端於靜電放電時的電壓，以保護電子裝置之晶片不會因為輸入/輸出端的電壓過高而毀損。
1‧‧‧矽控整流器
2、2’‧‧‧輸入/輸出端
3、3’、3”、4、4’、4”‧‧‧二極體
5、5’‧‧‧箝制電路
6、6’‧‧‧晶片
7、7’‧‧‧電晶體
11、21‧‧‧P型井
12、22‧‧‧N型井
101~106‧‧‧隔離部
111~113‧‧‧矽控整流器通道
1101、1103、1105、1121、1207、1209、1222、2111、2113、2115、2217、2219、2121‧‧‧N型高摻雜區
1102、1104、1206、1208、1210、2112、2114、2216、2218、2220‧‧‧P型高摻雜區
GND1、GND2‧‧‧接地端
VDD1、VDD2‧‧‧供電電壓端
圖1為具有傳統靜電放電防護裝置之電子裝置之電路圖。
圖2為本發明實施例之靜電放電防護裝置之佈局圖。
圖3為本發明實施例之靜電放電防護裝置沿剖線AA之剖面圖。
圖4為本發明實施例之靜電放電防護裝置之電路圖。
圖5為本發明實施例之靜電放電防護裝置之佈局圖。
圖6為本發明實施例之靜電放電防護裝置沿剖線BB之剖面圖。
圖7為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖8為本發明另一實施例之靜電放電防護裝置沿剖線CC之剖面圖。
圖9為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖10為本發明另一實施例之靜電放電防護裝置沿剖線DD之剖面圖。
圖11為本發明另一實施例之靜電放電防護裝置之電路圖。
圖12為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖13為本發明另一實施例之靜電放電防護裝置沿剖線EE之剖面圖。
圖14為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖15為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖16為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖17為本發明另一實施例之靜電放電防護裝置之佈局圖。
圖18為本發明實施例之電子裝置之電路圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。
應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語乃用以區分一元件與另一元件。因此，下文論述之第一元件可稱為第二元件而不偏離本新型概念之教示。如本文中所使用，術語「及/或」包括相關聯之列出項目中之任一者及一或多者之所有組合。
〔靜電放電防護裝置的實施例〕
本發明實施例之靜電放電防護裝置利用特殊的佈局結構使其耦接的每一個輸入/輸出端附近產生一個內嵌式箝制電路(或稱寄 生的箝制電路)。此內嵌式箝制電路為矽控整流器通道，故能有效地控制輸入/輸出端的電壓，而避免因為輸入/輸出端的電壓過高而導致內部晶片損毀的問題。
為了更加了解本發明實施例之靜電放電防護裝置，請同時參閱圖2、圖3及圖4，圖2為本發明實施例之靜電放電防護裝置之佈局圖，圖3為本發明實施例之靜電放電防護裝置沿剖線AA之剖面圖，而圖4為本發明實施例之靜電放電防護裝置之電路圖。
如圖2和圖3所示，本實施例的靜電放電防護裝置包括了基板(圖未示)、P型井11、N型井12與隔離部101。P型井11與N型井12形成於所述基板，且彼此相鄰。P型井11包括沿垂直方向(如同沿著剖線AA由上而下的方向)依序設置於其上的N型高摻雜區1101、P型高摻雜區1102、N型高摻雜區1103、P型高摻雜區1104及N型高摻雜區1105。N型井12包括沿垂直方向依序設置於其上的P型高摻雜區1206、N型高摻雜區1207、P型高摻雜區1208、N型高摻雜區1209與P型高摻雜區1210。
請繼續參閱圖2及圖3，N型高摻雜區1101、P型高摻雜區1102、P型高摻雜區1104及N型高摻雜區1105耦接於接地端GND1，且接地端GND1耦接於第一參考低電壓(例如，第一接地電壓)。P型高摻雜區1206、N型高摻雜區1207、N型高摻雜區1209與P型高摻雜區1210耦接於供電電壓端VDD1，且供電電壓端VDD1耦接於第一參考高電壓(例如，第一供電電壓)。N型高摻雜區1103與P型高摻雜區1208耦接於輸入/輸出端IO1，且輸入/輸出端IO1耦接於第一輸入/輸出電壓。
矽控整流器通道111係形成於P型高摻雜區1104及N型高摻雜區1207之間。矽控整流器通道111為靜電放電防護裝置的內嵌式箝制電路，當輸入/輸出端IO1受到靜電放電(正電壓)轟擊時，矽控整流器通道111提供了一個低阻抗的通道，以藉此降低輸入/輸出端IO1於靜電放電時的電壓，避免電子裝置的內部晶片受損。
另外，需要說明的是，如圖2所示，於本實施例中，P型高摻雜區1102及1104可以形成環狀P型高摻雜區，且此環狀P型高 摻雜區包圍N型高摻雜區1103，但本發明卻不限制於此。另外，N型高摻雜區1207及1209亦可以形成環狀N型高摻雜區，且此環狀N型高摻雜區包圍P型高摻雜區1208，但本發明卻不限制於此。
如圖4所示，本實施例之靜電放電防護裝置的結構的電路會具有二極體3、4與矽控整流器通道111，其中二極體3的陽極與二極體4的陰極耦接於輸入/輸出端IO1，二極體3的陰極與二極體4的陽極分別耦接於供電電壓端VDD1與接地端GND1，且矽控整流器通道111的兩端分別耦接於供電電壓端VDD1與接地端GND1。由於本實施例的靜電放電防護裝置的矽控整流器通道111為內嵌式箝制電路，故相較於傳統靜電防護裝置而言，其不需要額外外掛的箝制電路，故其成本較為低廉。除此之外，本實施例的靜電放電防護裝置除了具有靜電放電防護功能之外，還可以降低輸入/輸出端IO1於靜電放電時的電壓，故能夠防止電子裝置的內部晶片受損。
〔靜電放電防護裝置的實施例〕
以下為本發明之另一實施例，請同時參閱圖5和圖6以更加清楚了解本實施例所揭露之內容，圖5為本發明另一實施例之靜電放電防護裝置之佈局圖，而圖6為本發明另一實施例之靜電放電防護裝置沿剖線BB之剖面圖。本實施例之基本運作原理和上述圖2及圖3實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖2及圖3實施例之差異進行說明。
相較於圖2與圖3之靜電放電防護裝置，圖5與圖6實施例的靜電放電防護裝置則具有隔離部101位於N型高摻雜區1105與P型高摻雜區1206之間，以使矽控整流器通道111形成於P型高摻雜區1104及N型高摻雜區1207之間，但本發明不以此為限。矽控整流器通道111為靜電放電防護裝置的內嵌式箝制電路，當輸入/輸出端IO1受到靜電放電(正電壓)轟擊時，矽控整流器通道111提供了一個低阻抗的通道，以藉此降低輸入/輸出端IO1於靜電放電時的電壓，避免電子裝置的內部晶片受損。
更進一步地說，於此實施例中，隔離部101形成於N型井11及P型井12，以形成內嵌的側向矽控整流器(Lateral silicon controlled rectifier，LSCR)，但本發明卻不限制於此。除此之外，隔離部101為條狀絕緣部，以完全地隔離N型高摻雜區1105與P型高摻雜區1206，但本發明卻不限制於此。
亦即，本發明之靜電放電防護裝置可選擇性地包括隔離部，以下各實施例僅以具有隔離部之靜電放電防護裝置作說明，但本發明不以此為限。
〔靜電放電防護裝置的另一實施例〕
以下為本發明之另一實施例，請同時參閱圖7和圖8以更加清楚了解本實施例所揭露之內容，圖7為本發明另一實施例之靜電放電防護裝置之佈局圖，而圖8為本發明另一實施例之靜電放電防護裝置沿剖線CC之剖面圖。本實施例之基本運作原理和上述圖5及圖6實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖5及圖6實施例之差異進行說明。
相較於圖5與圖6之靜電放電防護裝置具有內嵌的側向矽控整流器，圖7與圖8實施例的靜電放電防護裝置則具有內嵌的改良式側向矽控整流器(Modified Lateral SCR，MLSCR)，但本發明卻不限制於此。因此，圖7與圖8實施例的靜電放電防護裝置還包括隔離部103與N型高摻雜區1121(在其他實施例中，亦可以用P型高摻雜區取代)，其中隔離部103亦形成N型高摻雜區1105與P型高摻雜區1206之間。隔離部101與103分別形成於P型井11與N型井12。另外，N型高摻雜區1121形成於P型井11與N型井12，且位於隔離部101與103之間。
附帶一提的是，於此實施例中，隔離部101為條狀絕緣部，以完全地隔離N型高摻雜區1105與1112。除此之外，隔離部103為條狀絕緣部，以完全地隔離N型高摻雜區1121與P型高摻雜區1206。然而，本發明卻不限制隔離部101與103的結構與形狀。
總而言之，靜電放電防護裝置的內嵌式矽控整流器之類型並 非用以限制本發明。在其他實施例中，靜電放電防護裝置的內嵌式矽控整流器亦可以是內嵌觸發式矽控整流器，且對應地，在N型高摻雜區1105與P型高摻雜區1206之間可能會設置有其他的隔離部或者高摻雜區。
〔靜電放電防護裝置的另一實施例〕
為了更加了解本發明其他實施例之靜電放電防護裝置，請同時參閱圖9、圖10及圖11，圖9為本發明另一實施例之靜電放電防護裝置之佈局圖，圖10為本發明另一實施例之靜電放電防護裝置沿剖線DD之剖面圖，而圖11為本發明另一實施例之靜電放電防護裝置之電路圖。
如圖9和圖10所示，本實施例的靜電放電防護之矽控整流器包括基板(圖未示)、P型井11、21、N型井12、22與隔離部101、102、105。沿垂直方向，P型井11、N型井12、P型井21與N型井22依序形成於基板中，換言之，P型井11相鄰於N型井12，N型井12相鄰於P型井21，而P型井21相鄰於N型井22。此實施例中的N型高摻雜區1101、1103、1105、1207、1209、P型高摻雜區1102、1104、1206、1208、1210與隔離部101的設置方式皆已於圖5與圖6的實施例中說明，故不再贅述。
請繼續參閱圖9及圖10，P型井21包括沿垂直方向(如同沿著剖線CC由上而下的方向)依序設置於其上的N型高摻雜區2111、P型高摻雜區2112、N型高摻雜區2113、P型高摻雜區2114及N型高摻雜區2115。N型井22包括沿垂直方向依序設置於其上的P型高摻雜區2216、N型高摻雜區2217、P型高摻雜區2218、N型高摻雜區2219與P型高摻雜區2220。
請繼續參閱圖9及圖10，N型高摻雜區2111、P型高摻雜區2112、P型高摻雜區2114及N型高摻雜區2115耦接於接地端GND2，且接地端GND2耦接於第二參考低電壓(例如，第二接地電壓)。P型高摻雜區2216、N型高摻雜區2217、N型高摻雜區2219與P型高摻雜區2220耦接於供電電壓端VDD2，且供電電壓端VDD1耦接於第二參考高電壓(例如，第二供電電壓)。N型高摻雜 區2113與P型高摻雜區2218耦接於輸入/輸出端IO2，且輸入/輸出端IO2耦接於第二輸入/輸出電壓。
隔離部102位於N型高摻雜區2115與P型高摻雜區2216之間，以使矽控整流器通道112形成於P型高摻雜區2114及N型高摻雜區2217之間。矽控整流器通道112為靜電放電防護裝置的另一個內嵌式箝制電路，當輸入/輸出端IO2受到靜電放電(正電壓)轟擊時，矽控整流器通道112提供了一個低阻抗的通道，以藉此降低輸入/輸出端IO2於靜電放電時的電壓，避免電子裝置的內部晶片受損。
另外，隔離部105位於P型高摻雜區1210與N型高摻雜區2111之間，以再使另一個矽控整流器通道113形成於P型高摻雜區2112及N型高摻雜區1209之間。簡單地說，本實施例的靜電放電防護裝置係由圖5與圖6的兩個靜電放電防護裝置組成，且額外地設置了一個隔離部105。本領域具有通常知識者應當可以推知，當重複佈局三次圖5及圖6實施例之佈局架構時，共可提供五條矽控整流器(SCR)通道。值得一提的是，本發明在此並不限制佈局架構的重複次數，上述圖9及圖10實施例僅為方便閱讀者理解，其並非用以侷限本發明之專利範圍。
另外，需要說明的是，如圖9所示，於本實施例中，P型高摻雜區2112及2114可以形成環狀P型高摻雜區，且此環狀P型高摻雜區包圍N型高摻雜區2113，但本發明卻不限制於此。另外，N型高摻雜區2217及2219亦可以形成環狀N型高摻雜區，且此環狀N型高摻雜區包圍P型高摻雜區2218，但本發明卻不限制於此。
於此實施例中，隔離部102形成於N型井21及P型井22，且隔離部105形成於P型井12與N型井21之間，以形成另外兩個內嵌式側向矽控整流器，但本發明卻不限制於此。除此之外，隔離部102與105為條狀絕緣部，以完全地隔離N型高摻雜區2115與P型高摻雜區2216，以及完全地隔離P型高摻雜區1210與N型高摻雜區2111，但本發明卻不限制於此。
如圖11所示，本實施例之靜電放電防護裝置的結構的電路會具有二極體3、3”、4、4”與矽控整流器通道111~113，其中二極體3、4與矽控整流器通道111的耦接方式已於圖4的相關說明中描述，故不再贅述。二極體3’的陽極與二極體4’的陰極耦接於輸入/輸出端IO2，二極體3’的陰極與二極體4’的陽極分別耦接於供電電壓端VDD2與接地端GND2，且矽控整流器通道112的兩端分別耦接於供電電壓端VDD2與接地端GND2。另外，矽控整流器通道113的兩端分別耦接於供電電壓端VDD1與接地端GND2。
由於本實施例的靜電放電防護裝置的矽控整流器通道111、113為內嵌式箝制電路，故相較於傳統靜電防護裝置而言，其不需要額外外掛的箝制電路，故其成本較為低廉。除此之外，本實施例的靜電放電防護裝置除了具有靜電放電防護功能之外，還可以降低輸入/輸出端IO1、IO2於靜電放電時的電壓，故能夠防止電子裝置的內部晶片受損。除此之外，矽控整流器通道112亦為內嵌式箝制電路，且可以用來隔離不同的供電電壓。換言之，使用本實施例的靜電放電防護裝置的電子裝置不需要額外的隔離裝置，並可以隔離兩組以上不同的電源。
〔靜電放電防護裝置的另一實施例〕
以下為本發明之另一實施例，請同時參閱圖12和圖13以更加清楚了解本實施例所揭露之內容，圖12為本發明另一實施例之靜電放電防護裝置之佈局圖，而圖13為本發明另一實施例之靜電放電防護裝置沿剖線EE之剖面圖。本實施例之基本運作原理和上述圖9及圖10實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖9及圖10實施例之差異進行說明。
相較於圖9與圖10之靜電放電防護裝置具有內嵌的側向矽控整流器，圖12與圖13實施例的靜電放電防護裝置則具有內嵌的改良式側向矽控整流器，但本發明卻不限制於此。因此，圖12與圖13實施例的靜電放電防護裝置還包括隔離部103、104、106與N型高摻雜區1121、1222、2121(在其他實施例中，亦可以用P型高摻雜區取代)，其中隔離部103形成N型高摻雜區1105與P型 高摻雜區1206之間，隔離部106形成P型高摻雜區1210與N型高摻雜區2111之間，且隔離部104形成N型高摻雜區2115與P型高摻雜區2216之間。
隔離部101與103分別形成於P型井11與N型井12，N型高摻雜區1121形成於P型井11與N型井12，且位於隔離部101與103之間。隔離部105與106分別形成於N型井12與P型井21，N型高摻雜區1222形成於N型井12與P型井21，且位於隔離部105與106之間。隔離部102與104分別形成於P型井21與N型井22，N型高摻雜區2121形成於P型井21與N型井22，且位於隔離部102與104之間。
附帶一提的是，於此實施例中，隔離部101~106為條狀絕緣部。如此，N型高摻雜區1105與1112會完全地被隔離，N型高摻雜區1121與P型高摻雜區1206會完全地被隔離；P型高摻雜區1210與N型高摻雜區1222會完全地被隔離，N型高摻雜區1222與2111會完全地被隔離；且N型高摻雜區2115與2121會完全地被隔離，N型高摻雜區2121與P型高摻雜區2216會完全地被隔離。然而，本發明卻不限制隔離部101~106的結構與形狀。
總而言之，靜電放電防護裝置的內嵌式矽控整流器之類型並非用以限制本發明。在其他實施例中，靜電放電防護裝置的內嵌式矽控整流器亦可以是內嵌觸發式矽控整流器，且對應地，在N型高摻雜區1105與P型高摻雜區1206之間、P型高摻雜區1210與N型高摻雜區2111之間以及N型高摻雜區2115與P型高摻雜區2216之間可能會設置有其他的隔離部或者高摻雜區。
〔靜電放電防護裝置的另一實施例〕
請參閱圖14，圖14為本發明另一實施例之靜電放電防護裝置之佈局圖。本實施例之基本運作原理和上述圖5及圖6實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖5及圖6實施例之差異進行說明。
如圖14所示，於本實施例中，隔離部101更包含複數個絕緣部，該等絕緣部形成於N型井11及P型井12，且彼此具有一間 距，以部份地隔離N型高摻雜區1105與P型高摻雜區1206。簡單地說，此實施例所形成的內嵌式矽控整流器亦為側向矽控整流器，其與圖5及圖6實施例的差異僅在於隔離部101的結構不同。
〔靜電放電防護裝置的另一實施例〕
請參閱圖15，圖15為本發明另一實施例之靜電放電防護裝置之佈局圖。本實施例之基本運作原理和上述圖7及圖8實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖7及圖8實施例之差異進行說明。
如圖15所示，於本實施例中，隔離部101包含複數個絕緣部，該等絕緣部形成於N型高摻雜區1105與1121，且彼此具有一間距，以部份地隔離N型高摻雜區1105與1121。同樣地，隔離部103亦包含複數個絕緣部，該等絕緣部形成於N型高摻雜區1121及P型高摻雜區1206，且彼此具有一間距，以部份地隔離N型高摻雜區1121及P型高摻雜區1206。簡單地說，此實施例所形成的內嵌式矽控整流器亦為內嵌的改良式側向矽控整流器，其與圖7及圖8實施例的差異僅在於隔離部101、103的結構不同。
〔靜電放電防護裝置的另一實施例〕
請參閱圖16，圖16為本發明另一實施例之靜電放電防護裝置之佈局圖。本實施例之基本運作原理和上述圖9及圖10實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖9及圖10實施例之差異進行說明。
如圖16所示，於本實施例中，隔離部101更包含複數個絕緣部，該等絕緣部形成於N型井11及P型井12，且彼此具有一間距，以部份地隔離N型高摻雜區1105與P型高摻雜區1206。隔離部105更包含複數個絕緣部，該等絕緣部形成於P型井12及N型井11，且彼此具有一間距，以部份地隔離P型高摻雜區1210與N型高摻雜區2111。隔離部102更包含複數個絕緣部，該等絕緣部形成於N型井21及P型井22，且彼此具有一間距，以部份地隔離N型高摻雜區2115與P型高摻雜區2216。簡單地說，此實施例所形成的內嵌式矽控整流器亦為側向矽控整流器，其與圖9 及圖10實施例的差異僅在於隔離部101、102、105的結構不同。
〔靜電放電防護裝置的另一實施例〕
請參閱圖17，圖17為本發明另一實施例之靜電放電防護裝置之佈局圖。本實施例之基本運作原理和上述圖12及圖13實施例類似，故相同的地方在此不多作贅述，接下來僅就本實施例和上述圖12及圖13實施例之差異進行說明。
如圖17所示，於本實施例中，隔離部101包含複數個絕緣部，該等絕緣部形成於N型高摻雜區1105與1121，且彼此具有一間距，以部份地隔離N型高摻雜區1105與1121。同樣地，隔離部103亦包含複數個絕緣部，該等絕緣部形成於N型高摻雜區1121及P型高摻雜區1206，且彼此具有一間距，以部份地隔離N型高摻雜區1121及P型高摻雜區1206。
隔離部105包含複數個絕緣部，該等絕緣部形成於P型高摻雜區1210與N型高摻雜區1222，且彼此具有一間距，以部份地隔離P型高摻雜區1210與N型高摻雜區1222。同樣地，隔離部106亦包含複數個絕緣部，該等絕緣部形成於N型高摻雜區1222及2111，且彼此具有一間距，以部份地隔離N型高摻雜區1222及2111。
隔離部102包含複數個絕緣部，該等絕緣部形成於N型高摻雜區2115與2121，且彼此具有一間距，以部份地隔離N型高摻雜區2115與2121。同樣地，隔離部104亦包含複數個絕緣部，該等絕緣部形成於N型高摻雜區2121及P型高摻雜區2216，且彼此具有一間距，以部份地隔離N型高摻雜區2121及P型高摻雜區2216。簡單地說，此實施例所形成的內嵌式矽控整流器亦為內嵌的改良式側向矽控整流器，其與圖12及圖13實施例的差異僅在於隔離部101~106的結構不同。
〔靜電放電之防護電路的實施例〕
請參照圖18，圖18為本發明實施例之電子裝置之電路圖。如圖18所示，電子裝置具有輸入/輸出端2、供電電壓端VDD與接地端GND，且包括靜電放電防護裝置1與晶片6，其中靜電放電 防護裝置1例如可以為本發明實施例的靜電放電防護裝置。
靜電放電防護裝置包括二極體3、4與內嵌的矽控二極體整流器通道111。極體3的陽極與二極體4的陰極耦接於輸入/輸出端IO1，二極體3的陰極與二極體4的陽極分別耦接於供電電壓端VDD1與接地端GND1，且矽控整流器通道111的兩端分別耦接於供電電壓端VDD1與接地端GND1。晶片6耦接於供電電壓端VDD、輸入/輸出端2與接地端GND，且可以等效為多個電晶體的組合，例如其中一個電晶體7耦接於輸入/輸出端2與接地端GND。接地端GND耦接於接地電壓，供電電壓端VDD耦接於供應電壓，其中供應電壓VDD大於接地電壓。
除此之外，電子裝置還可以更包括一個外掛的箝制電路5，以藉此更多降低輸入/輸出端2於靜電放電時的電壓，其中箝制電路5耦接於供電電壓端VDD與接地端GND之間。
〔實施例的可能功效〕
本發明實施例之靜電放電防護裝置利用特殊的佈局結構，使得靜電放電防護裝置具有內嵌式箝制電路，而形成矽控整流器通道。所述內嵌式箝制電路能有效地控制靜電放電防護裝置所耦接的輸入/輸出端的電壓，而避免因為輸入/輸出端的電壓過高而導致內部晶片損毀的問題。
除此之外，由於上述特殊的佈局結構可以複製組合，並加以修改，以形成具有複數個內嵌式矽控整流器通道的靜電防護裝置。總而言之，相較於傳統靜電放電防護裝置，本發明實施例的靜電防護裝置具有較低成本、較佳的靜電防護效果與較佳的組合彈性。
11‧‧‧P型井
12‧‧‧N型井
111‧‧‧矽控整流器通道
1101、1103、1105、1207、1209‧‧‧N型高摻雜區
1102、1104、1206、1208、1210‧‧‧P型高摻雜區
GND1‧‧‧接地端
VDD1‧‧‧供電電壓端

Claims (13)

  1. 一種靜電放電防護裝置，包括：一基板；一第一P型井(P-well)，形成於該基板中，該第一P型井包括沿一特定方向依序設置於其上的一第一N型高摻雜區、一第一P型高摻雜區、一第二N型高摻雜區、一第二P型高摻雜區與一第三N型高摻雜區，其中該第一、第三N型高摻雜區與該第一、第二P型高摻雜區耦接於一第一接地端；以及一第一N型井(N-well)，形成於該基板，相鄰於該第一P型井，該第一N型井包括沿該特定方向依序設置於其上的一第三P型高摻雜區、一第四N型高摻雜區、一第四P型高摻雜區、一第五N型高摻雜區與一第五P型高摻雜區，其中該第三、第五P型高摻雜區與該第四、第五N型高摻雜區耦接於一第一供電電壓端，該第二N型高摻雜區與該第四P型高摻雜區耦接於一第一輸入/輸出端。
  2. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括：一第二P型井，形成於該基板，相鄰於該第一N型井，該第二P型井包括沿該特定方向依序設置於其上的一第六N型高摻雜區、一第六P型高摻雜區、一第七N型高摻雜區、一第七P型高摻雜區與一第八N型高摻雜區，其中 該第六、第八N型高摻雜區與該第六、第七P型高摻雜區耦接於一第二接地端；以及一第二N型井，形成於該基板，相鄰於該第二P型井，該第二N型井包括沿該特定方向依序設置於其上的一第八P型高摻雜區、一第九N型高摻雜區、一第九P型高摻雜區、一第十N型高摻雜區與一第十P型高摻雜區，其中該第八、第十P型高摻雜區與該第九、第十N型耦接於一第二供電電壓端，其中該第五N型高摻雜區與該第九P型高摻雜區耦接於一第二輸入/輸出端。
  3. 如申請專利範圍第1項所述之靜電放電防護裝置，其中一第一矽控整流器通道形成於該第二P型高摻雜區及該第四N型高摻雜區之間。
  4. 如申請專利範圍第2項所述之靜電放電防護裝置，其中一第一矽控整流器通道形成於該第二P型高摻雜區及該第四N型高摻雜區之間，一第二矽控整流器通道形成於該第五N型高摻雜區與該第六P型高摻雜區之間，且一第三矽控整流器形成於該第七P型高摻雜區與該第九N型高摻雜區之間。
  5. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括一第一隔離部，位於該第三N型高摻雜區與該第三P型高摻雜區之間。
  6. 如申請專利範圍第2項所述之靜電放電防護裝置，更包括：一第二隔離部，位於該第五N型高摻雜區與該第六P型高摻雜區之間；以及 一第三隔離部，位於該第八N型高摻雜區與該第八P型高摻雜區之間。
  7. 如申請專利範圍第5項所述之靜電放電防護裝置，其中該第一隔離部係形成於該第一N型井及該第一P型井，且該第一隔離部為一條狀絕緣部，以完全地隔離該第三N型高摻雜區與該第三P型高摻雜區。
  8. 如申請專利範圍第5項所述之靜電放電防護裝置，其中該第一隔離部包含複數個絕緣部，該些絕緣部形成於該第一N型井及該第一P型井，且彼此具有一間距，以部份地隔離該第三N型高摻雜區與該第三P型高摻雜區。
  9. 如申請專利範圍第5項所述之靜電放電防護裝置，更包括：一第二隔離部，位於該第三N型高摻雜區與該第三P型高摻雜區之間，其中該第一隔離部與該第二隔離部分別形成於該第一P型井與該第一N型井；以及一高摻雜區，形成於該第一P型井與該第一N型井，且位於該第一隔離部及該第二絕緣部之間。
  10. 如申請專利範圍第9項所述之靜電放電防護裝置，其中該第一隔離部為一條狀絕緣部，以完全地隔離該第三N型高摻雜區與該高摻雜區，且該第二隔離部為一條狀絕緣部，以完全地隔離該第三P型高摻雜區與該高摻雜區。
  11. 如申請專利範圍第9項所述之靜電放電防護裝置，其中該第一隔離部包含複數個第一絕緣部，該些第一絕緣部形成於該第三N型高摻雜區與該高摻雜區之間，且彼此具有一第一間距， 以部份地隔離於該第三N型高摻雜區與該高摻雜區；該第二隔離部包含複數個第二絕緣部，該些第二絕緣部形成於該第三P型高摻雜區與該高摻雜區之間，且彼此具有一第二間距，以部份地隔離於該第三P型高摻雜區與該高摻雜區。
  12. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該第一P型高摻雜區與該第二P型高摻雜區形成包圍該第二N型高摻雜區的一環狀P型高摻雜區，且該第四N型高摻雜區與該第五N型高摻雜區形成包圍該第四P型高摻雜區的一環狀N型高摻雜區。
  13. 一種電子裝置，包括：一晶片；以及如申請專利範圍第1至12項其中之一所述之靜電放電防護裝置，耦接於該晶片。
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