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TWI654670B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Publication number
TWI654670B
TWI654670B TW106133204A TW106133204A TWI654670B TW I654670 B TWI654670 B TW I654670B TW 106133204 A TW106133204 A TW 106133204A TW 106133204 A TW106133204 A TW 106133204A TW I654670 B TWI654670 B TW I654670B
Authority
TW
Taiwan
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layer
source
drain
fin
sacrificial layer
Prior art date
Application number
TW106133204A
Other languages
English (en)
Other versions
TW201830497A (zh
Inventor
Tung Ying Lee
李東穎
Zi-wei FANG
方子韋
Yee-Chia Yeo
楊育佳
Meng Hsuan Hsiao
蕭孟軒
Original Assignee
Taiwan Semiconductor Manufacturing Co., Ltd.
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co., Ltd., 台灣積體電路製造股份有限公司 filed Critical Taiwan Semiconductor Manufacturing Co., Ltd.
Publication of TW201830497A publication Critical patent/TW201830497A/zh
Application granted granted Critical
Publication of TWI654670B publication Critical patent/TWI654670B/zh

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Abstract

在形成鰭式場效電晶體(FinFET)的方法中，第一犧牲層形成於鰭式場效電晶體的源極/汲極結構及隔離絕緣層上方。使第一犧牲層凹陷使得第一犧牲層的剩餘層形成於隔離絕緣層上，且曝露出源極/汲極結構的上部。第二犧牲層形成於剩餘層及曝露出的源極/汲極結構上。將第二犧牲層及剩餘層圖案化，進而形成開口。介電層形成於開口中。在形成介電層後，移除經圖案化之第一及第二犧牲層以形成接觸開口於源極/汲極結構上方。導電層形成於接觸開口中。

Description

半導體裝置及其製造方法
本揭露內容實施例係有關一種半導體積體電路及其製造方法，特別是關於一種半導體裝置及一種具有鰭式場效電晶體(fin field effect transistors,FinFETs)的半導體積體電路的製造方法。
隨著半導體產業為了追求更高的裝置密度、更高的效能及更低的成本而進入奈米科技製程節點，從製造及設計的問題而來的挑戰導致發展3D設計，例如鰭式場效電晶體(fin field effect transistor,FinFET)及具有高介電常數(high-k)材料的金屬閘極結構。通常會使用閘極取代技術製造金屬閘極結構，且使用磊晶成長方法來形成源極及汲極。
根據本揭露內容之多個實施方式，係提供一種形成半導體裝置的方法。在形成半導體裝置的方法中，半導體裝置包含鰭式場效電晶體(FinFET)，第一犧牲層形成於 鰭式場效電晶體的源極/汲極結構及隔離絕緣層上方。使第一犧牲層凹陷使得第一犧牲層的剩餘層形成於隔離絕緣層上，且曝露出源極/汲極結構的上部。第二犧牲層形成於剩餘層及曝露出的源極/汲極結構上。將第二犧牲層及剩餘層圖案化，進而形成開口。介電層形成於開口中。在形成介電層後，移除經圖案化之第一及第二犧牲層以形成接觸開口於源極/汲極結構上方。導電層形成於接觸開口中。
根據本揭露內容之多個實施方式，係提供一種形成半導體裝置的方法。在一種形成半導體裝置的方法中，其中半導體裝置包含鰭式場效電晶體(FinFETs)，第一犧牲層形成於第一鰭式場效電晶體結構的第一源極/汲極結構結構、第二鰭式場效電晶體結構的第二源極/汲極結構結構、及隔離絕緣結構上方。第一源極/汲極結構結構配置於第二源極/汲極結構結構旁。使第一犧牲層凹陷使得第一犧牲層的剩餘層形成於隔離絕緣層上，且曝露出第一及第二源極/汲極結構的上部。第二犧牲層形成於剩餘層及曝露的第一及第二源極/汲極結構上。圖案化第二犧牲層及剩餘層，進而形成開口，開口位於第一源極/汲極結構及第二源極/汲極結構之間。介電層形成於開口中。在形成介電層後，移除經圖案化的第一及第二犧牲層以形成第一接觸開口於第一源極/汲極結構上方及形成第二接觸開口於第二源極/汲極結構上方。第一導電層形成於第一接觸開口中且第二導電層形成於第二接觸開口中。
根據本揭露內容之多個實施方式，係提供一種 包含鰭式場效電晶體(FinFETs)半導體裝置，半導體裝置包含第一鰭式場效電晶、第二鰭式場效電晶及介電層。第一鰭式場效電晶體包含第一鰭板結構、第一源極/汲極結構及第一源極/汲極接觸，第一鰭板結構沿第一方向延伸，第一源極/汲極接觸與第一源極/汲極結構接觸。第二鰭式場效電晶體配置於第一鰭式場效電晶體旁，且第二鰭式場效電晶體包含第二鰭板結構、第二源極/汲極結構及第二源極/汲極接觸，第一鰭板結構沿第一方向延伸，第二源極/汲極接觸與第二源極/汲極結構接觸。介電層分隔第一源極/汲極結構及第二源極/汲極結構。介電層由矽基絕緣材料組成，且介電層在第一及第二源極/汲極接觸的其一與介電層之間的介面或介面附近包含鍺。
為使本揭露內容之上述及其他目的、特徵和優點更明顯易懂，下文特舉出較佳實施例，並配合所附圖式詳細說明如下。
101‧‧‧基板
102‧‧‧鰭板結構
103‧‧‧底部
104‧‧‧上部
105‧‧‧隔離絕緣層
106‧‧‧鰭板
108‧‧‧第二鰭板襯裡層
109‧‧‧覆蓋層
115‧‧‧第一犧牲層
116‧‧‧開口
120‧‧‧源極/汲極結構
121‧‧‧源極/汲極結構
122‧‧‧第一絕緣層
130‧‧‧金屬閘極
131‧‧‧閘極介電層
132‧‧‧閘極蓋層
134‧‧‧側壁間隔件
140‧‧‧第二犧牲層
141‧‧‧第二犧牲層
144‧‧‧開口
145‧‧‧層間介電層
146‧‧‧第二絕緣層
148‧‧‧開口
149‧‧‧開口
150‧‧‧源極/汲極接觸
160‧‧‧第三犧牲層
162‧‧‧開口
220‧‧‧遮罩層
230‧‧‧虛設閘極電極層
231‧‧‧虛設閘極介電層
232‧‧‧閘極遮罩層
235‧‧‧開口
237‧‧‧閘極蓋開口
Hfin‧‧‧高度
Hg‧‧‧高度
Hmg‧‧‧高度
Hsacr‧‧‧高度
HSC‧‧‧高度
Tge‧‧‧厚度
WSD‧‧‧寬度
WSP‧‧‧寬度
X1-X1‧‧‧線段
X2-X2‧‧‧線段
Y1-Y1‧‧‧線段
由下文之詳細說明並同時參照附圖能夠最適當地理解本揭示內容之態樣。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1A至1C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第2A至2C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第3A至3C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第4A至4C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第5A至5C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第6A至6C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第7A至7C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第8A至8C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第9A至9C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第10A至10C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第11A至11C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第12A至12C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第13A至13C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第14A至14C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第15A至15C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第16A至16C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第17A至17C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第18A至18C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第19A至19C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第20A至20C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第21A至21C圖繪示根據本揭露內容其他實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第22A至22B圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
第23A至23B圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
第24A至24C圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
第25A至25C圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
可以理解的是以下揭露內容提供許多不同的實施方式或實施例，用以實行本揭露內容的不同特徵。以下描述成分及排列的特定實施方式或實施例，以簡化本揭露內容。當然，這些僅為實施例且不意欲限制本揭露內容。舉例來說，元件的尺度並不被限制於揭露的範圍或數值，但可取決於製程條件及/或裝置所期望之性質。此外，在下面的描述中，第一特徵形成於第二特徵上或上方可包含第一特徵直接接觸第二特徵而形成的實施方式，且可包含額外特徵可行成於第一特徵及第二特徵中間的實施方式，使得第一特徵及第二特徵不會直接接觸。為了簡潔及清楚，可任意地以不同的尺度任意繪製各種特徵。在附圖中，為了簡化可省略某些層/特徵。
此外，在本文中，為了易於描述圖式所繪的某個元件或特徵和其他元件或特徵的關係，可能會使用空間相對術語，例如「在...下方」、「在...下」、「低於」、「在...上方」、「高於」和類似用語。這些空間相對術語意欲涵蓋元件使用或操作時的所有不同方向，不只限於圖式所繪的方向而已。裝置可以其他方式定向(旋轉90度或定於另一方向)，而本文使用的空間相對描述語則可相應地進行解讀。此外，用語「由…製成」可表示為「包含」或「由…組成」。而且，在以下製造製程中，可有一或多個額外的操作介於下述的操作中，操作的順序可被改變。
在此揭示的實施方式與製造方法有關，方法包含形成用於鰭式場效電晶體的源極/汲極(S/D)結構的方法、及圖案化 源極/汲極(S/D)結構上方的接觸的方法。這些此處揭示的實施方式通常不僅適用於鰭式場效電晶體，也可適用於雙重閘極、環繞式閘極、Omega閘極、或環繞式閘極電晶體、二維場效電晶體、及/或奈米線電晶體、或任何適當的裝置，此裝置經歷源極/汲極磊晶成長製程。
第1A圖至第1oC圖繪示根據本揭示內容某些實施方式之製造半導體裝置的各種製程。在各種視圖及說明性的實施方式中，相同的元件符號用於標示相同的元件。在第1A至9C圖中，圖式「A」(例如第1A圖、第2A圖等等)繪示透視示意圖，圖式「B」(例如第1B圖、第2B圖等等)繪示沿第1A圖中對應線段Y1-Y1的Y方向的剖面示意圖，以及圖式「C」(例如第1C圖、第2C圖等等)繪示沿第1A圖中對應線段X1-X1的X方向的剖面示意圖。應當理解的是，可於第1A至第10C圖所示的製程之前、製程期間及製程之後提供額外的操作，且作為本方法的額外實施方式，下文敘述的某些操作可被取代或刪除。操作/製程的順序可以互換。
首先參照第1A至1C圖，第1A至1C圖繪示執行各種形成場效電晶體結構的製造操作後的所形成的結構。如第1A至1C圖所示，源極/汲極(S/D)結構120及121、金屬閘極130及閘極介電層131形成於基板101上方。在某些實施方式中，源極/汲極(S/D)結構120用於p型通道場效電晶體，且源極/汲極(S/D)結構121用於n型通道場效電晶體(即不同導電型的電晶體)。在其他實施方式中，源極/汲極(S/D)結構120及121皆用於p型通道場效電晶體或皆用於n型通道場效電晶體(即相同導電型電晶體)。此結構可藉由下述製造操作來形成。
在第1A至1C圖中，繪示基板101，基板101具有一或多個鰭板結構，其中繪示兩個鰭板結構102。應當理解的是，為了說明而繪示兩個鰭板結構，但是在其他實施方式中可包含任意數量的鰭板結構。在某些實施方式中，一或多個虛設鰭板結構形成於主動鰭式場效電晶體的鰭板結構旁。鰭板結構102沿X方向延伸並在Z方向中從基板突出，同時金屬閘極130沿Y方向延伸。
基板101可根據設計需求(例如p型基板或n型基板)包含各種摻雜區域。在某些實施方式中，摻雜區域可被p型摻質或n型摻質摻雜。舉例來說，摻雜區域可被p型摻質、n型摻質或其組合摻雜，p型摻質例如為硼或BF2，n型摻質例如為磷或砷。摻雜區域可用於n型鰭式場效電晶體或可替換地用於p型鰭式場效電晶體。
在某些實施方式中，基板101可由適當的元素半導體製成，例如矽、鑽石或鍺；基板101可由適當的合金或化合物半導體製成，例如IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳鍺化矽(SiGeC)、錫化鍺(GeSn)、錫化矽(SiSn)、矽鍺錫(SiGeSn))、III-V族化合物半導體材料(例如砷化鎵、砷化鎵銦(InGaAs)、砷化銦、磷化銦、銻化銦、磷砷化鎵、或磷銦化鎵)、或類似物。此外，基板101可包含磊晶層(epi-layer)，磊晶層可產生應變以用於提升效能，及/或可包含絕緣體上覆矽(silicon-on-insulator,SOI)結構。
可使用例如圖案化製程來形成溝槽，使溝槽形成於相鄰之鰭板結構之間以形成鰭板結構102。下文將更詳細地敘述細節，鰭板結構102將會用於形成鰭式場效電晶體。
隔離區域，例如淺溝槽隔離105(shallow trench isolations,STI)，配置於基板101上方的溝槽內。在某些實施方式中，在形成隔離絕緣層105之前，一或多個襯裡層形成於基板101上方及鰭板結構102之底部103的側壁上方。在某些實施方式中，襯裡層包含第一鰭板襯裡層106及第二鰭板襯裡層108，第二鰭板襯裡層108形成於第一鰭板襯裡層106上。在某些實施方式中，各襯裡層的厚度介於1nm至20nm。
在某些實施方式中，第一鰭板襯裡層106包含氧化矽，且第一鰭板襯裡層106的厚度介於約0.5nm至約5nm，而且第二鰭板襯裡層108包含氮化矽，且第二鰭板襯裡層的厚度介於約0.5nm至約5nm。可透過一或多個製程沉積襯裡層，例如物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、或原子層沉積(atomic layer deposition,ALD)，然而任何適當的製程都可使用。
隔離絕緣層105可由適當的介電材料製成，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass,FSG)、低介電常數介電質(例如碳摻雜氧化物)、極低介電常數介電質(例如多孔碳摻雜二氧化矽)、高分子(例如聚酰亞胺)、或其組合、或其類似物。在某些實施方式中，透過例如化學氣相沉積(CVD)、流動式化學氣相沉積(flowable CVD,FCVD)、或旋轉塗布玻璃(spin-on-glass)的製程形成隔離絕緣層105，然而任何適當的製程都可使用。隨後，部分的隔離絕緣層105在鰭板結構102的頂面上方延伸，且使用蝕刻製程，例如化學機械研磨或其類似製程，移除在鰭板結構102的頂面上方的部分襯裡層。
在某些實施方式中，如第1A至1C圖所示，使隔離絕緣層105及襯裡層凹陷而曝露出鰭板結構102的上部104。在某些實施方式中，使用單一蝕刻製程或多重蝕刻製程讓隔離絕緣層105及襯裡層凹陷。在某些實施方式中，隔離絕緣層105由氧化矽製成，蝕刻製程可例如為乾式蝕刻、化學式蝕刻、或濕式清潔製程。舉例來說，化學式蝕刻可利用含氟化學物質，例如稀釋氟化氫(dilute hydrofluoric,dHF)酸。在某些實施方式中，在鰭板成型製程後，鰭板高度Hfin為約30nm或更高，例如為50nm或更高。在一實施方式中，鰭板高度介於40nm至約80nm。應當理解的是，鰭板高度可藉由後續製程而改變。可使用其他材料、製程及尺寸。
形成鰭板結構102之後，虛設閘極結構形成於曝露出的鰭板結構102上方，虛設閘極結構包含虛設閘極介電層及虛設閘極電極。虛設閘極介電層及虛設閘極電極後續將用於定義及形成源極/汲極區域。在某些實施方式中，使用沉積及圖案化虛設介電層及虛設電極層形成虛設閘極介電層及虛設閘極電極，虛設介電層形成於曝露的鰭板結構102上方，虛設電極層位於虛設閘極介電層上方。可使用熱氧化、化學氣相沉積、濺鍍或任何其他習知用於形成虛設介電層領域的方法來形成虛設介電層。在某些實施方式中，虛設介電層可由一或多種適當的介電材料製成，例如氧化矽、氮化矽、氮碳化矽(SiCN)、氮氧化矽(SiON)及氮化矽、低介電常數介電質(例如碳摻雜氧化物)、極低介電常數介電質(例如多孔碳摻雜二氧化矽)、高分子(例如聚酰亞胺)、或類似物、或其組合。在一實施方式中，使用氧化矽(SiO2)。
之後，虛設電極層形成於虛設介電層上方。在某些 實施方式中，虛設電極層為導電材料且可選自由非晶矽、多晶矽、非晶鍺、多晶鍺、非晶矽鍺、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、及金屬所構成的群組。可使用物理氣相沉積、化學氣相沉積、濺鍍沉積、或其他習知並用於沉積導電材料領域的技術沉積虛設電極層。可使用其他導電或非導電的材料。在一實施方式中，使用多晶矽。
遮罩圖案可形成於虛設電極層上方以幫助圖案化。遮罩圖案由一或多層氧化矽(SiO2)層、氮碳化矽(SiCN)層、氮氧化矽(SiON)層、氧化鋁(Al2O3)層、氮化矽層、或其他適當的材料製成。使用遮罩圖案作為蝕刻遮罩，將虛設電極層圖案化成虛設閘極電極。在某些實施方式中，將虛設介電層圖案化以定義虛設閘極介電層。
之後，側壁間隔件134沿虛設閘極結構的側壁形成。可沉積並非等向性蝕刻絕緣層以形成側壁間隔件134，絕緣層沉積於虛設閘極結構、鰭板結構102及隔離絕緣層105上方。在某些實施方式中，側壁間隔件134由氮化矽製成，並可具有單層結構。在替代的實施方式中，側壁間隔件134可具有複合結構，複合結構包含多層。舉例來說，側壁間隔件134可包含氧化矽層及氮化矽層，氮化矽層配置於氧化矽層上方。可使用其他材料，例如氧化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、其他低介電常數材料、或其組合。在某些實施方式中，側壁間隔件134的厚度範圍介於約5nm至約40nm。
形成虛設閘極結構及側壁間隔件後，源極/汲極(S/D)結構120及121形成於鰭板結構102的曝露部分104上，沿著 虛設閘極結構的相對側形成。源極/汲極(S/D)結構120及121可磊晶形成於曝露鰭板結構104的側面及頂面。在某些實施方式中，可使鰭板結構104凹陷且源極/汲極(S/D)結構磊晶形成於凹陷的鰭板的曝露部分上方。在源極/汲極(S/D)區域使用磊晶成長材料使得源極/汲極(S/D)區域施加壓力於鰭式場效電晶體的通道中。當源極/汲極(S/D)結構120及121用於不同導電型的場效電晶體，當形成源極/汲極(S/D)結構120時，用於源極/汲極(S/D)結構121的鰭板結構被保護層覆蓋，保護層可例如由氮化矽製成，之後形成源極/汲極(S/D)結構121時，用於源極/汲極(S/D)結構120的鰭板結構被保護層覆蓋。
用於源極/汲極(S/D)結構120及121的材料可針對n型或p型鰭式場效電晶體而變化，使得一種類型的材料用於n型鰭式場效電晶體以施加拉伸應力於通道區域中，且另一類型材料用於p型鰭式場效電晶體以施加壓縮應力。例如，磷化矽(SiP)或碳化矽(SiC)用於形成n型鰭式場效電晶體，且矽鍺(SiGe)或鍺用於形成p型鰭式場效電晶體。可使用其他材料。在某些實施方式中，源極/汲極(S/D)結構120及/或121包含兩個或更多個磊晶層，磊晶層具有不同的製成及/或不同的摻雜濃度。
可透過佈植製程或在材料成長時使用原位摻雜(in-situ doping)摻雜源極/汲極(S/D)結構120及121。舉例來說，對於p型通道場效電晶體，其中通道可為Si或Si1-xGex，摻雜磊晶膜可為硼摻雜之Si1-yGey，其中y等於或大於x以引入縱向壓縮應變於通道中以提升電洞遷移率。對於n型通道場效電晶體，其中通道可為矽，摻雜磊晶膜可例如為磷摻雜矽(Si：P)或磷摻雜碳矽 (Si1-zCz：P)。在通道為化合物半導體，例如為InmGa1-mAs的情況下，摻雜磊晶膜可例如為InnGa1-nAs，其中n小於或等於m。
如第1A圖及第1B圖所示，在某些實施方式中，源極/汲極(S/D)結構120及/或121於Y方向的剖面實質上為六角形，而且在其他實施方式中，源極/汲極(S/D)結構120及/或121的剖面為鑽石狀、柱狀或條狀。在某些實施方式中，源極/汲極(S/D)結構於Y方向中的寬度WSD範圍介於約25nm至約100nm。
在形成源極/汲極(S/D)結構120及121之後，沉積第一絕緣層122以覆蓋源極/汲極(S/D)結構120及121並沉積於虛設閘極結構的側壁間隔件134上，第一絕緣層122作為襯裡層或接觸蝕刻停止層(contact etch stop layer,CESL)。在將後續形成的介電材料圖案化的期間，第一絕緣層122作為蝕刻停止層。在某些實施方式中，第一絕緣層122包含氧化矽(SiO2)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)及其他適當的介電材料。在一實施方式中，使用氮化矽。第一絕緣層122可由多個層製成，這些層包含上述材料的組合。可透過一或多個製程沉積第一絕緣層122，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可使用其他材料及/或製程。在某些實施方式中，第一絕緣層122的厚度介於0.5nm至10nm。在其他實施方式中，可使用其他厚度。
在形成第一絕緣層122後，第一犧牲層115形成於第一絕緣層122上方。在某些實施方式中，第一犧牲層115包含一或多層矽基介電材料，例如氧化矽、氮碳化矽、氮氧化矽、碳氧化矽、氫氧化矽、氮化矽、或其他適當的介電材料。在某些實施方 式中，透過薄膜成型製程形成第一犧牲層115，例如化學氣相沉積、物理氣相沉積、原子層沉積、流動性化學氣相沉積、或旋轉塗布玻璃製程，然而可使用任何適當製程。然後，使用例如蝕刻製程、化學機械研磨或類似製程移除部分的第一絕緣層122以曝露虛設閘極電極的上表面。
然後，移除虛設閘極電極及虛設閘極介電層。移除的製程可包含一或多個蝕刻製程。舉例來說，在某些實施方式中，移除製程包含選擇性蝕刻，選擇性蝕刻使用乾式蝕刻或濕式蝕刻。在使用乾式蝕刻時，製程氣體可包含四氟化碳(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、六氟化硫(SF6)、溴(Br2)、溴化氫(HBr)、氯(Cl2)、或其組合。可選擇性使用稀釋性氣體，例如氮氣、氧氣、或氬氣。當使用濕式蝕刻時，蝕刻溶液(蝕刻劑)可包含氨水/過氧化氫/水混合溶液(NH4OH/H2O2/H2O,APM)，羥胺(NH2OH)、氫氧化鉀(KOH)、硝酸/氟化銨/水混合溶液(HNO3/NH4F/H2O)、及/或其類似物。可使用濕式蝕刻製程移除虛設閘極介電層，例如使用稀釋氫氟酸。可使用其他製程及材料。
移除虛設閘極結構之後，閘極介電層131形成於鰭板結構104的通道區域上方。在某些實施方式中，閘極介電層131包含一或多個高介電常數介電層(例如介電常數大於3.9)。舉例來說，一或多個閘極介電層可包含一或多層氧化金屬層、鉿矽酸鹽層、鋁矽酸鹽層或鋯矽酸鹽層、其組合、及其多層。其他適當的材料包含金屬鹽、金屬合金氧化物、及其組合形式的鑭、鎂、鋇、鈦、鉛、鋯。例示性的材料包含氧化鎂(MgOx)、氧化鈦鋇(BaTixOy)、氧化鈦鍶鋇(BaSrxTiyOz)、氧化鈦鉛(PbTixOy)、氧化鈦鋯鉛(PbZrxTiyOz)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O3)、氧化釔(Y2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氮氧矽化鉿(HfSiON)、氧化鍺釔(YGexOy)、氧化矽釔(YSixOy)及氧化鋁鑭(LaAlO3)、及其類似物。形成閘極介電層131的方法包含分子束沉積(molecular-beam deposition,MBD)、原子層沉積、物理氣相沉積、及其類似方法。在某些實施方式中，閘極介電層131的厚度介於約0.5nm至約5nm。在某些實施方式中，閘極介電層131也形成於側壁間隔件134的側面。
在某些實施方式中，在形成閘極介電層131之前，介面層(未繪示)形成於通道區域104上方，且閘極介電層131形成於介電層上方。介電層有助於作為底下的半導體材料與後續形成的高介電常數介電層間的緩衝。在某些實施方式中，介面層為藉由化學反應形成的化學氧化矽。舉例來說，可使用去離子水及臭氧(deionized water/ozone,DIO3)、氨水/過氧化氫/水混合溶液(NH4OH/H2O2/H2O,APM)、或其他方式形成化學氧化矽。其他實施方式對於介面層利用不同的材料或製程。在一實施方式中，介面層的厚度介於約0.2nm至約1nm。
在形成閘極介電層131之後，金屬閘極130形成於閘極介電層131上方。金屬閘極130可選自由鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鋁鈦(TiAl)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽鉭(TaSiN)、錳(Mn)、鈷(Co)、鈀(Pd)、鎳(Ni)、錸(Re)、銥(Ir)、釕(Ru)、鉑(Pt)、及鋯(Zr)所組成的群組。在某些實施方式中，金屬閘極130包含金屬，金屬選自由 氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、及釕(Ru)所組成的群組。可使用金屬合金及/或金屬氮化物，金屬合金例如為鋁鈦(Ti-Al)、釕鉭(Ru-Ta)、釕鋯(Ru-Zr)、鉑鈦(Pt-Ti)、鈷鎳(Co-Ni)及鎳鉭(Ni-Ta)，金屬氮化物例如為氮化鎢(WNx)、氮化鈦(TiNx)、氮化鉬(MoNx)、氮化鉭(TaNx)、及氮化矽鉭(TaSixNy)。在某些實施方式中，金屬閘極130的厚度範圍介於約5nm至約100nm。可使用適當的製程形成金屬閘極130，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或其組合。可執行平坦化製程，例如化學機械研磨，移除多餘的材料。
在本揭露內容的特定實施方式中，金屬閘極130包含一或多個功函數調整層(未繪示)，功函數調整層配置於閘極介電層131上。功函數調整層由導電材料製成，例如，例如單層的氮化鈦(TiN)、氮化鉭(TaN)、碳化鋁鉭(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷(Co)、鋁(Al)、鋁鈦(TiAl)、鉿鈦(HfTi)、鈦矽(TiSi)、鉭矽(TaSi)、或碳化鋁鈦(TiAlC)，或二或多個上述材料的多個層。對於n通道鰭式場效電晶體而言，使用一或多種氮化鉭(TaN)、碳化鋁鉭(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)、鈷(Co)、鋁鈦(TiAl)、鉿鈦(HfTi)、鈦矽(TiSi)、及鉭矽(TaSi)作為功函數調整層，而且對於p通道鰭式場效電晶體而言，使用一或多種碳化鋁鈦(TiAlC)、鋁(Al)、鋁鈦(TiAl)、氮化鉭(TaN)、碳化鋁鉭(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)、鈷(Co)作為功函數調整層。
之後，使金屬閘極130、閘極介電層131及功函數調整層凹陷，且閘極蓋層132形成於凹陷的金屬閘極130上。在某些實施方式中，當金屬閘極130主要由鎢製成時，可使用例如乾式 蝕刻使金屬閘極130凹陷，乾式蝕刻使用氯/氧/氯化硼(Cl2/O2/BCl3)，溫度範圍介於24℃至150℃，以及壓力低於1Torr。
在使金屬閘極130凹陷後，閘極蓋層132形成於凹口中以在後續製程期間保護金屬閘極130。在某些實施方式中，閘極蓋層132包含氧化矽(SiO2)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、氧化鋁(Al2O3)、氧化鑭(La2O3)、其組合、或其類似物，但可使用其他適當的介電薄膜。可使用例如化學氣相沉積、物理氣相沉積、旋轉塗佈玻璃、或類似製程形成閘極蓋層132。可使用其他適當的製程步驟。可執行平坦化製程，例如化學機械研磨，移除多餘的材料。
第2A至2C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
如第2A至2C圖所示，從源極/汲極(S/D)結構120及121的兩側邊區域，至少移除部分第一犧牲層115以形成開口116。在某些實施方式中，移除全部的第一犧牲層115。可使用適當的蝕刻操作移除第一犧牲層115，例如乾式蝕刻及/或濕式蝕刻。蝕刻操作實質上停止於第一絕緣層122。在某些實施方式中，第一絕緣層122的厚度介於約0.5nm至約10nm。
第3A至3C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在開口116形成之後，第二犧牲層140形成於開口116中。第二犧牲層140由具有較高蝕刻選擇比(例如大於5)的材料製成，蝕刻選擇比係相對於第一絕緣層122的材料及/或隔離絕緣層105。在某些實施方式中，第二犧牲層由一或多層IV族元素或化合物材料製成，例如矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、鍺(Ge)、碳化矽鍺(SiGeC)、及錫化鍺(GeSn)，其中這些材料可為結晶、多晶或非晶，且可為摻雜或非摻雜。在其他實施方式中，第二犧牲層140由一或多種矽基介電材料層製成，矽基介電材料層為碳氧化矽(SiOC)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮化矽(SiN)及/或氧化矽(SiO2)。可使用鋁基介電材料，例如氧化鋁、碳氧化鋁及氮氧化鋁。可使用旋轉塗佈碳材(spin-on-carbon,SOC)。在特定的實施方式中，第二犧牲層140由一或多層III-V族化合物半導體製成，III-V族化合物半導體包含但不限於砷化鎵(GaAs)、氮化鎵(GaN)、砷化鎵銦(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、銻化砷銦(InAsSb)、氮化鋁(AlN)及/或氮化鎵鋁(AlGaN)。可透過一或多個製程沉積第二犧牲層140，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可使用其他材料及/或製程。在一實施方式中，使用非晶或多晶矽作為第二犧牲層140。在其他實施方式中，使用非晶或多晶矽鍺(Si1-xGex)作為第二犧牲層140，其中x等於或低於0.4。
可執行平坦化操作，例如回蝕製程或化學機械研磨，平坦化第二犧牲層140的頂面。藉由平坦化操作，曝露閘極蓋層132的頂面。在某些實施方式中，在平坦化操作後，從第一絕緣層122量測的第二犧牲層140的高度Hsacr的範圍介於約100nm至約350nm。
第4A至4C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
使用濕式及/或乾式蝕刻使第二犧牲層140凹陷，使第二犧牲層的薄層141留在第一絕緣層122上，第一絕緣層122形成於隔離絕緣層105上。在某些實施方式中，薄化後的第二犧牲層141的厚度範圍介於約1nm至約20nm。藉由此凹陷式蝕刻，曝露出第一絕緣層122的一部分，此部分覆蓋源極/汲極結構120及121。
第5A至5C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在使第二犧牲層140凹陷之後，形成第三犧牲層160。第三犧牲層160由具有較高蝕刻選擇比(例如大於5)的材料製成，蝕刻選擇比係相對於第一絕緣層122的材料及/或隔離絕緣層105。在某些實施方式中，第三犧牲層160的材料不同於第一及第二犧牲材料。在某些實施方式中，第二犧牲層由一或多層IV族元素或化合物材料製成，例如矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、鍺(Ge)、碳化矽鍺(SiGeC)、及錫化鍺(GeSn)，其中這些材料可為結晶、多晶或非晶，且可為摻雜或非摻雜。在其他實施方式中，第三犧牲層160由一或多種矽基介電材料層製成，矽基介電材料層為碳氧化矽(SiOC)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮化矽(SiN)及/或氧化矽(SiO2)。可使用鋁基介電材料，例如氧化鋁、碳氧化鋁及氮氧化鋁。可使用旋轉塗佈碳材(spin-on-carbon,SOC)。在特定的實施方式中，第三犧牲層160由一或多層III-V族化合物半導體製成，III-V族化合物半導體包含但不限於砷化鎵(GaAs)、氮化鎵(GaN)、砷化鎵銦(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、銻化砷銦(InAsSb)、氮化鋁(AlN)及/或氮化鎵鋁(AlGaN)。可透過一 或多個製程沉積第三犧牲層160，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可執行平坦化操作，例如回蝕製程或化學機械研磨，平坦化第三犧牲層160的頂面。藉由平坦化操作，曝露閘極蓋層132的頂面。可使用其他材料及/或製程。在一實施方式中，使用非晶或多晶鍺作為第三犧牲層160。在其他實施方式中，使用非晶或多晶矽鍺(Si1-yGey)作為第三犧牲層160，其中y等於或大於0.6。
在一實施方式中，使用非晶或多晶鍺作為第三犧牲層160。鍺/氮化矽的蝕刻選擇比大於10倍的氧化矽/氮化矽的蝕刻選擇比。例如，鍺/氮化矽的蝕刻選擇比為約100(濕式蝕刻)，然而氧化矽/氮化矽的蝕刻選擇比為約3至4。因此，可以移除鍺第三犧牲層而不造成其他層的損傷。
當第二犧牲層140由矽製成，鍺第三犧牲層160可選擇性地從薄化後的第二犧牲層141形成並形成於薄化後的第二犧牲層141上。在特定的實施方式中，第二犧牲層140由非晶鍺或多晶鍺製成，而且第三犧牲層160由非晶矽或多晶矽製成。
在特定實施方式中，除了使第二犧牲層140凹陷(回蝕第二犧牲層140)以形成薄化後的第二犧牲層141，可以使用化學氣相沉積或原子層沉積或其他適當的形成薄膜的方法將非晶或多晶矽的薄層(約1nm至約20nm)直接形成於第一絕緣層122上。之後，第三犧牲層160(例如非晶或多晶鍺)形成於第二犧牲薄層上。
第6A至6C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在形成第三犧牲層之後，遮罩圖案形成於第三犧牲 層160上方，且藉由使用遮罩圖案作為蝕刻遮罩，將第三犧牲層160、薄化後的第二犧牲層141及第一絕緣層122圖案化，進而形成開口162，開口162位於源極/汲極(S/D)結構120及121的之間。
可使用微影蝕刻操作將適當的遮罩材料層圖案化以形成遮罩圖案。蝕刻操作可包含使用不同電漿氣體的多重蝕刻製程。在某些實施方式中，遮罩圖案在X方向中延伸至第三犧牲層160及閘極蓋層132上方。遮罩圖案由一或多個介電材料層製成，例如氧化矽(SiO2)、氮化矽(SiN)及/或氮氧化矽(SiON)及/或氮化鈦(TiN)。可透過一或多個製程沉積用於遮罩圖案的材料，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可使用其他材料及/或製程。
當使用鍺基材料(例如鍺或矽鍺)作為第三犧牲層160，可使用電漿乾式蝕刻來執行此蝕刻，電漿乾式蝕刻使用例如包含碳氟化合物(fluorocarbon)的氣體或包含鹵素的氣體。在蝕刻期間，基板可加熱至約20℃至約200℃。當使用矽基材料(例如多晶矽或非晶矽)作為第二犧牲層140，可使用電漿乾式蝕刻執行此蝕刻，此電漿乾式蝕刻使用例如包含溴化氫(HBr)的氣體或包含氯(Cl2)及六氟化硫(SF6)的氣體。當使用旋轉塗佈碳材作為第二犧牲層140時，可使用電漿乾式蝕刻執行此蝕刻，此電漿乾式蝕刻使用例如包含氮氣及氫氣的氣體或包含二氧化硫(SO2)及氧氣的氣體。當使用藉由流動性化學氣相沉積而形成的氧化矽基材料作為第二犧牲層及/或第三犧牲層時，可使用電漿乾式蝕刻執行此蝕刻，此電漿乾式蝕刻使用例如包含碳氟化合物及/或氟的氣體。在某些實施方式中，第一絕緣層122並未被完全蝕刻並留在隔離絕緣 層105上。
在某些實施方式中，在Y方向的開口寬度WSP範圍介於約5nm至約40nm，以及在其他實施方式中，開口寬度WSP範圍介於約10nm至約40nm。根據設計規則及/或半導體裝置的類型，寬度WSP可為其他數值。
需要注意的是，如第6A圖及第6C圖所示，在圖案化第三犧牲層160及薄化後的第二犧牲層141的期間，閘極蓋層132實質上並未被蝕刻。換句話說，閘極蓋層132的材料相對於第二及第三犧牲層，具有高蝕刻選擇比(例如高於5)。
第7A至7C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，第二絕緣層146形成於經圖案化的第三及第二犧牲層及第一絕緣層上方。如第7A及第7C圖所示，第二絕緣層146也形成於側壁間隔件134及閘極蓋層132上。
在某些實施方式中，第二絕緣層146包含氧化矽、氮氧化矽、氮碳化矽、氮碳氧化矽及氮化矽，但可使用其他適當的介電材料。在一實施方式中，使用氮化矽基材料，例如氮化矽。第二絕緣層146可由多個層製成，這些層包含上述材料的組合。可透過一或多個製程沉積第二絕緣層146，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可使用其他材料及/或製程。在某些實施方式中，第一絕緣層146的厚度介於1nm至10nm。在其他實施方式中，可使用其他厚度。
第8A至8C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在形成第二絕緣層146之後，形成第一層間介電層(interlayer dielectric layer,ILD)於第三犧牲層160上方以填充開口162。
層間介電層145可包含單層或多層。在某些實施方式中，層間介電層包含氧化矽、氮碳化矽、碳氧化矽、氮氧化矽、氮碳氧化矽、氮化矽或低介電常數材料，但可使用其他適當的介電薄膜。可使用化學氣相沉積、電漿輔助化學氣相沉積(PECVD)、或原子層沉積、流動性化學氣相沉積、或旋轉塗佈玻璃製程形成層間介電層145。可執行平坦化製程，例如化學機械研磨製程，移除多餘的材料。在某些實施方式中，藉由平坦化製程，曝露第三犧牲層160(及絕緣蓋層132)的頂面。
第9A至9C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，移除第三犧牲層160，進而形成接觸開口148及149以曝露被第一絕緣層122覆蓋的源極/汲極結構120及121。移除第三犧牲層160的蝕刻操作可為等向性或非等向性。此外，移除第一絕緣層122，進而曝露源極/汲極結構120及121。
當使用鍺基材料(例如鍺或矽鍺)作為第三犧牲層160時，可使用例如為臭氧的電漿乾式蝕刻來執行此蝕刻，或使用濕式蝕刻，此濕式蝕刻使用包含氨水(NH4OH)及過氧化氫(H2O2)的溶液或使用包含氯化氫(HCl)及過氧化氫(H2O2)的溶液。可使用適當的蝕刻操作移除剩下的第一絕緣層122。
當使用矽基材料(例如多晶矽或非晶矽)作為第二犧牲層140時，可使用電漿乾式蝕刻來執行此蝕刻，電漿乾式蝕刻使 用包含氯(Cl2)或三氟化氮(NF3)的氣體或包含氟(F2)的氣體，或使用濕式蝕刻，此濕式蝕刻使用氨水(NH4OH)及/或氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)。當使用旋轉塗佈碳材(spin-on-carbon,SOC)作為第二犧牲層140時，可使用電漿乾式蝕刻來執行此蝕刻，電漿乾式蝕刻使用包含氮氣(N2)及氫氣(H2)的氣體或包含二氧化硫(SO2)及氧氣的氣體。當使用藉由流動性化學氣相沉積形成的氧化矽基材料作為第二犧牲層及/或第三犧牲層時，可使用濕式蝕刻來執行此蝕刻，舉例來說，此濕式蝕刻使用氟化氫(HF)或緩衝氟化氫(buffered HF,BHF)。
在某些實施方式中，開口148、開口149沿Y方向的寬度WCH範圍介於約10nm至約100nm。
第10A至10C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在移除第二及第三犧牲層及移除形成於源極/汲極結構120、121上的第一絕緣層122之後，導電材料填入接觸開口148及149，進而形成源極/汲極接觸150。
在某些實施方式中，矽化物層形成於曝露的源極/汲極結構120、121。形成金屬矽化物的製程包含沉積金屬薄膜於源極/汲極結構上、熱處理以形成金屬矽化物於源極/汲極結構的介面或表面、以及蝕刻製程將多餘的未反應材料移除。金屬矽化物包含鈦矽化物(TiSix)、鎳矽化物(NiSix)、鈷矽化物(CoSix)、鎳鈷矽化物(NiCoSix)及鉭矽化物(TaSix)，但可使用其他適當的矽化物材料。在某些實施方式中，矽化物層的厚度介於約0.5nm至約10nm。在其他實施方式中，矽化物層不是在製造操作的此階段中 形成，並可形成於更早的製造階段，例如在形成第一絕緣層122之前。在某些實施方式中，使用適當的蝕刻操作移除未形成於源極/汲極磊晶層上的金屬薄膜及未形成矽化物層的金屬薄膜。在其他實施方式中，金屬薄膜未被移除並保留。
源極/汲極接觸150可包含單層或多層結構。舉例來說，在某些實施方式中，接觸150包含接觸襯裡層(例如擴散阻障層、黏著層、或其類似物)以及一接觸主體形成於接觸開口149、149中的接觸襯裡層上方。接觸襯裡層可包含鈦、氮化鈦、鉭、氮化鉭、或其藉由原子層沉積、化學氣相沉積、或其類似製程形成的類似物。可藉由沉積導電材料形成接觸主體，例如一或多層鎳、鉭、氮化鉭、鎢、鈷、鈦、氮化鈦、鋁、銅、金、其合金、其組合、或其類似物，但也可使用其他適當的金屬。可執行平坦化製程，例如化學機械研磨，從層間介電層(ILD)145的表面移除多餘材料。
在某些實施方式中，在形成源極/汲極接觸150之後，從鰭板結構104量測的閘極結構高度Hg範圍介於20nm至100nm，閘極結構包含閘極蓋層132，且從鰭板結構104頂端量測的金屬閘極130的高度Hmg範圍介於約10nm至約60nm。
在形成接觸150之後，執行進一步的互補式金屬氧化物半導體(CMOS)製程以形成各種特徵，例如額外的層間介電層、接觸/穿孔、互連線金屬層、及鈍化層等。
第11A至21C圖繪示根據本揭示內容其他實施方式之製造半導體裝置的製程中的各種製程。在第11A至21C圖中，圖式「A」(例如第11A圖、12A圖等)繪示透視示意圖，圖式「B」(例如第11B圖、12B圖等)繪示對應第11A及12A圖中的線段Y1-Y1之沿Y方向的剖面示意圖，圖式「C」(例如第11C圖、12C圖等)繪示對應第11A及12A圖中的線段X1-X1之沿X方向的剖面示意圖。應當理解的是，可於第11A至第21C圖所示的製程之前、製程期間及製程之後提供額外的操作，且作為本方法的額外實施方式，下文敘述的某些操作可被取代或刪除。操作/製程的順序可以互換。與前述第1A至10C圖的實施方式相同或類似的材料、配置、尺寸、及/或製程可用於以下的實施方式，並省略其詳細說明。
第11A至11C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
第11A至11C圖所示的結構實質上與第2A至2C圖所示的結構類似，除了閘極結構尚未形成，並設置虛設閘極電極230、虛設閘極介電層213及閘極遮罩層232來取代金屬閘極130、閘極介電層131及閘極蓋層132。製造虛設閘極結構的操作如前文所述。
第12A至12C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
與第3A至3C圖類似，第二犧牲層140形成於開口116中。
第13A至13C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
與第4A至4C圖類似，使第二犧牲層140凹陷以形成薄化後的第二犧牲層141，進而形成開口144。
第14A至14C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
與第5A至5C圖類似，第三犧牲層160形成於開口144中。
第15A至15C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，在Z方向中使部分第三犧牲層160凹陷至虛設閘極電極122的中間部分的水平，進而形成開口164。藉由回蝕製程及/或濕式蝕刻能使第三犧牲層160凹陷。在某些實施方式中，凹陷後的第三犧牲層160所剩的厚度HSC範圍介於約40nm至約200nm。
第16A至16C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
使用絕緣材料填入開口164，進而形成遮罩層220。在某些實施方式中，遮罩層220由一或多層碳氧化矽、碳化矽、氮氧化矽、氮碳化矽、氮碳氧化矽、氮化矽及/或氧化矽製成。在一實施方式中，使用氮化矽。可透過一或多個製程沉積遮罩層220，例如物理氣相沉積、化學氣相沉積、或原子層沉積，然而可利用任何適當的製程。可使用其他材料及/或製程。可執行平坦化操作，例如回蝕製程或化學機械研磨，平坦化遮罩層的頂面及閘極遮罩層232。藉由平坦化操作，曝露虛設閘極電極層230的頂面。
第17A至17C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，移除虛設閘極電極230及虛設閘極介電層231，進而形成開口235。移除虛設閘極電極230及虛設閘極介電層231的操作請參照前文第1A至1C圖的說明。
第18A至18C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
在移除虛設閘極結構之後，閘極介電層131形成於鰭板結構104的通道區域的上方，且用於金屬閘極130的導電層形成於閘極介電層131上。形成閘極的操作請參照前文第1A至1C圖的說明。
可使用適當的製程形成金屬閘極130，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或其組合。在平坦化操作後，曝露出遮罩層220。
第19A至19C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，使閘極電極層凹陷，進而形成金屬閘極130及閘極蓋開口237。
第20A至20C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
之後，絕緣層132形成於閘極蓋開口237中及遮罩層220上方。在某些實施方式中，用於閘極蓋層132的絕緣層包含氧化矽(SiO2)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、氧化鋁(Al2O3)、氧化鑭(La2O3)、其組合、或其類似物，但可使用其他適當的介電薄膜。可使用例如化學氣相沉積、物理氣相沉積、旋轉塗佈玻璃、或類似製程形成用於閘極蓋層132的絕緣層。可使用其他適當的製程步驟。
第21A至21C圖繪示根據本揭露內容某些實施方式之用於製造鰭式場效電晶體裝置的各種階段之一的視圖。
隨後，可執行平坦化製程，例如化學機械研磨，移除多餘的材料，進而形成閘極蓋層132。
第21A至21C圖的結構實質上與第5A至5C圖的結構相同。隨後，執行與第6A至6C圖說明相同的操作。
第22A至22B圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
在本揭露內容的某些實施方式中，在形成磊晶層以形成源極/汲極結構120、122之前，對應於源極/汲極區域的鰭板104上部被覆蓋層覆蓋，覆蓋層例如為氮化矽，且之後從鰭板106移除覆蓋層，之後形成磊晶層。在此情況下，覆蓋層109留在鰭板104的底部。用於源極/汲極結構120、122的磊晶層形成於鰭板104上，未被覆蓋層109覆蓋。
當使第二犧牲層140凹陷時，使第二犧牲層140凹陷至用於源極/汲極結構120、122的磊晶層的水平。換句話說，薄化後的第二犧牲層141具有的厚度使得薄化後的犧牲層的頂面接觸源極/汲極結構120、122或薄化後的犧牲層的頂面等於源極/汲極結構120、122的底面。
當形成開口149及149(請見第9A至9C圖)時，薄化後的第二犧牲層141並未被蝕刻或僅部分被蝕刻。因此，如第23A圖所示，第二犧牲層141留在源極/汲極接觸150的下方。
第24A至24C圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。
第24A圖實質上與第23B圖相同，其中薄化後的第二 犧牲層141維持在等於或高於源極/汲極結構120、122的底端。在某些實施方式中，薄化後第二犧牲層141的厚度Tge範圍介於約0nm至約45nm。薄化後第二犧牲層可等於或高於或低於源極/汲極結構120、122的底端。
如第24B圖所示，薄化後第二犧牲層141維持低於源極/汲極結構120、122的底端。在某些實施方式中，薄化後第二犧牲層141的厚度Tge範圍介於約0nm至約45nm。薄化後第二犧牲層可等於或高於或低於源極/汲極結構120、122的底端。在其他實施方式中，如第24C圖所示，沒有剩餘第二犧牲層141。
此外，在某些實施方式中，因為第三犧牲層之蝕刻的蝕刻性質，開口162為錐狀，此錐狀的上部寬度大於底部寬度。因此，如第22B圖所示，開口148及149具有相反的錐狀，此錐狀的上部寬度小於底部寬度，且如第23A-B圖所示之後源極/汲極接觸150也具有相反的錐狀。
第25A至25C圖繪示根據本揭露內容某些實施方式之半導體裝置的示意圖。第25B圖為對應第25A圖的線段X2-X2的剖面示意圖，且第25C圖為對應第25A圖的線段X1-X1的剖面示意圖。
在某些實施方式中，在形成開口162(請見第6A至6C圖)的期間，閘極蓋層132的上部被輕微蝕刻。因此，如第25B圖所示，在源極/汲極結構120及121之間的層間介電層145上部為漏斗(funnel)狀，此漏斗狀沿X方向的頂部寬於主體區域。
在某些實施方式中，在形成開口148及149(請見第9A至9C圖)的期間，閘極蓋層132的上部及側壁間隔件134被輕微 蝕刻。因此，如第25C圖所示，在源極/汲極結構120及121之間的層間介電層145上部為漏斗(funnel)狀，此漏斗狀沿X方向的頂部寬於主體區域。
在某些實施方式中，使用鍺作為第三犧牲層160。因此，鍺元素擴散至第二絕緣層146及/或層間介電層145內，且在第二絕緣層146及/或層間介電層145中或表面能找到元素鍺(或以氧化鍺(germanium oxide,GeO)的形式)。
應當理解的是，並非所有的優點都要在本文中討論，所有實施方式或實施例不需要特定的優點，且其他實施方式或實施例可提供不同的優點。
舉例來說，在本揭露內容中，因為使用相對於絕緣層(例如氧化矽基材料、氮化矽基材料)具有較高蝕刻選擇比的材料(例如鍺)作為第二及第三犧牲層，能夠更精確地控制源極/汲極結構及源極/汲極接觸結構的尺寸。利用這些製造方法，材料可輕易地填入側壁間隔件之間的空間以形成無孔隙(voids)的薄膜。此外，側壁間隔件的全部空間能完全用於源極/汲極接觸結構，且對於接觸區域造成較少損壞。因為源極/汲極接觸的面積較寬，藉由對氧化矽及/或氮化矽進行高選擇比蝕刻，能夠形成環覆(wrap-around)式接觸以增加接觸面積。藉由上述結構及方法。能夠避免源極/汲極磊晶層被損壞並形成環覆式接觸結構。
根據本揭露內容的一種態樣，在形成包含有鰭式場效電晶體(FinFET)的半導體裝置的方法中第一犧牲層形成於鰭式場效電晶體的源極/汲極結構及隔離絕緣層上方。使第一犧牲層凹陷使得第一犧牲層的剩餘層形成於隔離絕緣層上，且曝露出源 極/汲極結構的上部。第二犧牲層形成於剩餘層及曝露出的源極/汲極結構上。將第二犧牲層及剩餘層圖案化，進而形成開口。介電層形成於開口中。在形成介電層後，移除經圖案化之第一及第二犧牲層以形成接觸開口於源極/汲極結構上方。導電層形成於接觸開口中。
根據本揭露內容的另一種態樣，在一種形成半導體裝置的方法中，其中半導體裝置包含鰭式場效電晶體(FinFETs)，第一犧牲層形成於第一鰭式場效電晶體結構的第一源極/汲極結構結構、第二鰭式場效電晶體結構的第二源極/汲極結構結構、及隔離絕緣結構上方。第一源極/汲極結構結構配置於第二源極/汲極結構結構旁。使第一犧牲層凹陷使得第一犧牲層的剩餘層形成於隔離絕緣層上，且曝露出第一及第二源極/汲極結構的上部。第二犧牲層形成於剩餘層及曝露的第一及第二源極/汲極結構上。圖案化第二犧牲層及剩餘層，進而形成開口，開口位於第一源極/汲極結構及第二源極/汲極結構之間。介電層形成於開口中。在形成介電層後，移除經圖案化的第一及第二犧牲層以形成第一接觸開口於第一源極/汲極結構上方及形成第二接觸開口於第二源極/汲極結構上方。第一導電層形成於第一接觸開口中且第二導電層形成於第二接觸開口中。
根據本揭露內容的另一種態樣，一種包含鰭式場效電晶體(FinFETs)半導體裝置，包含第一鰭式場效電晶、第二鰭式場效電晶及介電層。第一鰭式場效電晶體包含第一鰭板結構、第一源極/汲極結構及第一源極/汲極接觸，第一鰭板結構沿第一方向延伸，第一源極/汲極接觸與第一源極/汲極結構接觸。第二鰭 式場效電晶體配置於第一鰭式場效電晶體旁，且第二鰭式場效電晶體包含第二鰭板結構、第二源極/汲極結構及第二源極/汲極接觸，第一鰭板結構沿第一方向延伸，第二源極/汲極接觸與第二源極/汲極結構接觸。介電層分隔第一源極/汲極結構及第二源極/汲極結構。介電層由矽基絕緣材料組成，且介電層在第一及第二源極/汲極接觸的其一與介電層之間的介面或介面附近包含鍺。
上文概述若干實施例之特徵結構，使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，可輕易使用本揭露內容作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露內容之精神及範疇，且可在不脫離本揭露內容之精神及範疇的情況下做出對本揭露內容的各種變化、替代及更改。

Claims (10)

  1. 一種製造半導體裝置的方法，該半導體裝置包含一鰭式場效電晶體(FinFET)，包含：形成一第一犧牲層於該鰭式場效電晶體之一源極/汲極結構及一隔離絕緣層上方；使該第一犧牲層凹陷而讓該第一犧牲層的一剩餘層形成於該隔離絕緣結構上，且讓該源極/汲極結構的一上部曝露出；形成一第二犧牲層於該剩餘層及曝露的該源極/汲極結構上；圖案化該第二犧牲層及該剩餘層，而形成一開口；形成一介電層於該開口中；在形成該介電層後，移除經圖案化的該第一及第二犧牲層以形成一接觸開口於該源極/汲極結構上方；以及形成一導電層於該接觸開口中。
  2. 如請求項1所述之方法，其中在形成該第一犧牲層前，一第一絕緣層形成於該源極/汲極結構及該隔離絕緣層上方；在使該第一犧牲層凹陷後，曝露出該第一絕緣層，該第一絕緣層覆蓋該源極/汲極結構的該上部；以及當形成該接觸開口時，移除該第一絕緣層。
  3. 如請求項1所述之方法，更包含：在圖案化該第二犧牲層後及在形成該介電層前，形成一第二絕緣層於該開口中及經圖案化之該第二犧牲層上方。
  4. 如請求項3所述之方法，其中該第二犧牲層由一材料組成，該材料不同於該隔離絕緣層、該第一絕緣層及第二絕緣層。
  5. 如請求項1所述之方法，其中該源極/汲極結構包含一鰭板結構，該鰭板結構嵌入該隔離絕緣層，且一或多個磊晶層形成於該鰭板結構的一頂端上。
  6. 一種製造半導體裝置的方法，該半導體裝置包含複數個鰭式場效電晶體(FinFETs)，包含：形成一第一犧牲層於一第一鰭式場效電晶體結構的一第一源極/汲極結構結構、一第二鰭式場效電晶體結構的一第二源極/汲極結構結構、及一隔離絕緣結構上方，該第一源極/汲極結構結構配置於該第二源極/汲極結構結構旁；使該第一犧牲層凹陷使得該第一犧牲層的一剩餘層形成於該隔離絕緣層上，且曝露出該第一及第二源極/汲極結構的複數個上部；形成一第二犧牲層於該剩餘層及曝露的該第一及第二源極/汲極結構上；圖案化該第二犧牲層及該剩餘層，而形成一開口，該開口位於該第一源極/汲極結構及該第二源極/汲極結構之間；形成一介電層於該開口中；在形成該介電層後，移除經圖案化的該第一及第二犧牲層以形成一第一接觸開口於該第一源極/汲極結構上方及形成一第二接觸開口於該第二源極/汲極結構上方；以及形成一第一導電層於該第一接觸開口中及形成一第二導電層於該第二接觸開口中。
  7. 如請求項6所述之方法，更包含：在形成該第二犧牲層後，以及在圖案化該第二犧牲層及該剩餘層前，形成一金屬閘極結構於該第一及第二鰭式場效電晶體結構中的至少一個的上方。
  8. 如請求項7所述之方法，其中形成該金屬閘極結構包含：形成一硬遮罩層於該第二犧牲層上方；移除一虛設閘極結構，而形成一閘極空間；形成一金屬閘極於該閘極空間內；以及形成一閘極蓋層於該金屬閘極上方。
  9. 如請求項6所述之方法，其中在形成該第一犧牲層前，一第一絕緣層形成於該第一源極/汲極結構、該第二源極/汲極結構及該隔離絕緣結構上；在使該第一犧牲層凹陷後，曝露出該第一絕緣層，該第一絕緣層覆蓋該第一及第二源極/汲極結構的該些上部；以及當形成該接觸開口時，移除該第一絕緣層。
  10. 一種包含複數個鰭式場效電晶體(FinFETs)半導體裝置，包含：一第一鰭式場效電晶體包含一第一鰭板結構、一第一源極/汲極結構及一第一源極/汲極接觸，該第一鰭板結構沿一第一方向延伸，該第一源極/汲極接觸與該第一源極/汲極結構相接觸；一第二鰭式場效電晶體，配置於該第一鰭式場效電晶體旁，且該第二鰭式場效電晶體包含一第二鰭板結構、一第二源極/汲極結構及一第二源極/汲極接觸，該第二鰭板結構沿該第一方向延伸，該第二源極/汲極接觸與該第二源極/汲極結構相接觸，且該第一及第二源極/汲極接觸的複數個上部之寬度小於複數個底部之寬度；以及一介電層，該介電層分隔該第一源極/汲極結構及該第二源極/汲極結構，其中該介電層由一矽基絕緣材料製成，且該介電層在該第一及第二源極/汲極接觸的其一與該介電層之間的一介面或該介面附近包含鍺。
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