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TWI655679B - 包含鰭式場效電晶體之半導體裝置及其形成方法 - Google Patents

包含鰭式場效電晶體之半導體裝置及其形成方法 Download PDF

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TWI655679B
TWI655679B TW106131054A TW106131054A TWI655679B TW I655679 B TWI655679 B TW I655679B TW 106131054 A TW106131054 A TW 106131054A TW 106131054 A TW106131054 A TW 106131054A TW I655679 B TWI655679 B TW I655679B
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Taiwan
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layer
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forming
fin
effect transistor
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TW106131054A
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TW201830496A (zh
Inventor
Meng Hsuan Hsiao
蕭孟軒
Yee-Chia Yeo
楊育佳
Tung Ying Lee
李東穎
Chih Chieh Yeh
葉致鍇
Original Assignee
Taiwan Semiconductor Manufacturing Co., Ltd.
台灣積體電路製造股份有限公司
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Abstract

在形成包含鰭式場效電晶體之半導體裝置的方法中，在鰭式場效電晶體結構的源極/汲極結構和隔離絕緣層上形成第一犧牲層。圖案化第一犧牲層，從而形成開口。形成第一襯墊層於開口底部的隔離絕緣層上和圖案化第一犧牲層的至少一側壁上。在形成第一襯墊層之後，於開口內形成介電層。在形成介電層之後，移除圖案化第一犧牲層，從而在源極/汲極結構上形成接觸開口。形成導電層於接觸開口內。

Description

包含鰭式場效電晶體之半導體裝置及其形成方法
本發明實施例係關於一種半導體積體電路及其製造方法，且特別係關於一種包含鰭式場效電晶體之半導體裝置及其形成方法。
為了追求更高的裝置密度、更佳的效能及更低的成本，半導體產業已進入奈米等級技術。隨著此項進展，來自製造與設計兩方面的挑戰導致了三維結構的設計，例如：鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)和使用具有高介電常數(high-k)材料的金屬閘極結構。金屬閘極結構通常藉由使用閘極替代技術(gate replacement technologies)來製造，並且使用外延生長法(epitaxial growth method)形成源極和汲極。
依據本發明實施例之一態樣係提供一種形成包含鰭式場效電晶體之半導體裝置的方法。此方法包含形成第一犧牲層於隔離絕緣層及鰭式場效電晶體結構之源極/汲極 結構的上方。圖案化第一犧牲層，從而形成一開口。形成第一襯墊層於開口底部的隔離絕緣層上及圖案化第一犧牲層的至少一側面上。形成第一襯墊層之後，形成介電層於開口內。形成介電層之後，移除圖案化第一犧牲層，從而形成接觸開口於源極/汲極結構的上方。形成導電層於接觸開口內。
依據本發明實施例之一態樣係提供一種形成包含鰭式場效電晶體之半導體裝置的方法。此方法包含形成第一犧牲層於隔離絕緣層、第一鰭式場效電晶體結構之第一源極/汲極結構及第二鰭式場效電晶體結構之第二源極/汲極結構上。第一源極/汲極結構設置於鄰近第二源極/汲極結構。第一鰭式場效電晶體結構及第二鰭式場效電晶體結構包含一閘極結構以及複數個側壁間隔物，且該些側壁間隔物形成在與該閘極結構的相對側上。圖案化第一犧牲層，從而形成一開口於第一源極/汲極結構與第二源極/汲極結構之間。形成介電層於開口內。形成介電層之後，移除圖案化第一犧牲層，從而形成第一接觸開口於第一源極/汲極結構上方以及第二接觸開口於第二源極/汲極結構上方。形成第一導電層於第一接觸開口內以及第二導電層於第二接觸開口內。第一犧牲層的材料不同於隔離絕緣層、介電層及這些側壁間隔物的材料。
依據本發明實施例之一態樣係提供一種包含鰭式場效電晶體之半導體裝置。此半導體裝置包含第一場效電晶體、第二場效電晶體、介電層、以及襯墊層。第一場效電晶體包含第一鰭片結構、第一源極/汲極結構、以及第一源極/汲極接點。第一鰭片結構沿第一方向延伸。第一源極/汲極接點與第一源極/汲極結構接觸。第二場效電晶體設置於鄰近第一場效電晶體。第二場效電晶體包含第二鰭片結構、第二源極/汲 極結構、以及第二源極/汲極接點。第二鰭片結構沿第一方向延伸。第二源極/汲極接點與第二源極/汲極結構接觸。介電層將第一源極/汲極結構和第二源極/汲極結構分離。襯墊層設置於介電層與第一源極/汲極接點之間，且襯墊層的材料不同於介電層的材料。
101‧‧‧基板
102‧‧‧鰭片結構
103‧‧‧底部
104‧‧‧上部
105‧‧‧隔離絕緣層
106‧‧‧第一鰭片襯墊層
108‧‧‧第二鰭片襯墊層
115‧‧‧第一犧牲層
116‧‧‧開口
120‧‧‧源極/汲極結構
121‧‧‧源極/汲極結構
122‧‧‧第一絕緣層
127‧‧‧矽化物層
130‧‧‧閘電極
131‧‧‧閘極介電層
132‧‧‧閘極蓋層、頂蓋絕緣層
133‧‧‧功函數調節層
134‧‧‧側壁間隔物
140‧‧‧第二犧牲層
141‧‧‧殘片
144‧‧‧開口
145‧‧‧層間介電層
146‧‧‧第二絕緣層
148、149‧‧‧接觸開口
150‧‧‧源極/汲極接點
150A‧‧‧下部區域
150B‧‧‧上部區域
220‧‧‧遮罩層
230‧‧‧虛擬閘極電極層
231‧‧‧虛擬閘極介電層
232‧‧‧閘極遮罩層
235‧‧‧開口
237‧‧‧閘極蓋開口
θ‧‧‧角度
X、Y、Z‧‧‧方向
WSD、Wsp、WCH‧‧‧寬度
Hfin‧‧‧鰭片高度
Hsc‧‧‧剩餘厚度
Hsacr、Hg、Hmg‧‧‧高度
A1、A2、A3‧‧‧區域
W1、W2、W3‧‧‧寬度
T1、T2、T3‧‧‧高度
X1-X1、X2-X2、Y1-Y2‧‧‧線段
為讓本發明實施例之上述和其他目的、特徵、優點與實施例能更明顯易懂，在閱讀下述的說明書時請參照所附圖式。值得注意的是，根據業界的標準做法，各種特徵並非按比例繪製。事實上為清楚說明，此些特徵的尺寸可任意放大或縮小。
第1A、1B及1C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第2A、2B及2C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第3A、3B及3C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第4A、4B及4C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第5A、5B及5C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第6A、6B、6C及6D圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第7A、7B及7C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第8A、8B及8C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第9A、9B及9C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第10A、10B及10C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第11A、11B及11C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第12A、12B及12C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第13A、13B及13C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第14A、14B及14C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第15A、15B及15C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第16A、16B及16C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。
第17A及17B圖繪示本揭示內容中，半導體裝置的剖面示意圖。
第18圖繪示本揭示內容中，半導體裝置的剖面示意圖。
第19A及19B圖繪示本揭示內容中，半導體裝置的剖面示意圖。
第20A及20B圖繪示本揭示內容中，半導體裝置的剖面示意圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵係形成在第二特徵上或上方，此一敘述不但包含第一特徵和第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵和第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。此外，為了簡化及明確敘述，圖式中各種特徵的尺寸可任意地繪製。
除此之外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本揭露中所使用的空間相對用語同樣可相應地進行解釋。此外，「由...構成」的用語可以泛指「包含」或「由...組成」。再者，在以下的製造過程中，在所描述的操作中/之間可以存在一個或多個額外操作，且操作順序亦可以改變。
本發明實施例係關於一種鰭式場效電晶體(FinFET)之形成接點至源極/汲極(S/D)結構的方法，其包含在S/D結構上方圖案化開口以形成接點的方法。本發明實施例不僅適用於FinFET，而且適用於雙閘極(double-gate)、環繞閘極(surround-gate)、Ω閘極(omega-gate)或環繞式閘極電晶體(gate-all-around transistors)、二維場效電晶體(2-dimensional FET)及/或奈米線電晶體(nanowire transistors)或任何具有源極/汲極外延生長流程的合適裝置。
第1A圖至第7C圖繪示本揭示內容中，半導體裝置於各製造階段的示意圖。在各種視圖和示例性實施方式中，相同的元件符號代表相同的元件。在第1A圖至第7C圖中，「A」圖(例如第1A圖，第2A圖等)代表透視圖，「B」圖(例如第1B圖，第2B圖等)係繪示出與第1A圖所示線段Y1-Y1對應之Y方向的剖面示意圖，且「C」圖(例如第1C圖，第2C圖等)係繪示出與第1A圖所示線段X1-X1對應之X方向的剖面示意圖。應理解，對於此方法的其他實施方式可以在第1A圖至第7C圖所繪示的處理流程之前、期間和之後提供額外的操作，並且可以取代或消除一些如下所述的操作。這些操作/流程可以互相交換。
首先請參閱第1A圖至第1C圖。第1A圖至第1C圖繪示出在各製造階段形成FinFET結構的示意圖。如第1A圖至第1C圖所示，源極/汲極(S/D)結構120、121和金屬閘電極130與功函數調節層133和閘極介電層131一起形成在基板101上。在一些實施方式中，S/D結構120用於p通道(p-channel)場效電晶體，而S/D結構121用於n通道(n-channel)場效電晶體(亦即，不同的導電型態)。在其他實施方式中，S/D結構120和121都用於p通道或n通道場效電晶體(亦即，相同的導電型態)。此結構可以藉由以下製造作業來形成。
第1A圖至第1C圖顯示具有一個或多個鰭片結構的基板101，其中繪示出兩個鰭片結構102。可以理解的是，為了說明目的而繪示出兩個鰭片結構，但是在其他實施方式中可以包含任何數量的鰭片結構。在一些實施方式中，形成一個或多個虛擬鰭片結構(dummy fin structures)並與主動鰭式場效電晶體(active FinFET)的鰭片結構相鄰。當閘電極130沿Y方向延伸時，鰭片結構102沿X方向延伸且從基板的Z方向上突出。
依據設計的需求(例如，p型基板或n型基板)，基板101可以包含各種摻雜區域。在一些實施方式中，摻雜區域可以摻雜p型或n型摻雜劑。舉例來說，摻雜區域可以摻雜p型摻雜劑，例如硼(boron)或二氟化硼(BF2)；n型摻雜劑，例如磷(phosphorus)或砷(arsenic)；及/或其組合。摻雜區域可以被用以配置在n型FinFET，或者可以被用以配置在p型FinFET。
在一些實施方式中，基板101可以使用合適的元素半導體製成，例如矽、金剛石或鍺；合適的合金或化合物半導體，例如IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn，SiSn，SiGeSn)、III-V族化合物半導體(例如，砷化鎵、砷化銦鎵(InGaAs)、砷化銦、磷化銦、銻化銦、磷砷化鎵或磷化銦鎵等)等。此外，基板101可以包含外延層(epi-layer)和/或可以包含絕緣體上的矽(silicon-on-insulator，SOI)結構，其中外延層可以被應變以增強性能。
形成鰭片結構102可以使用，例如圖案化製程以形成溝槽，使得溝槽形成在相鄰的鰭片結構102之間。以下將更詳細地討論，將鰭片結構102用於形成FinFET。
諸如淺溝槽隔離(Shallow Trench Isolation，STI)105的隔離絕緣層設置於基板101上方的溝槽中。在形成隔離絕緣層105之前，在一些實施方式中，於基板101上及鰭片結構102底部103的側壁上形成一個或多個襯墊層。在一些實施方式中，襯墊層包含第一鰭片襯墊層106以及第二鰭片襯墊層108。第一鰭片襯墊層106形成於基板101上及鰭片結構102底部103的側壁上，而第二鰭片襯墊層108形成於第一鰭片襯墊層106上。在一些實施方式中，每個襯墊層的厚度介於約1nm至約20nm之間。
在一些實施方式中，第一鰭片襯墊層106包含氧化矽並具有介於約0.5nm至約5nm之間的厚度，而第二鰭片襯墊層108包含氮化矽並具有介於約0.5nm至約5nm之間的厚度。儘管可以使用任何合適的製程來形成，但是襯墊層係藉由一種或多種製程來沉積，例如物理氣相沉積(PVD)，化學氣相沉積(CVD)，或原子層沉積(ALD)。
隔離絕緣層105可以使用合適的介電材料來製成，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數介電質(low-k dielectrics)，諸如碳摻雜的氧化物、極低介電常數介電質(extremely low-k dielectrics)，諸如多孔碳摻雜二氧化矽、聚合物，諸如聚醯亞胺、這些的組合或類似物。在一些實施方式中，儘管可以使用任何合適的製程來形成，但是隔離絕緣層105係藉由如CVD、可流動CVD(Flowable CVD，FCVD)或旋塗製程的方式來形成。接著，使用例如蝕刻製程、化學機械拋光或類似的製程來移除在鰭片結構102頂表面上方延伸的部 分隔離絕緣層105以及在鰭片結構102頂表面上方的部分襯墊層。
在一些實施方式中，如第1A圖至第1C圖所示，隔離絕緣層105和襯墊層會向下凹陷以暴露鰭片結構102的上部104。在一些實施方式中，使用單次蝕刻製程或多次蝕刻製程來使隔離絕緣層105和襯墊層凹陷。在隔離絕緣層105係由氧化矽製成的一些實施方式中，蝕刻製程例如可以是乾式蝕刻，化學蝕刻，或溼式清潔蝕刻製程。舉例來說，化學蝕刻可以使用含氟化學物質，例如稀釋氫氟(dilute hydrofluoric，DHF)酸。在形成鰭片結構之後，在一些實施方式中，鰭片高度Hfin約為30nm或更高，例如約50nm或更高。在一實施方式中，鰭片高度介於約40nm至約80nm之間。可以理解的是，鰭片高度可以透過後續的製程來修改。其他的材料，製程和尺寸亦可以被使用。
在形成鰭片結構102之後，在暴露的鰭片結構102上形成包含虛擬閘極介電層和虛擬閘電極的虛擬閘極結構。虛擬閘極介電層和虛擬閘電極隨後將被用來定義和形成源極/汲極區域。在一些實施方式中，形成虛擬閘極介電層和虛擬閘電極的方式可以透過沉積及圖案化形成在暴露鰭片結構102上方的虛擬閘極介電層和形成在虛擬閘極介電層上方的虛擬閘電極。可以透過熱氧化，CVD，濺射，或任何其他業界已知的方法來形成虛擬閘極介電層。在一些實施方式中，虛擬閘極介電層可以由一種或多種合適的材料製成，例如氧化矽、氮化矽、SiCN、SiON、以及SiN，低介電常數介電質如摻雜碳的氧化物、極低介電常數介電質如多孔碳摻雜二氧化矽、聚合物如聚醯亞胺、其類似物或其組 合。在一實施方式中，係使用二氧化矽(SiO2)。
接著，在虛擬介電層上形成虛擬電極層。在一些實施方式中，虛擬電極層是導電材料，且可以選自於包含非晶矽(amorphous silicon)、多晶矽(poly silicon)、無定型鍺(amorphous germanium)、多晶鍺(poly germanium)、非晶矽-鍺(amorphous silicon-germanium)、多晶矽-鍺(poly silicon-germanium)、金屬氮化物(metallic nitrides)、金屬矽化物(metallic silicides)、金屬氧化物(metallic oxides)和金屬所組成之群組。可以透過PVD、CVD、濺射沉積或其他業界已知和常用的技術來沉積虛擬電極層。可以使用導電和非導電的其他材料。在一實施方式中，係使用多晶矽(poly-Si)。
可以在虛擬電極層上形成遮罩圖案以助於圖案化。遮罩圖案可以由一層或多層的SiO2、SiCN、SiON、Al2O3、SiN或其他合適的材料製成。透過使用遮罩圖案作為蝕刻遮罩，將虛擬電極層圖案化成虛擬閘電極。在一些實施方式中，虛擬介電層也被圖案化用以定義虛擬閘極介電層。
接著，沿著虛擬閘極結構的側壁形成側壁間隔物134。可以藉由沉積和非等向性(anisotropic)蝕刻沉積在虛擬閘極結構、鰭片結構102及隔離絕緣層105上的絕緣層來形成側壁間隔物134。在一些實施方式中，側壁間隔物134由氮化矽形成，且可以具有單層結構。在替代的實施方式中，側壁間隔物134可以具有包含多層的複合結構。舉例來說，側壁間隔物134可以在氧化矽層上方包含氧化矽層和氮 化矽層。還可以使用其他材料，例如SiO2、SiCN、SiON、SiN、SiOCN、其他低介電常數材料或其組合。在一些實施方式中，側壁間隔物134的厚度在約5nm至約40nm的範圍內。
在形成虛擬閘極結構和側壁間隔物之後，源極/汲極(S/D)結構120和121沿著與虛擬閘極結構相對側形成在鰭片結構102暴露的部分104上。S/D結構120和121可以磊晶(epitaxially)形成於暴露之鰭片結構104的側面和頂面上。在一些實施方式中，鰭片結構104可以是凹陷的，且S/D結構係磊晶形成在凹陷鰭片之暴露的部分上。在源極/汲極區域中使用外延生長材料可以讓源極/汲極區域在FinFET的通道中施加應力。當S/D結構120和121用於不同導電型態的場效電晶體時，在S/D結構121的鰭片結構被例如由SiN製成的保護層覆蓋的同時形成S/D結構120，接著在已形成的S/D結構120被保護層覆蓋的同時形成S/D結構121。
用於S/D結構120和121的材料可以針對n型和p型FinFET的類型而改變，使得一種用於n型FinFET的材料類型得以在通道區域中施加拉伸應力，而另一種用於p型FinFET的材料類型得以施加壓縮應力。舉例來說，可以使用SiP或SiC來形成n型FinFET，並且可以使用SiGe或Ge來形成p型FinFET。亦可以使用其他材料。在一些實施方式中，S/D結構120和/或121包含具有不同組成和/或不同摻雜劑濃度的兩層或更多層的外延層。
S/D結構120和/或121可以藉由摻雜及佈植製程中的一者來植入適合的摻雜劑，或者當材料生長時藉由原 位摻雜(in-situ doping)。舉例來說，對於p型FinFET而言，其通道可以是Si或Si1-xGex，已摻雜的外延薄膜可以是硼摻雜Si1-yGey，其中y等於或大於x，在增強電洞遷移率(hole mobility)方面得以在通道中引起縱向壓縮應變。對於通道可以是Si的n通道FET，已摻雜的外延薄膜例如可以是磷摻雜矽(Si：P)或磷摻雜矽-碳(Si1-zCz：P)。在通道例如是InmGa1-mAs之化合物半導體的情況下，摻雜的外延薄膜例如可以是InmGa1-mAs，其中n小於或等於m。
在一些實施方式中，如第1A圖和第1B圖所示，S/D結構120和/或121在Y方向上的橫截面基本上為六邊形，而在其他實施方式中，S/D結構120和/或121的橫截面可以為菱形、柱狀或棒狀。在一些實施方式中，S/D結構在Y方向上的寬度WSD介於約25nm至約100nm的範圍內。
在形成S/D結構120和121之後，可作為襯墊層或接觸蝕刻停止層(contact etch stop layer，CESL)的第一絕緣層122沉積在虛擬閘極結構的側壁間隔物134上並覆蓋S/D結構120和121。在後續形成介電材料的圖案化製程期間，第一絕緣層122作為蝕刻停止層。在一些實施方式中，第一絕緣層122包含SiO2、SiCN、SiON、SiN或其他合適的介電材料。在一實施方式中，係使用SiN。第一絕緣層122可以由包含上述材料之組合的多個層所製成。
儘管可以使用任何合適的製程來形成，但是第一絕緣層122係藉由PVD、CVD或ALD等一個或多個製程方式來沉積。亦可以使用其他材料和/或方法。在一些實施方式中，第一絕緣層122具有介於約0.5nm至約10nm之間的厚度。在其他實施方式中，可以使用其他厚度。
在形成第一絕緣層122之後，形成第一犧牲層115於第一絕緣層122上方。在一些實施方式中，第一犧牲層115包含一層或多層矽基介電材料(silicon based dielectric material)，例如，SiO2、SiCN、SiON、SiOC、SiOH、SiN或其他合適的介電材料。在一些實施方式中，儘管可以使用其他合適的製程來形成，但是第一犧牲層115係透過如CVD、PVD、ALD、FCVD或旋塗製程的成膜過程來形成。接著，例如使用蝕刻製程、CMP或類似的製程來移除第一絕緣層122的一部分，以暴露虛擬閘電極的上表面。
繼續移除虛擬閘電極和虛擬閘極介電層。移除的過程可以包含一個或多個蝕刻製程。舉例來說，在一些實施方式中，移除製程包含使用乾式蝕刻及濕式蝕刻中任一者的選擇性蝕刻。當使用乾式蝕刻時，處理氣體可以包含CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或其組合。可以選擇性地使用稀釋氣體，例如N2、O2或Ar。當使用濕式蝕刻時，蝕刻溶液(蝕刻劑)可以包含NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O和/或與其類似的蝕刻溶液。可以使用濕式蝕刻製程，例如稀釋的氫氟(HF)酸，去除虛擬閘極介電層。亦可以使用其他的製程和材料。
在去除虛擬閘極結構之後，形成閘極介電層131在鰭片結構104之通道區域的上方。在一些實施方式中，閘極介電層131包含一個或多個高介電常數(high-k)介電層(例如，具有大於3.9的介電常數)。舉例來說，一或多層的閘極介電層可以包含一或多層金屬氧化物或Hf、Al、 Zr的矽酸鹽，其組合，以及其多層。其他合適的材料還包含以金屬氧化物形式形成的La、Mg、Ba、Ti、Pb、Zr，金屬合金氧化物及其組合。示例性材料包含MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3及類似物。形成閘極介電層131的方法包含分子束沉積(molecular-beam deposition，MBD)、ALD、PVD及類似的製程。在一些實施方式中，閘極介電層131具有介於約0.5nm至約5nm的厚度。在一些實施方式中，閘極介電層131也可以形成在側壁間隔物134的側壁上。
在一些實施方式中，在形成閘極介電層131之前，形成界面層(圖未示)於通道區域104上，並且在界面層上形成閘極介電層131。界面層有助於緩衝後續從半導體材料底層形成的高k介電層。在一些實施方式中，界面層可以是化學氧化矽，其係藉由化學反應而形成。舉例來說，可以使用去離子水+臭氧(DIO3)，NH4OH+H2O2+H2O(APM)，或其他方法來形成化學氧化矽。其他實施方式係利用不同的材料或方法來形成界面層。在一些實施方式中，界面層具有介於約0.2nm至約1nm的厚度。
在形成閘極介電層131之後，形成閘電極130在閘極介電層131的上方。閘電極130可以是金屬，其選自於由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt及Zr所組成之群組。在一些實施方式中，閘電極130包含選自於由TiN、 WN、TaN及Ru所組成之群組的金屬。可以使用如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金屬合金和/或可以使用如WNx、TiNx、MoNx、TaNx和TaSixNy的金屬氮化物。在一些實施方式中，閘電極130的厚度介於約5nm至約100nm的範圍內。閘電極130可以使用如ALD、CVD、PVD、電鍍或其組合的合適製程來形成。可以進行平坦化處理，例如CMP，以去除多餘的材料。
在本發明某一實施例中，閘電極130包含設置在閘極介電層131上的一個或多個功函數調節層133。功函數調節層133由TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層的導電性材料所構成或由這些材料中的兩種或更多種的多層所構成。對於n通道FinFET來說，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種作為功函數調節層，而對於p通道FinFET來說，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種作為功函數調節層。亦可以使用其他合適的導電材料。
接著，使閘電極130、閘極介電層131和功函數調節層凹陷，並且在閘電極130上形成閘極蓋層132。在一些實施方式中，當閘電極130主要是由W製成時，可以使用，例如Cl2/O2/BCl3的乾式蝕刻製程，於24℃至150℃的溫度範圍且低於1托耳(torr)的壓力下使閘電極凹陷。
在閘電極130凹陷之後，形成閘極蓋層132於凹槽中，以在後續的製程期間保護閘電極130。在一些實施方式中，閘極蓋層132包含SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、其組合或類似的材料，但是也可以使用其他 合適的介電薄膜。閘極蓋層132可以使用如CVD、PVD、旋塗或類似的製程來形成。亦可以使用其他合適的工藝步驟。可以進行平坦化處理，例如CMP，以去除多餘的材料。
第2A圖至第2C圖繪示本發明實施例中，半導體裝置於各製造階段中之一的示意圖。
如第2A圖至第2C圖所示，至少部分地從S/D結構120和112的兩側區域移除第一犧牲層115，以形成開口116。在一些實施方式中，移除了所有的第一犧牲層115。可以藉由合適的蝕刻操作，例如乾式蝕刻和/或濕式蝕刻，來去除第一犧牲層115。蝕刻操作基本上在第一絕緣層122處終止。在一些實施方式中，第一絕緣層122具有介於約0.5nm至約10nm之間的厚度。
第3A圖至第3C圖繪示本發明實施例中，半導體裝置於各製造階段中之一的示意圖。
在形成開口116之後，形成第二犧牲層140於開口116內。第二犧牲層140是由相對於第一絕緣層122和/或隔離絕緣層105的材料具有更高(例如5或更高)蝕刻選擇性的材料所製成。在一些實施方式中，第二犧牲層140是由一層或多層IV族元素或複合材料所製成，例如Si、SiGe、SiC、Ge、SiGeC和GeSn，其可以是晶體，多晶體或非晶體，且可以是已經過摻雜或未經過摻雜。在其他實施方式中，第二犧牲層140係由SiOC、SiC、SiON、SiCN、SiOCN、SiN和/或SiO2的矽基介電材料或其他合適的材料製成。可以使用鋁基介電材料，例如氧化鋁、碳氧化鋁(aluminum oxy-carbide)和氮氧化鋁(aluminum oxy-nitride)。還可以使用旋塗碳(spin-on-carbon， SOC)。在某些實施方式中，第二犧牲層140係由一層或多層的III-V族化合物半導體製成，其包含GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN和/或AlGaN，但不限於此。儘管可以使用其他合適的方法來形成，但是第二犧牲層140係藉由一種或多種方法沉積，例如PVD、CVD或ALD。亦可以使用其他的材料和/或方法。在一實施方式中，使用非晶體或多晶矽作為第二犧牲層140。在其他實施方式中，非晶體或聚Si1-xGex可以用來作為第二犧牲層140，其中x等於或小於0.4。
在一些實施方式中，第二犧牲層140的沉積溫度保持在約600℃以下。在其他實施方式中，溫度低於約500℃，在某些實施方式中，溫度低於400℃。保持較低的溫度，使得在已形成金屬閘極/高k介電層疊層之閾值電壓(threshold voltage)上的熱衝擊最小化。
可以進行平坦化操作，例如回蝕處理或CMP，以平坦化第二犧牲層140的上表面。藉由平坦化操作以露出閘極蓋層132的上表面。在一些實施方式中，在平坦化操作之後，從第一絕緣層122表面量測的第二犧牲層140的高度Hsacr介於約100nm至約350nm的範圍內。
第4A圖至第4C圖繪示本發明實施例中，半導體裝置於各製造階段中之一的示意圖。
在形成第二犧牲層140之後，在第二犧牲層140的上方形成遮罩圖案，並且藉由使用遮罩圖案作為蝕刻遮罩。透過使用乾式蝕刻對第二犧牲層140進行圖案化，從而在S/D結構120和121之間形成開口144。在一些實施方式中，蝕刻基本上在第一絕緣層122處終止。第4A圖至第4C 圖繪示出在去除遮罩層之後的結構。
遮罩圖案可以透過使用光蝕刻操作(photo-etching operation)圖案化合適的遮罩材料層來形成。蝕刻操作可以包含使用不同電漿氣體的多次蝕刻製程。在一些實施方式中，遮罩圖案在第二犧牲層140和閘極蓋層132的上方沿著X方向延伸。遮罩圖案由一層或多層介電材料製成，例如SiO2、SiN和/或SiON和/或TiN，或其他合適的材料。儘管可以使用其他合適的方法來形成，但是遮罩圖案的材料可以藉由一種或多種方式沉積，例如PVD、CVD或ALD。亦可以使用其他的材料和/或方法。
當使用矽基材料(例如多晶矽或非晶矽)作為第二犧牲層140時，可以使用電漿乾式蝕刻來進行蝕刻，例如可包含HBr的氣體或包含Cl2及SF6的氣體。當使用旋塗碳(SOC)作為第二犧牲層140時，可以使用電漿乾式蝕刻來進行蝕刻，例如可包含N2及H2的氣體或包含SO2及O2的氣體。當使用藉由FCVD形成的矽氧基材料作為第二犧牲層140時，可以使用電漿乾式蝕刻來進行蝕刻，例如可包含碳氟化合物(fluorocarbon)和/或氟的氣體。
當使用鍺基材料(例如Ge或SiGe)作為第二犧牲層140時，可以使用電漿乾式蝕刻來進行蝕刻，例如可包含碳氟化合物的氣體或包含鹵素的氣體。在蝕刻期間，基板可以在介於約20℃至約200℃之間的溫度下加熱。
在一些實施方式中，Y方向上的開口寬度WSP介於約5nm至約100nm的範圍內。在某些實施方式中，開口寬度WSP介於約10nm至約40nm的範圍內。寬度WSP可以視半導體裝置的設計規則和/或類型為其他數值。
如第4A圖至第4C圖所示，應注意，在一些實施方式中，在第二犧牲層140圖案化期間，第一絕緣層122和/或閘極蓋層132基本上不會被蝕刻。換句話說，用於第一絕緣層122和/或閘極蓋層132的材料相對於第二犧牲層140具有較高的蝕刻選擇性(例如，5或更高)(亦即，比第二犧牲層更低的蝕刻速率)。
第5A圖至第5C圖繪示本發明實施例中，半導體裝置於各製造階段中之一的示意圖。
接著，作為襯墊層的第二絕緣層146共型地形成在圖案化第二犧牲層140和隔離絕緣層150的上方。第二絕緣層146也形成在側壁間隔物134和閘極蓋層132上。
在一些實施方式中，第二絕緣層146包含SiO2、SiCN、SiON、SiCN、SiOCN和SiN，但也可以使用其他合適的材料。在一實施方式中，係使用氮化矽基介電材料，例如SiN。第二絕緣層146可以由包含上述材料之組合的多層所製成。在一實施方式中，使用兩層的矽基介電材料作為第二絕緣層146，其中至少一層為氮化矽基材料。在其他實施方式中，第二絕緣層146中的一層可以使用鋁基介電材料。在某些實施方式中，第二絕緣層146包含氮化矽基介電材料以及除了由氮化矽基介電材料以外之材料組成的介電層。
第二絕緣層146中的矽與SiO2中的矽相比具有更高的選擇蝕刻比。舉例來說，在H3PO4中之氮化矽，氧化矽和矽的蝕刻速率分別為約50：5：1。
儘管可以使用任何合適的製程來形成，但是第二絕緣層146係藉由一個或多個製程來沉積，例如PVD、CVD、分子層沉積(Molecular Layer Deposition，MLD)或ALD。亦可以使用其他的材料和/或方法。就ALD來說，舉例而言，矽烷(SiH4)、二氯矽烷(SiH2Cl2)和/或四氯化矽(SiCl4)和/或其他合適的含矽前驅物對於含氮襯墊層來說可以被用來當作ALD製程中的前驅物。
在一些實施方式中，第二絕緣層146的沉積溫度保持在約500℃以下。在其他實施方式中，溫度低於約400℃。保持較低的溫度，使得在已形成金屬閘極/高k介電層疊層之閾值電壓上的熱衝擊最小化。
在一些實施方式中，第二絕緣層146具有介於約1nm至約15nm的厚度。在其他實施方式中，厚度為約3nm至約10nm。在其他實施方式中，也可以使用其他厚度。
在形成第二絕緣層146之後，形成第一層間介電層(ILD)145於第二犧牲層140的上方，以填充開口144。
ILD層145可以包含單層或多層。在一些實施方式中，ILD層145包含SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但也可以使用其他合適的介電薄膜。ILD層145可以藉由CVD、PECVD或ALD、FCVD或旋塗製程形成。可以進行平坦化處理，例如CMP製程，以去除多餘的材料。在一些實施方式中，通過平坦化處理以暴露第二犧牲層140(和閘極蓋層132)的上表面。
在一些實施方式中，當使用FCVD時，可對流動隔離介電前軀物進行固化過程。固化過程可以包含UV固化、臭氧(O3)電漿固化或低溫臭氧電漿+UV固化(LTB+UV固化)，以便將可流動的隔離介電前驅物轉移到如氧化矽層的介電層中。在一些實施方式中，UV固化過程的加工溫度範圍介於約0℃至約10℃。在一些實施方式中，O3電漿固化過程的加工溫度範圍介於約100℃至約250℃。在一些實施方式中，LTB+UV固化過程的加工溫度範圍介於約30℃至約50℃。在一些實施方式中，可以在沉積過程之後僅進行一次固化過程以節省處理時間，但不限於此。可以交替進行沉積製程和固化製程。在其他實施方式中，可流動的隔離介電前驅物也可以透過直接引入氮、氧、臭氧或蒸氣的氧化方式直接轉移到介電層中。
為了進一步提高ILD層的結構密度，在固化處理之後，可以在隔離介電層上進行熱處理製程。熱處理製程包括含熱處理製程(溼式退火)和含氮熱處理製程(乾式退火)的蒸氣。在一些實施方式中，含蒸氣之熱處理的加工溫度範圍介於約400℃至約1000℃，而含氮之熱處理製程的加工溫度範圍介於約1000℃至約1200℃。在其他實施方式中，例如在紫外線熱處理(UVTP)製程中，透過將薄膜暴露於紫外線輻射下，熱處理的溫度可以降低至約400℃。
在一些實施方式中，在固化或處理之後，ILD層可具有小於6的相對介電常數(relative permittivity)。
在其他實施方式中，執行自旋介電質(spin on dielectric，SOD)製程，以形成ILD層145。在此實施方式中，在先前的製程中形成第二絕緣層146、含氮襯墊層，藉由SOD製程以便在接觸隔離區域中的沉積隔離介電層提供合適的間層(inter layer)。因此，可以藉由使用合適的前驅物的SOD方法來形成ILD層。
在形成ILD層145的SOD方法中，前驅物可以是有機矽化合物，例如矽氧烷(siloxane)、甲基矽氧烷 (methylsiloxane)、多晶矽氮烷(polysilazane)和氫倍半矽氧烷(hydrogensilsesquioxane)、全氫多晶矽氮烷(perhydropolysilazane，PHPS)、以及其他合適的材料。SOD前驅物可溶解在相容的有機溶劑中，此有機溶劑常用於旋塗化學品的塗料溶液。合適的有機溶劑包含如二丁醚(dibutyl ether，DBE)、甲苯(toluene)、二甲苯(xylene)、丙稀醯基單甲醚乙酸乙酯(propyleenglycolmonomethyletheracetaat，PGMEA)、乳酸乙酯(ethyl lactate)和異丙醇(isopropyl alcohol，IPA)和類似物，優選地使用二甲苯作為PHPS的溶劑。可以改變溶液中SOD前驅物的濃度，用以調節溶液的稠度(即黏度)和塗層的厚度。在一些實施方式中，可以使用含有SOD前驅物重量約4%至約30%的溶液。在其他實施方式中，使用含有SOD前驅物重量約8%至約20%的溶液。溶液中亦可包含額外少量的添加劑，例如表面活性劑和黏合劑。
在前驅物旋塗的過程中，旋轉晶圓將SOD前驅物從晶圓中心均勻分散到邊緣。在一些實施方式中，對於12吋晶圓來說，SOD前驅物塗層在基板上的旋轉速度可能為100rpm至3000rpm。在一些實施方式中，SOD前驅物的動態分佈速率(dynamic dispense rate)為約1ml/sec，並且在達到主速度之前，分散出來的塗料(dispense puddle)將完全擴散到晶圓的邊緣。因此，SOD前驅物可以完全覆蓋接觸隔離孔的底部並填充開口144。
接著，在SOD沉積之後進行預烘烤製程，以穩定SOD層。在一些實施方式中，預烘烤過程在介於約100℃至約200℃範圍內的溫度下進行。在預烘烤製程之後進行 熱處理，以使SOD層緻密化。在一些實施方式中，熱處理製程介於約400℃至約1100℃的高溫下進行退火製程。退火製程可以是使用包含蒸氣、O2和H2氣體的溼式退火處理或使用包含N2和O2氣體的乾式退火製程。在另一實施方式中，熱處理製程在範圍介於約150℃至約400℃較低的溫度下使用電漿。水蒸氣(H2O)和氫氣(H2)的分壓比，優選地控制在約1×10-11至約1.55的範圍內。
第6A圖至第6D圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。第6D圖繪示出圍繞S/D結構121的示例性透視圖。
接著，移除第二犧牲層140，從而形成接觸開口148和149，以暴露出原本被第一絕緣層122覆蓋的S/D結構120和121。移除第二犧牲層140的蝕刻操作可以是均向性(isotropic)或非等向性(anisotropic)。此外，移除第一絕緣層122，從而暴露S/D結構120和121。
當使用矽基材料(例如多晶矽或非晶矽)作為第二犧牲層140時，可以藉由使用包含Cl2和NF3氣體或包含F2氣體的電漿乾式蝕刻，或者使用NH4OH和/或四甲基胺(tetramethylammonium，TMAH)的濕式蝕刻。當使用旋塗碳(spin-on-carbon，SOC)作為第二犧牲層140時，可以使用電漿乾式蝕刻來進行蝕刻，舉例來說，氣體包含N2和H2氣體或包含SO2和O2氣體。當使用藉由FCVD形成的矽氧基材料作為第二犧牲層時，可以使用濕式蝕刻來進行蝕刻，例如HF或緩衝的HF(buffered HF，BHF)。
當使用鍺基材料(例如Ge或SiGe)作為第二犧牲層140時，可以使用如臭氧的電漿乾式蝕刻來進行蝕刻， 或可以使用含NH4OH和H2O2溶液或含HCl和H2O2溶液的溼式蝕刻。
可以藉由合適的蝕刻操作來去除剩餘的第一絕緣層122。在一些實施方式中，在蝕刻第一絕緣層122的期間，當構成第二絕緣層146的材料與構成第一絕緣層122的材料相同或類似時，第二絕緣層146也會被蝕刻。在某些實施方式中，第二絕緣層146會從接觸開口148和149的壁上被完全移除。然而，即便在這種情況下，第二絕緣層146在一些實施方式中仍會殘留在ILD層145的底部上。
由於第二犧牲層140的蝕刻速率高於其他材料，所以可以在去除第二犧牲層140的同時而不對其他層造成損壞，舉例來說，閘極蓋層132、側壁間隔物134、第一絕緣層122、ILD層145和/或第二絕緣層146。
在一些實施方式中，沿著開口148和149之Y方向的寬度WCH介於約10nm至約100nm的範圍內。在其他實施方式中，寬度WCH介於約15nm至約50nm的範圍內。
第7A圖至第7C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
在去除第二犧牲層以及去除形成在S/D結構120和121上的第一絕緣層122之後，在接觸開口148和149中填充導電材料，從而形成S/D接點150。
在一些實施方式中，在暴露出的S/D結構120和121上形成矽化物層127。可以在S/D結構的側壁部分形成金屬矽化物。形成金屬矽化物的過程可以包含將金屬薄膜沉積在S/D結構上，在S/D結構表面上或界面處使用熱處理以形成金屬矽化物，以及使用蝕刻製程以去除過量未反應的金屬。金屬矽化物包含TiSix、NiSix、CoSix、NiCoSix和TaSix，但也可以使用其他合適的矽化物材料。在一些實施方式中，矽化物層的厚度介於約0.5nm至約10mm。在其他實施方式中，在這個製造操作的階段並不形成矽化物層，而可以在較早的製造階段中形成矽化物層，例如在形成第一絕緣層122之前。在一些實施方式中，金屬薄膜亦形成在第二絕緣層146和隔離絕緣層105上。在一些實施方式中，藉由合適的蝕刻操作來去除於沒有形成在S/D外延層上的金屬薄膜以及沒有被耗損以形成矽化物層的金屬薄膜。在其他實施方式中，保留金屬薄膜而不被去除。
S/D接點150可以包含單層或多層結構。舉例來說，在一些實施方式中，接點150包含接觸襯墊層，如擴散阻擋層、黏合層等，以及形成在接觸開口148和149中之接觸襯墊層上的接觸體。接觸襯墊層可以包含由ALD、CVD等形成的Ti、TiN、Ta、TaN等。接觸體可以藉由如Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、其合金、其組合等的一層或多層的導電材料來形成，但是也可以使用其他合適的金屬。可以進行平坦化處理，例如CMP，以從ILD層145的表面去除多餘的材料。
在一些實施方式中，在形成S/D接點150之後，從鰭片結構104頂部量測包含閘極蓋層132之閘極結構的高度Hg(參見第20A圖)在約20nm至100nm的範圍內，而從鰭片結構104頂部量測金屬閘電極130的高度Hmg(參見第20A圖)在約10nm至60nm的範圍內。
在形成接點150之後，進一步進行CMOS製程以形成各種特徵，例如附加的層間介電層，接點/通孔，互 連金屬層，及鈍化層等。
第8A圖至第16C圖繪示本發明其他實施例中，半導體裝置於各製造階段的示意圖。
在各種視圖和示例性實施方式中，相同的元件符號代表相同的元件。在第8A圖至第16C圖中，「A」圖(例如第8A圖，第9A圖等)代表透視圖，「B」圖(例如第8B圖，第9B圖等)係繪示出與第8A圖和第9A圖所示線段Y1-Y1對應之Y方向的剖面示意圖，且「C」圖(例如第8C圖，第9C圖等)係繪示出與第8A圖和第9A圖所示線段X1-X1對應之X方向的剖面示意圖。應理解，對於此方法的其他實施方式，可以在第8A圖至第16C圖所繪示的處理流程之前、期間和之後提供額外的操作，並且對於本發明附加實施例可以取代或消除一些如下所述的操作。這些操作/流程可以互相交換。以下的實施方式可以採用與上述實施方式相同或相似的材料，構造，尺寸和/或流程，在此省略其詳細的說明。
第8A圖至第8C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
第8A圖至第8C圖所繪示的結構基本上類似於第2A圖至第2C圖所繪示的結構，其不同之處在於沒有形成閘極結構，且虛擬閘電極230、虛擬閘極介電層231和閘極遮罩層232係設置於基板上而不是在閘電極130、閘極介電層131和閘極蓋層132上。製造虛擬閘極結構的操作如上所述。
第9A圖至第9C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
與第3A圖至第3C圖類似，在開口116中形成第二犧牲層140。
第10A圖至第10C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
接著，第二犧牲層140係部分凹陷至虛擬閘電極122在Y方向上中間部分的水平面上，從而形成開口164。第二犧牲層140可以透過回蝕製程和/或濕式蝕刻來形成凹陷。在一些實施方式中，凹陷之第二犧牲層140的剩餘厚度HSC介於約40nm至約200nm的範圍內。
第11A圖至第11C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
在開口164中填充絕緣材料，以形成遮罩層220。在一些實施方式中，遮罩層220係由一層或多層的SiOC、SiC、SiON、SiCN、SiOCN、SiN和/或SiO2所構成。在一實施例中，係使用SiN。儘管可以使用任何合適的製程來形成，但是遮罩層220係藉由一種或多種製程來沉積，例如PVD、CVD或ALD。亦可以使用其他材料和/或方法。可以進行平坦化操作，例如回蝕處理或CMP，以平坦化遮罩層和閘極遮罩層232的上表面。透過平坦化的操作，以暴露出閘電極層230的上表面。
第12A圖至第12C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
接著，移除虛擬閘電極230以及虛擬閘極介電層231，從而形成開口235。上述關於第1A圖至第1C圖已說明了移除的操作。
第13A圖至第13C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
在移除虛擬閘極結構之後，在鰭片結構104的通道區域上形成閘極介電層131，並且在閘極介電層131上形成用於閘電極130的導電層。上述形成閘電極的操作可以參照上述關於第1A圖至第1C圖的說明。
可以使用合適的製程，如ALD、CVD、PVD、電鍍或其組合，來形成閘電極130。可以進行平坦化處理，如CMP，以去除多餘的材料。在平坦化操作之後，使得遮罩層220暴露出來。
第14A圖至第14C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
接著，將閘電極層凹陷，以形成閘電極130和閘極蓋開口237。
第15A圖至第15C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
繼續在閘極蓋開口237中及遮罩層220上形成絕緣層132。在一些實施方式中，用於閘極蓋層132的絕緣層包含SiO2、SiCN、SiON、SiN、Al2O3、La2O3及其組合等，但也可以使用其他合適的介電薄膜。用於閘極蓋層132的絕緣層可以使用如CVD、PVD、旋塗等方式形成。亦可以使用其他合適的製程步驟。
第16A圖至第16C圖繪示本發明實施例中，FinFET裝置於各製造階段中之一的示意圖。
接著，可以進行如CMP的平坦化處理，以去除過量的絕緣材料和遮蓋層220，從而形成閘極蓋層132。
第16A圖至第16C圖所繪示的結構與第3A圖至第3C圖所繪示的結構實質上相同。繼續執行與第4A圖至 第7C圖所述相同的操作。
第17A圖以及第17B圖繪示出分別對應於第7A圖沿線段Y1-Y1的剖面示意圖以及第7B圖區域A1的剖面示意圖。
如第17A圖所示，在本揭示的一些實施方式中，第二絕緣層146介於由導電材料製成的接點150與ILD層145之間。此外，在一些實施方式中，第一絕緣層122介於第二絕緣層146與隔離絕緣層105之間。導電材料150部分地滲透到第二絕緣層146的底部與隔離絕緣層105表面之間的空間中。在一些實施方式中，第一絕緣層、第二絕緣層和隔離絕緣層彼此係由不同的介電材料製成。
此外，在一些實施方式中，接點150的導電材料係直接設置在隔離絕緣層105上，而不插入另一介電層。
如第17B圖所示，在本揭示的一些實施方式中，第二犧牲層140的殘片141(例如，非晶矽或多晶矽)殘留在第二絕緣層146的底部和/或第二絕緣層146與第一絕緣層122之間。
第18圖繪示本發明實施例中，半導體裝置的剖面示意圖。
由於蝕刻第二犧牲層的蝕刻性質，在一些實施方式中，開口144具有上部寬度大於底部寬度的錐形形狀。於是，如第18圖所示，開口148和149具有上部寬度小於底部寬度的倒置的錐形形狀(reverse tapered shape)，因此S/D接點150也具有倒置的錐形形狀。由ILD層145的上表面和靠近頂部接點150側所形成的角度θ小於90度。在一些實施方式中，60度<θ<85度。
第19A圖及第19B圖繪示本發明實施例中，半導體裝置的剖面示意圖。第19A圖係對應第7A圖中線段X2-X2(鰭片結構之間)，以及第19B圖係第19A圖中區域A3的放大圖。
如第19A圖及第19B圖所示，第一絕緣層122和第二絕緣層146插入在ILD層145與閘極結構的側壁間隔物134之間。
第20A及20B圖繪示本發明實施例中，半導體裝置的剖面示意圖。第20A圖及第20B圖係對應於第7C圖中的區域A2。
第20A圖及第20B圖繪示出接點150沿著X方向的各種剖面型態。在一些實施方式中，接點150基本上具有矩形形狀，因為側壁間隔物134並未被蝕刻且其側表面保持完整沒有損壞。在一些實施方式中，S/D外延層120的上部具有如第20A圖所示的凹陷部分。在其他實施方式中，S/D外延層120的上部具有凹槽狀、凸起狀或扁平狀。
在一些實施方式中，寬度W1基本上是固定的(除了在S/D外延層120的凹陷部份中)，並介於約10nm至約40nm的範圍內，且高度T1介於約20nm至約100nm的範圍內。在一些實施方式中，接點150的橫截面形狀是漸縮的，即梯形形狀。
在某些實施方式中，於形成開口144和/或開口148、149的期間，側壁間隔物134的上部被毀損(蝕刻)。因此，接點150具有兩個區域，上部區域150B和下部區域150A。接點150的上部區域150B在X方向上具有比主體區域更寬的漏斗形狀(funnel shape)。貫通下部區域150A高 度T2的寬度W2基本上是固定的(除了S/D外延層120的凹陷部份之外)。在一些實施方式中，寬度W2介於約10nm至約40nm的範圍內，且高度T2介於約20nm至約100nm的範圍內。在一些實施方式中，T2>T3。在某些實施方式中，T2>2×T3。
上部區域150B的寬度會隨著高度T3的增加而改變(例如，增加)。在一些實施方式中，接點150頂部的寬度W3大於寬度W2，且介於約10nm至約46nm的範圍內。在一些實施方式中，T3小於7nm。在某些實施方式中，W3>W2且W3-W2小於約6nm。
請知悉，並非所有的優點皆須於此敘述，也沒有特別的優點是所有的實施方式和例子皆具備的，其他的實施方式或例子可能提供不同的優點。
舉例來說，於本發明實施例中，由於使用了具有相對於絕緣層(例如，矽氧基材料、矽氮基材料)更高蝕刻選擇性的材料(例如Si)作為第二犧牲層，因此可以更精確地控制S/D結構和S/D接點結構的尺寸。透過這些製造方法，材料可以很容易地填充在側壁間隔物之間的空間中，以形成無空隙的薄膜(void-free film)。此外，側壁間隔物之間的整個空間可以完全用於S/D接點，且對接觸區域造成較小的損傷。由於S/D接點面積較寬，可以透過對氧化矽和/或氧化氮進行較高的選擇性蝕刻來形成環繞接點(wrap-around contact)以獲得接觸面積。通過上述的結構和方法，可以避免S/D外延層被損壞並得以形成環繞接點結構。除此之外，第二絕緣層(襯墊層)設置在ILD與接觸金屬之間以及金屬閘極與ILD之間，可以防止氧氣和/或水分從ILD滲透到接 觸區域和/或S/D外延層。
根據本發明實施例之一態樣，在形成包含鰭式場效電晶體(FinFET)之半導體裝置的方法中，形成第一犧牲層於隔離絕緣層及鰭式場效電晶體結構之源極/汲極結構的上方。圖案化第一犧牲層，從而形成開口。形成第一襯墊層於開口之底部的隔離絕緣層上及圖案化第一犧牲層之至少一側面上。形成第一襯墊層之後，形成介電層於開口內。形成介電層之後，移除圖案化第一犧牲層，從而形成一接觸開口於源極/汲極結構的上方。形成導電層於接觸開口內。
根據本發明實施例之另一態樣，在形成包含鰭式場效電晶體(FinFET)之半導體裝置的方法中，形成第一犧牲層於隔離絕緣層、第一鰭式場效電晶體結構之第一源極/汲極結構及第二鰭式場效電晶體結構之第二源極/汲極結構上。第一源極/汲極結構設置於鄰近第二源極/汲極結構。第一及第二鰭式場效電晶體結構包含一閘極結構以及複數個側壁間隔物，且此些側壁間隔物形成在與閘極結構相對側上。圖案化第一犧牲層，從而形成一開口於第一源極/汲極結構與第二源極/汲極結構之間。形成介電層於開口內。形成介電層之後，移除圖案化第一犧牲層，從而形成第一接觸開口於第一源極/汲極結構上方以及第二接觸開口於第二源極/汲極結構上方。形成第一導電層於第一接觸開口內以及第二導電層於第二接觸開口內。第一犧牲層的材料不同於隔離絕緣層、介電層及此些側壁間隔物的材料。
根據本發明實施例又另一態樣，包含鰭式場效電晶體(FinFET)之半導體裝置包含第一和第二場效電晶體以及介電層。第一場效電晶體包含第一鰭片結構、第一源極 /汲極結構、以及第一源極/汲極接點。第一鰭片結構沿第一方向延伸，而第一源極/汲極接點與第一源極/汲極結構接觸。第二場效電晶體設置於鄰近第一場效電晶體且包含第二鰭片結構、第二源極/汲極結構、以及第二源極/汲極接點。第二鰭片結構沿第一方向延伸，而第二源極/汲極接點與第二源極/汲極結構接觸。介電層將第一源極/汲極結構和第二源極/汲極結構分離。襯墊層設置於介電層與第一源極/汲極接點之間，且襯墊層的材料不同於介電層的材料。
雖然本發明實施例實施方式如上，然其並非用以限定本揭示，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種形成包含鰭式場效電晶體之半導體裝置的方法，該方法包含：形成一第一犧牲層於一隔離絕緣層及一鰭式場效電晶體結構之一源極/汲極結構的上方；圖案化該第一犧牲層，從而形成一開口；形成一第一襯墊層於該開口之一底部的該隔離絕緣層上及該圖案化第一犧牲層之至少一側面上；形成該第一襯墊層之後，形成一介電層於該開口內；形成該介電層之後，移除該圖案化第一犧牲層，從而形成一接觸開口於該源極/汲極結構的上方；以及形成一導電層於該接觸開口內。
  2. 如請求項1所述之方法，其中：於形成該第一犧牲層之前，形成一第二襯墊層於該源極/汲極結構和該隔離絕緣層的上方，以及於移除該第一犧牲層之後，移除覆蓋在該源極/汲極結構上部的該第二襯墊層。
  3. 如請求項1所述之方法，於形成該第一犧牲層之前，更包含：形成一第二犧牲層於該源極/汲極結構及該隔離絕緣層的上方；以及至少部分地移除該第二犧牲層，從而形成一開口於該源極/汲極結構的上方。
  4. 如請求項1所述之方法，於形成該第一犧牲層之前，更包含形成該場效電晶體之一金屬閘極結構。
  5. 如請求項1所述之方法，於形成該第一犧牲層之後，更包含形成該場效電晶體之一金屬閘極結構。
  6. 一種形成包含鰭式場效電晶體之半導體裝置的方法，該方法包含：形成一第一犧牲層於一隔離絕緣層、一第一鰭式場效電晶體結構之一第一源極/汲極結構及一第二鰭式場效電晶體結構之一第二源極/汲極結構上，該第一源極/汲極結構設置於鄰近該第二源極/汲極結構，該第一鰭式場效電晶體結構及該第二鰭式場效電晶體結構包含一閘極結構以及複數個側壁間隔物，且該些側壁間隔物形成在該閘極結構的相對側上；圖案化該第一犧牲層，從而形成一開口於該第一源極/汲極結構與該第二源極/汲極結構之間；形成一介電層於該開口內；形成該介電層之後，移除該圖案化第一犧牲層，從而形成一第一接觸開口於該第一源極/汲極結構上方以及一第二接觸開口於該第二源極/汲極結構上方；以及形成一第一導電層於該第一接觸開口內以及一第二導電層於該第二接觸開口內，其中該第一犧牲層的材料不同於該隔離絕緣層、該介電層及該些側壁間隔物的材料。
  7. 如請求項6所述之方法，於形成該介電層之前，更包含形成一第一襯墊層於該開口之一底部的該隔離絕緣層上以及該圖案化第一犧牲層的至少一側壁上。
  8. 如請求項6所述之方法，其中：形成該第一犧牲層之前，一第二襯墊層形成於該第一及該第二源極/汲極結構及該隔離絕緣層的上方，以及移除該第一犧牲層之後，移除覆蓋該源極/汲極結構上部之該第二襯墊層。
  9. 如請求項6所述之方法，其中於形成該介電層之前，保留該第二襯墊層於該開口之一底部。
  10. 一種包含鰭式場效電晶體之半導體裝置，包含：一第一場效電晶體，包含一第一鰭片結構沿一第一方向延伸，一第一源極/汲極結構，以及一第一源極/汲極接點與該第一源極/汲極結構接觸；一第二場效電晶體，設置於鄰近該第一場效電晶體且包含一第二鰭片結構沿該第一方向延伸，一第二源極/汲極結構，以及一第二源極/汲極接點與該第二源極/汲極結構接觸；一介電層，將該第一源極/汲極結構和該第二源極/汲極結構分離；一襯墊層，設置於該介電層與該第一源極/汲極接點之間，且該襯墊層的材料不同於該介電層的材料；以及一隔離絕緣層，嵌埋於該第一鰭片結構和該第二鰭片結構的底部，其中該襯墊層的一部分設置在該介電層與該隔離絕緣層之間。
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