TWI652781B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包含一第一晶粒；一第二晶粒，位於該第一晶粒上方或至少局部接觸該第一晶粒；一重佈線層(redistribution layer，RDL)，位於該第二晶粒上方；一傳導柱，延伸於該第一晶粒與該重佈線層之間；以及一模製件(molding)，環繞該第一晶粒、該第二晶粒與該傳導柱，其中該第一晶粒與該重佈線層藉由該傳導柱而電性連接。

Description

半導體結構及其製造方法

本揭露係關於一種半導體結構，特別關於在該半導體結構中彼此堆疊的一些晶粒以及電性連接該等晶粒與重佈線層(RDL)的一些傳導柱。再者，本揭露係關於包括該等堆疊的晶粒與該等傳導柱之半導體結構的製造方法。

半導體裝置對於許多現代應用而言是重要的。隨著電子技術的進展，半導體裝置的尺寸越來越小，而功能越來越大且整合的電路量越來越多。由於半導體裝置的規模微小化，在單一模組中，整合且封裝各種形式與尺寸之進行不同功能的半導體裝置。實現各種製造操作用於整合各種形式的半導體裝置。 然而，半導體裝置的製造與整合涉及許多複雜的步驟與操作。具有低輪廓與高密度之半導體裝置的整合變得越來越複雜。半導體裝置的製造與整合複雜度增加可能造成缺陷，例如電互連不良、組件脫層、或高產量損失。因此，持續需要改良半導體裝置的結構與製造製程。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的實施例提供一種半導體結構，包括一第一晶粒；一第二晶粒，位於該第一晶粒上方且至少局部接觸該第一晶粒；一重佈線層(RDL)位於該第二晶粒上方；傳導柱延伸於該第一晶粒與該重佈線層之間；以及模製件環繞該第一晶粒、該第二晶粒與該傳導柱，其中該第一晶粒與該重佈線層藉由該傳導柱而電性連接。 在本揭露的一些實施例中，該第一晶粒包含一第一表面以及與該第一表面對立的一第二表面，該第一表面至少局部接觸該第二晶粒，以及該第二表面至少局部自該模製件暴露。 在本揭露的一些實施例中，該第二晶粒包含一第三表面以及與該第三表面對立的一第四表面，該第三表面與該重佈線層交界，以及該第四表面至少局部接觸該第一晶粒。 在本揭露的一些實施例中，該傳導柱包含銅、銀、或金。 在本揭露的一些實施例中，該傳導柱的一高度與該第二晶粒的一厚度實質相同。 在本揭露的一些實施例中，該半導體結構另包括一第三晶粒位於該第一晶粒上方，或至少局部接觸該第一晶粒。 在本揭露的一些實施例中，該半導體結構另包括一第二傳導柱延伸於該第三晶粒與該重佈線層之間，或是延伸於該第三晶粒與該第二晶粒之間。 在本揭露的一些實施例中，該第二傳導柱的一高度實質等於該第一晶粒及該第二晶粒的一總厚度。 在本揭露的一些實施例中，該第一晶粒與該第二晶粒係垂直錯位(vertically misaligned)。 在本揭露的一些實施例中，該第一晶粒的一部分自該第二晶粒突出，或該第一晶粒的一側壁自該第二晶粒突出。 在本揭露的一些實施例中，該重佈線層包含一介電層，該介電層至少局部交界該第二晶粒以及受到該介電層環繞的一傳導件。 在本揭露的一些實施例中，該第一晶粒包含一第一墊件位於該第一晶粒上方，該第二晶粒包含一第二墊件位於該第二晶粒上方，以及該第一墊件電耦合該第二墊件。 在本揭露的一些實施例中，一傳導凸塊位於該重佈線層上方。 本揭露的實施例提供一種半導體結構的製造方法，包括提供一載體；配置一第一晶粒於該載體上方；配置一第二晶粒於該第一晶粒上方；形成一傳導柱於該第一晶粒上方，該傳導柱自該第一晶粒延伸；形成一模製件，以環繞該第一晶粒與該第二晶粒；形成一重佈線層於該第二晶粒與該傳導柱上方；以及移除該載體。 在本揭露的一些實施例中，形成該傳導柱包含移除該模製件的一部分以形成朝向該第一晶粒延伸的一凹部，以及配置一傳導材料於該凹部內以形成該傳導柱。 在本揭露的一些實施例中，藉由雷射鑽孔或蝕刻，移除該模製件的該部分。 在本揭露的一些實施例中，該模製件環繞該傳導柱。 在本揭露的一些實施例中，該方法另包括配置一第三晶粒於該載體上方，其中該第一晶粒位於該第三晶粒上方或至少局部接觸該第三晶粒；以及形成一第二傳導柱於該第三晶粒上方並且自該第三晶粒延伸至該重佈線層或自該第三晶粒延伸至該第二晶粒。 在本揭露的一些實施例中，藉由電鍍，形成該傳導柱。 在本揭露的一些實施例中，該方法另包括配置一傳導凸塊於該重佈線層上方。 本揭露係關於一種半導體結構，包括一些彼此堆疊的晶粒；一些傳導柱，自該等晶粒其中之一延伸並且電性連接一重佈線層或在該堆疊晶粒下方的一電路。本揭露提供之半導體結構藉由延伸於晶粒與重佈線層之間的傳導柱電性連接該晶粒與該重佈線層。此架構使得該晶粒可被配置於另一晶粒上方，可最小化或縮小該半導體結構的整體尺寸。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 本揭露係關於一種半導體結構，包括彼此堆疊的一些晶粒、自該等晶粒之一延伸且與重佈線層 (redistribution layer，RDL)或位於該等堆疊晶粒下方之電路電性連接的一些傳導柱。因此，可最小化或縮小該半導體結構的整體尺寸架構與尺寸。再者，本揭露係關於半導體結構的製造方法，包括將一些晶粒彼此堆疊並且形成一些傳導柱，自該等晶粒延伸以電性連接至重佈線層或位於該等堆疊晶粒下方的電路。為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。 各種半導體元件的電子元件係藉由一些半導體製程予以製造。在半導體製程中，將具有不同功能與尺寸的半導體元件整合在單一模組中。該等半導體元件彼此相鄰，以及經由打線接合或傳導跡線整合且連接該等半導體元件的電路。然而，此架構所製造的半導體元件為大尺寸或大尺寸架構，這是不被期待的。 本揭露的一些實施例揭露一種半導體結構。該半導體結構包括一重佈線層(RDL)、位於該重佈線層上方的一第一晶粒、位於該第一晶粒上方的一第二晶粒、以及自該第二晶粒延伸至該重佈線層的一傳導柱。因此，可最小化或縮小該半導體結構的整體尺寸。 圖1為剖面示意圖，例示本揭露實施例的半導體結構100。在一些實施例中，半導體結構100包含第一晶粒101、第二晶粒102、傳導柱103、模製件(molding)104與重佈線層105。 在一些實施例中，半導體結構100為半導體封裝或半導體元件的一部分。在一些實施例中，半導體結構100為半導體封裝或半導體元件。在一些實施例中，半導體結構100為晶圓級多晶片封裝(wafer level multiple chip package，WLMCP)的一部分。在一些實施例中，半導體結構100為WLMCP。 在一些實施例中，第一晶粒101為晶粒、晶片或封裝。在一些實施例中，第一晶粒101經製造具有預定的功能電路於光微影操作所產生的第一晶粒101內。在一些實施例中，藉由機械刀片或雷射刀片，自半導體晶圓單粒化第一晶粒101。在一些實施例中，第一晶粒101包括適合特定應用的各種電子電路。在一些實施例中，電子電路包含各種元件，例如電晶體、電容器、電阻器、二極體、或類似物。 在一些實施例中，第一晶粒101包括各種已知型式的半導體元件之任何一者，例如加速處理單元(APU)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體、中央處理單元(CPU)、圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位信號處理器(DSP)、或類似物。在一些實施例中，第一晶粒101為邏輯裝置晶粒或類似物。 在一些實施例中，第一晶粒101具有四邊形、矩形、正方形、多邊形、或任何其他合適的形狀。在一些實施例中，第一晶粒101包含第一表面101a以及與第一表面101a對立的第二表面101b。在一些實施例中，第一表面101a為正面或主動面，具有電路或電子組件位於其上。在一些實施例中，第二表面101b為背面或非主動面，未有電路或電子組件。 在一些實施例中，第一墊件101c位於第一晶粒101上方。在一些實施例中，第一墊件101c位於第一晶粒101的第一表面101a上方。在一些實施例中，第一墊件101c電性連接至第一晶粒101內部的電路。在一些實施例中，第一墊件101c經配置以接收傳導結構。在一些實施例中，第一墊件101c為接墊。在一些實施例中，第一墊件101c包含金、銀、銅、鎳、鎢、鋁、鈀、或其合金。 在一些實施例中，第二晶粒102位於第一晶粒101上方。在一些實施例中，第二晶粒102位於第一晶粒101的第一表面101a上方。在一些實施例中，第二晶粒102至少局部接觸第一晶粒101。在一些實施例中，第二晶粒102至少局部接觸第一晶粒101的第一表面101a。在一些實施例中，第一晶粒101與第二晶粒102係以垂直錯位(vertically misaligned) 移方式堆疊。在一些實施例中，第二晶粒102係以水平偏移(horizontally shifted)方式堆疊至第一晶粒101上。在一些實施例中，第二晶粒102自第一晶粒101水平偏移。在一些實施例中，第一晶粒101的一部分自第二晶粒102突出。在一些實施例中，第一晶粒101的側壁自第二晶粒102突出，或是第二晶粒102的側壁自第一晶粒101突出。在一些實施例中，第一晶粒101的側壁與第二晶粒102的側壁垂直錯位(vertically misaligned)。 在一些實施例中，第二晶粒102為晶粒、晶片或封裝。在一些實施例中，第二晶粒經製造具有預定功能的電路於藉由光微影操作製造的第二晶粒102內。在一些實施例中，藉由機械刀片或雷射刀片，自半導體晶圓單粒化第二晶粒102。在一些實施例中，第二晶粒102包括適合特定應用的各種電子電路。在一些實施例中，電子電路包含各種元件，例如電晶體、電容器、電阻器、二極體、或類似物。 在一些實施例中，第二晶粒102包括各種已知型式的半導體元件之任何一者，例如加速處理單元(APU)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體、中央處理單元(CPU)、圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位信號處理器(DSP)、或類似物。在一些實施例中，第二晶粒102為邏輯裝置晶粒或類似物。在一些實施例中，第一晶粒101與第二晶粒102包含相同或不同型式的半導體元件。 在一些實施例中，第二晶粒102具有四邊形、矩形、正方形、多邊形、或任何其他合適的形狀。在一些實施例中，第二晶粒102包含第三表面102a以及與第三表面102a對立的第四表面102b。在一些實施例中，第三表面102a為正面或主動面，具有電路或電子組件位於其上。在一些實施例中，第四表面102b為背面或非主動面，未有電路或電子組件。 在一些實施例中，第二晶粒102的第四表面102b至少局部接觸第一晶粒101。在一些實施例中，第二晶粒102的第四表面102b至少局部接觸第一晶粒101的第一表面101a。在一些實施例中，第二晶粒102的第四表面102b的一部分未接觸第一晶粒101的第一表面101a。在一些實施例中，第一晶粒101的第一表面101a的一部分未接觸第二晶粒102的第四表面102b。 在一些實施例中，第二墊件102c位於第二晶粒102上方。在一些實施例中，第二墊件102c位於第二晶粒102的第三表面102a或第四表面102b上方。在一些實施例中，第二墊件102c電性連接至第二晶粒102內部的電路。在一些實施例中，第二墊件102c經配置以接收傳導結構。在一些實施例中，第二墊件102c為接墊。在一些實施例中，第二墊件102c包含金、銀、銅、鎳、鎢、鋁、鈀、或其合金。 在一些實施例中，第一墊件101c電耦合第二墊件102c。在一些實施例中，位於第二晶粒102之第四表面102b上的第二墊件102c係電耦合位於第一晶粒101之第一表面101a上的第一墊件101c，因而第一晶粒101的電路係電性連接至第二晶粒102的電路。 在一些實施例中，傳導柱103自第一晶粒101延伸。在一些實施例中，傳導柱103位於第一晶粒101的第一表面101a上方並且自第一晶粒101的第一表面101a突出。在一些實施例中，傳導柱103位於晶粒墊件或第一晶粒101的終端上方，並且將該晶粒墊件或該終端電性連接至第一晶粒101外部的組件。在一些實施例中，傳導柱103包含傳導材料，例如銅、銀、或金。在一些實施例中，傳導柱103為圓柱形。在一些實施例中，傳導柱103的剖面為圓形、矩形、四邊形或多邊形。在一些實施例中，傳導柱103的高度與第二晶粒102的厚度實質相同。 在一些實施例中，傳導柱103延伸自並且電耦合位於第一晶粒101的第一表面101a上的第一墊件101c。 在一些實施例中，傳導柱103經由第一墊件101c而電性連接至第一晶粒101的電路。 在一些實施例中，模製件104環繞第一晶粒101、第二晶粒102與傳導柱103。在一些實施例中，模製件104可為單層膜或是複合堆疊。在一些實施例中，模製件104包含各種材料，例如模塑料、成塑形膠填充、環氧化合物、樹脂、或類似物。在一些實施例中，模製件104具有高熱傳導性、低吸濕速度、以及高抗彎強度(flexural strength)。 在一些實施例中，第一晶粒101的第二表面101b係至少局部暴露自模製件104。在一些實施例中，模製件104的一部分交界第一晶粒101的第一表面101a與側壁、第二晶粒102的第四表面102b與側壁、以及傳導柱103的外表面。 在一些實施例中，重佈線層105位於第二晶粒102、傳導柱103以及模製件104上方。在一些實施例中，重佈線層105位於第二晶粒102的第三表面102a上方。在一些實施例中，傳導柱103延伸於第一晶粒101與重佈線層105之間。在一些實施例中，傳導柱103電性連接至重佈線層105。在一些實施例中，第一晶粒101與重佈線層105藉由傳導柱103而電性連接。在一些實施例中，第二晶粒102經由位於第二晶粒102之第三表面102a上的第二墊件102c而電性連接至重佈線層105。在一些實施例中，第二晶粒102的第三表面102a至少局部接觸重佈線層105。 在一些實施例中，重佈線層105經配置自第一晶粒101或第二晶粒102重佈(re-route)電路路徑至第一晶粒101與第二晶粒102外部的組件，因而在模製件104上方重佈第一晶粒101或第二晶粒102的I/O終端。在一些實施例中，重佈線層105為後鈍化互連(post passivation interconnect，PPI)。 在一些實施例中，重佈線層105包含介電層105a與傳導件105b。在一些實施例中，介電層105a位於第二晶粒102、傳導柱103與模製件104上方。在一些實施例中，介電層105a至少局部交界第二晶粒102。在一些實施例中，介電層105a位於第二晶粒102的第三表面102a上方。在一些實施例中，介電層105a包含介電材料，例如氧化物、氮化物、聚合物、或類似物。 在一些實施例中，傳導件105b受到介電層105a環繞。在一些實施例中，傳導件105b部分暴露自介電層105a。在一些實施例中，傳導件105b部分暴露穿過介電層105a，以電性連接至第一晶粒101、第二晶粒102或傳導柱103。在一些實施例中，傳導件105b電耦合傳導柱103或第二晶粒102的第二墊件102c，因而經由傳導柱103而電性連接至第一晶粒101或經由第二墊件102c而電性連接至第二晶粒102。在一些實施例中，傳導件105包含傳導材料，例如金、銀、銅、鎳、鎢、鋁、鈀、與/或其合金。 在一些實施例中，半導體結構100包含位於重佈線層105上方的傳導凸塊106。在一些實施例中，傳導凸塊106經由重佈線層105電性連接至第一晶粒101、第二晶粒102或傳導柱103。在一些實施例中，傳導凸塊106電耦合重佈線層105的傳導件105b。在一些實施例中，傳導凸塊106包含傳導材料，例如焊料、銅、鎳、或金。在一些實施例中，傳導凸塊106為焊球、球柵陣列(ball grid array，BGA)球、受控的塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、柱、或類似物。在一些實施例中，傳導凸塊106為球形、半球形、或圓柱形。 在一些實施例中，傳導凸塊106位於電路板上方，該電路板例如印刷電路板(PCB)等。在一些實施例中，傳導凸塊106電耦合電路板的組件或電路，因而第一晶粒101、第二晶粒102、傳導柱103與傳導件105b電耦合至該電路板。 圖2為剖面示意圖，例示本揭露實施例的半導體結構200。在一些實施例中，半導體結構200包含第一晶粒101、第二晶粒102、傳導柱103、模製件104、重佈線層105以及傳導凸塊106，其架構類似於上述或圖1所示者。 在一些實施例中，半導體結構200包含位於第一晶粒101上方的第三晶粒107，以及延伸於第三晶粒107與重佈線層105之間的第二傳導柱108。在一些實施例中，第一晶粒101位於第三晶粒107上方並且至少局部接觸第三晶粒107。在一些實施例中，第一晶粒101位於模製件104內，以及第三晶粒107受到模製件104環繞。 在一些實施例中，第三晶粒107為晶粒、晶片或封裝。在一些實施例中，第三晶粒107經製造具有預定功能的電路於藉由光微影操作製造的第二晶粒107內。在一些實施例中，藉由機械刀片或雷射刀片，自半導體晶圓單粒化第三晶粒107。在一些實施例中，第三晶粒107包括適合特定應用的各種電子電路。在一些實施例中，電子電路包含各種元件，例如電晶體、電容器、電阻器、二極體、或類似物。 在一些實施例中，第三晶粒107包括各種已知型式的半導體元件之任何一者，例如加速處理單元(APU)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體、中央處理單元(CPU)、圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位信號處理器(DSP)、或類似物。在一些實施例中，第三晶粒107為邏輯裝置晶粒或類似物。在一些實施例中，第三晶粒107包含與第一晶粒101及第二晶粒102所包含的半導體元件相同或不同型式。 在一些實施例中，第三晶粒107為四邊形、矩形、正方形、多邊形、或任何其他合適的形狀。在一些實施例中，第三晶粒107包含第五表面107a以及與第五表面107a對立的第六表面107b。在一些實施例中，第五表面107a為正面或主動面，具有電路或電子組件位於其上。在一些實施例中，第六表面107b為背面或非主動面，未有電路或電子組件。 在一些實施例中，第三晶粒107的第五表面107a至少局部接觸第一晶粒101。在一些實施例中，第三晶粒107的第五表面107a至少局部接觸第一晶粒101的第二表面101b。在一些實施例中，第三晶粒103的第六表面107b自模製件104暴露。在一些實施例中，第一晶粒101的一部分自第三晶粒107突出。在一些實施例中，第三晶粒107的一部分自第一晶粒101突出。在一些實施例中，第一晶粒101的側壁自第三晶粒107的側壁突出。在一些實施例中，第三晶粒107的側壁自第一晶粒101的側壁突出。 在一些實施例中，第三墊件107c位於第三晶粒107上方。在一些實施例中，第三墊件107c位於第三晶粒107的第五表面107a上方。在一些實施例中，第三墊件107c電性連接至第三晶粒107內部的電路。在一些實施例中，第三墊件107c經配置以接收傳導結構。在一些實施例中，第三墊件107c為接墊。在一些實施例中，第三墊件107c包含金、銀、銅、鎳、鎢、鋁、鈀、或其合金。 在一些實施例中，第三墊件107c電耦合第一晶粒101的第一墊件101c。在一些實施例中，位於第五表面107a上的第三墊件107c電耦合位於第一晶粒101之第二表面101b上的第一墊件101c，因而第一晶粒101的電路係電性連接至第三晶粒107的電路。 在一些實施例中，第二傳導柱108自第三晶粒107延伸。在一些實施例中，第二傳導柱108位於第三晶粒107的第五表面107a上方並且自第三晶粒107的第五表面107a突出。在一些實施例中，第二傳導柱108位於晶粒墊件或第三晶粒107的終端上方，並且將該晶粒墊件或該終端電性連接至第三晶粒107外部的組件。在一些實施例中，第二傳導柱108位於第五表面107a上之第三墊件107c上方。在一些實施例中，第二傳導柱108延伸於第三晶粒107與重佈線層105之間或是第三晶粒107與第二晶粒102之間。在一些實施例中，第二傳導柱108自位於第五表面107a上的第三墊件107c延伸，並且電耦合位於第五表面107a上的第三墊件107c。 在一些實施例中，第二傳導柱107經由第三墊件107c而電性連接至第三晶粒107的電路。在一些實施例中，第二晶粒102與第三晶粒107藉由第二傳導柱108而電性連接。在一些實施例中，第三晶粒107經由第二傳導柱108而電性連接至重佈線層105。在一些實施例中，第二傳導柱108電耦合重佈線層105的傳導件105b。 在一些實施例中，第二傳導柱108包含傳導材料，例如銅、銀、或金。在一些實施例中，第二傳導柱107為圓柱形。在一些實施例中，第二傳導柱108的剖面為圓形、矩形、四邊形、或多邊形。在一些實施例中，第二傳導柱108的高度與第一晶粒101的厚度或是第一晶粒101與第二晶粒102的總厚度實質相同。 圖3為剖面示意圖，例示本揭露實施例的半導體結構300。在一些實施例中，半導體結構300包含第一晶粒101、第二晶粒、傳導柱103、模製件104、重佈線層105、傳導凸塊106、第三晶粒107、以及第二傳導柱108，其架構類似於上述或圖1或圖2所示者。 在一些實施例中，半導體結構300包含位於第一晶粒101與重佈線層105之間的第四晶粒109。在一些實施例中，第四晶粒109位於第一晶粒101上方並且至少局部接觸第一晶粒101。在一些實施例中，第四晶粒109位於模製件104內。在一些實施例中，傳導柱109位於第二晶粒102與第四晶粒109之間。 在一些實施例中，第四晶粒109為晶粒、晶片或封裝。在一些實施例中，第四晶粒109經製造具有預定功能的電路於藉由光微影操作製造的第四晶粒109內。在一些實施例中，藉由機械刀片或雷射刀片，自半導體晶圓單粒化第四晶粒109。在一些實施例中，第四晶粒109包括適合特定應用的各種電子電路。在一些實施例中，電子電路包含各種元件，例如電晶體、電容器、電阻器、二極體、或類似物。 在一些實施例中，第四晶粒109包括各種已知型式的半導體元件之任何一者，例如加速處理單元(APU)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體、中央處理單元(CPU)、圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位信號處理器(DSP)、或類似物。在一些實施例中，第四晶粒109為邏輯裝置晶粒或類似物。在一些實施例中，第四晶粒109包含與第一晶粒101、第二晶粒102及第三晶粒107所包含之半導體元件相同或不同型式。 在一些實施例中，第四晶粒109為四邊形、矩形、正方形、多邊形、或任何其他合適的形狀。在一些實施例中，第四晶粒109包含第七表面109a以及與第七表面109a對立的第八表面109b。在一些實施例中，第七表面109a為正面或主動面，具有電路或電子組件位於其上。在一些實施例中，第八表面109b為背面或非主動面，未有電路或電子組件。 在一些實施例中，第七表面109a至少局部接觸重佈線層105。在一些實施例中，第七表面109a至少局部接觸介電層105a。在一些實施例中，第八表面109b至少局部接觸第一晶粒101。在一些實施例中，第八表面109b至少局部接觸第一晶粒101的第一表面101a。 在一些實施例中，第四墊件109c位於第四晶粒109上方。在一些實施例中，第四晶粒109的第四墊件109c係位於第四晶粒109的第七表面109a或第八表面109b上方。在一些實施例中，位於第七表面109a上方的第四墊件109c係電耦合重佈線層105的傳導件105b。在一些實施例中，位於第八表面109b上方的第四墊件109c係電耦合第一晶粒101的第一墊件101c。 在一些實施例中，第四墊件109c經配置以接收傳導結構。在一些實施例中，第四墊件109c為接墊。在一些實施例中，第四墊件109c包含金、銀、銅、鎳、鎢、鋁、鈀、或其合金。 在本揭露中，亦揭露一種半導體結構的製造方法。在一些實施例中，可藉由圖4所示之方法400形成半導體結構。方法400包含一些操作，並且描述與說明並不被視為操作順序的限制。方法400包含一些步驟(401、402、403、404、405、406與407)。 在步驟401中，提供或接收一載體110，如圖5所示。在一些實施例中，載體110經配置以支撐一晶粒、晶片或封裝。在一些實施例中，載體110為半導體基板或晶圓。在一些實施例中，載體110為矽晶圓、玻璃晶圓等。 在步驟402中，第一晶粒101位於載體110上方，如圖6所示。在一些實施例中，第一晶粒101包含第一表面101a以及與第一表面101a對立的第二表面101b。在一些實施例中，第一晶粒101的第二表面101b位於載體110上方或是與載體110交界。在一些實施例中，第一晶粒101暫時附接至載體110。在一些實施例中，第一墊件101c係位於第一表面101a上方。在一些實施例中，第一晶粒101的架構類似於上述或圖1至圖3中任一者所示者。 在步驟403中，第二晶粒102係位於第一晶粒101上方，如圖7所示。在一些實施例中，第二晶粒102至少局部接觸第一晶粒101。在一些實施例中，第一晶粒101與第二晶粒102垂直錯位(vertically misaligned)。在一些實施例中，第二晶粒102包含第三表面102a以及與第三表面102a對立的第四表面102b。在一些實施例中，第二晶粒102的第四表面102b至少局部接觸第一晶粒101的第一表面101a。在一些實施例中，第四表面102b的一部分未接觸第一表面101a。 在一些實施例中，第二墊件102c係位於第三表面102a或第四表面102b上方。在一些實施例中，第四表面102b上的第二墊件102c係電耦合第一表面101a上的第一墊件101c，因而電性連接第一晶粒101與第二晶粒102。 在一些實施例中，第二晶粒102的架構類似於上述或圖1至圖3所示者。 在步驟404中，形成傳導柱103，如圖8所示。在一些實施例中，傳導柱103係位於第一晶粒101上方並且自第一晶粒101延伸。在一些實施例中，傳導柱103係位於第一晶粒101的第一表面101a上方。在一些實施例中，傳導柱103係位於第一表面101a上的第一墊件101c上方。在一些實施例中，藉由電鍍或是任何其他合適的製程，形成傳導柱103。在一些實施例中，傳導柱103包含銅、銀、金、或類似物。在一些實施例中，傳導柱103的架構類似於上述或是圖1至圖3中任一者所示者。 在步驟405中，形成模製件104，如圖9所示。在一些實施例中，模製件104位於載體110上方，並且環繞第一晶粒101、第二晶粒102與傳導柱103。在一些實施例中，藉由壓縮成形、轉移成形、射出成型、或任何其他合適的製程，形成模製件104。在一些實施例中，在形成模製件104之後，部分的模製件104經研磨以暴露傳導柱103與第二晶粒102的第三表面102a。在一些實施例中，模製件104的架構類似於上述或是圖1至圖3中任一者所示者。 在一些實施例中，如圖10至12所示，在模製件104形成之後，形成傳導柱103。在一些實施例中，在步驟404之前，進行步驟405。 在一些實施例中，形成模製件104，如圖10所示。在一些實施例中，模製件104位於載體110上方，並且環繞第一晶粒101與第二晶粒102。在一些實施例中，藉由壓縮成形、轉移成形、射出成形、或任何其他合適的製程，形成模製件104。 在一些實施例中，移除模製件104的一部分，以形成朝向第一晶粒101延伸的凹部111，如圖11所示。在一些實施例中，藉由蝕刻、雷射鑽孔、或任何其他合適的製程，移除模製件104的該部分。 在一些實施例中，傳導材料係位於凹部111內，以形成傳導柱103，如圖12所示。在一些實施例中，藉由電鍍、濺鍍、或任何其他合適的製程，配置傳導材料。 在步驟406中，形成重佈線層105，如圖13所示。在一些實施例中，重佈線層105形成於第二晶粒102與傳導柱103上方。在一些實施例中，重佈線層105包含介電層105a以及受到介電層105a環繞的傳導件105b。在一些實施例中，介電層105a係位於第二晶粒102、傳導柱103與模製件104上方。在一些實施例中，藉由旋塗、化學氣相沉積(chemical vapor deposition，CVD)或任何其他合適的製程，配置介電層105a。在一些實施例中，移除介電層105a的一部分，而後配置傳導材料以填充被移除的介電層105a，以形成傳導件105b。在一些實施例中，傳導件105b延伸於介電層105a內。在一些實施例中，傳導件105b係電耦合傳導柱103或第二晶粒102的第二墊件102c。在一些實施例中，重佈線層105的架構類似於上述或是圖1至圖3中任一者所示者。 在一些實施例中，在重佈線層105形成之後，傳導凸塊106位於重佈線層105上方，如圖14所示。在一些實施例中，傳導凸塊106位於傳導件105b上方並且電耦合傳導件105b。在一些實施例中，藉由植球、焊膏、模板印刷、或任何其他合適的製程，配置傳導凸塊106。在一些實施例中，傳導凸塊106經加熱或回焊。在一些實施例中，傳導凸塊106的架構類似於上述或是圖1至圖3中任一者所示者。 在步驟407中，移除載體110，如圖15所示。在一些實施例中，形成半導體結構100，其架構類似於上述或是圖1所示者。 本揭露提供一種半導體結構包含一第一晶粒；位於該第一晶粒上方或至少局部接觸該第一晶粒的一第二晶粒；位於該第二晶粒上方的一重佈線層(RDL)；延伸於該第一晶粒與該重佈線層之間的一傳導柱；以及環繞該第一晶粒、該第二晶粒與該傳導柱的一模製件，其中該第一晶粒與該重佈線層藉由該傳導柱而電性連接。 本揭露另提供一種半導體結構的製造方法包含提供一載體；配置一第一晶粒於該載體上方；配置一第二晶粒於該第一晶粒上方；形成一傳導柱於該第一晶粒上方並且該傳導柱自該第一晶粒延伸；形成一模製件以環繞該第一晶粒與該第二晶粒；形成一重佈線層(RDL)於該第二晶粒與該傳導柱上方；以及移除該載體。 簡言之，本揭露提供之半導體結構藉由延伸於一晶粒與一重佈線層之間的一傳導柱電性連接該晶粒與該重佈線層。此架構使得該晶粒可被配置於另一晶粒上方，可最小化或縮小該半導體結構的整體尺寸。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

100‧‧‧半導體結構

101‧‧‧第一晶粒

101a‧‧‧第一表面

101b‧‧‧第二表面

101c‧‧‧第一墊件

102‧‧‧第二晶粒

102a‧‧‧第三表面

102b‧‧‧第四表面

102c‧‧‧第二墊件

103‧‧‧傳導柱

104‧‧‧模製件

105‧‧‧重佈線層

105a‧‧‧介電層

105b‧‧‧傳導件

106‧‧‧傳導凸塊

107‧‧‧第三晶粒

107a‧‧‧第五表面

107b‧‧‧第六表面

107c‧‧‧第三墊件

108‧‧‧第二傳導柱

109‧‧‧第四晶粒

109a‧‧‧第七表面

109b‧‧‧第八表面

109c‧‧‧第四墊件

110‧‧‧載體

111‧‧‧凹部

200‧‧‧半導體結構

300‧‧‧半導體結構

參閱詳細說明與申請專利範圍結合考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為剖面示意圖，例示本揭露實施例的半導體結構。 圖2為剖面示意圖，例示本揭露實施例的半導體結構。 圖3為剖面示意圖，例示本揭露實施例的半導體結構。 圖4為流程圖，例示本揭露實施例的半導體結構之製造方法。 圖5至圖15為示意圖，例示本揭露實施例藉由圖4之方法製造半導體結構的製程。

Claims (10)

1. 一種半導體結構，包括：一第一晶粒；一第二晶粒，位於該第一晶粒上方並至少局部接觸該第一晶粒；一重佈線層(RDL)，位於該第二晶粒上方；一傳導柱，延伸於該第一晶粒與該重佈線層之間；一模製件，環繞該第一晶粒、該第二晶粒以及該傳導柱，其中該第一晶粒與該重佈線層藉由該傳導柱而電性連接；一第三晶粒，位於該第一晶粒上方或至少局部接觸該第一晶粒；以及一第二傳導柱，延伸於該第三晶粒與該重佈線層之間，或延伸於該第三晶粒與該第二晶粒之間，其中該第二傳導柱的一高度實質等於該第一晶粒及該第二晶粒的一總厚度。
2. 如請求項1所述之半導體結構，其中該第一晶粒包含一第一表面以及與該第一表面對立的一第二表面，該第一表面至少局部接觸該第二晶粒，以及該第二表面至少局部自該模製件暴露。
3. 如請求項1所述之半導體結構，其中該第二晶粒包含一第三表面以及與該第三表面對立的一第四表面，該第三表面與該重佈線層交界，以及該第四表面至少局部接觸該第一晶粒。
4. 如請求項1所述之半導體結構，其中該傳導柱包含銅、銀、或金。
5. 如請求項1所述之半導體結構，其中該傳導柱的一高度與該第二晶粒的一厚度實質相同。
6. 如請求項1所述之半導體結構，其中該第一晶粒與該第二晶粒垂直錯位(vertically misaligned)。
7. 如請求項1所述之半導體結構，其中該第一晶粒的一部分自該第二晶粒突出，或該第一晶粒的一側壁自該第二晶粒突出。
8. 如請求項1所述之半導體結構，其中該重佈線層包含一介電層，至少局部交界該第二晶粒與受到該介電層環繞的一傳導件。
9. 如請求項1所述之半導體結構，其中該第一晶粒包含位於該第一晶粒上方的一第一墊件，該第二晶粒包含位於該第二晶粒上方的一第二墊件，並且該第一墊件電耦合該第二墊件。
10. 如請求項1所述之半導體結構，其中一傳導凸塊位於該重佈線層上方。