TWI650941B

TWI650941B - 半導體裝置之資料輸出電路

Info

Publication number: TWI650941B
Application number: TW103146362A
Authority: TW
Inventors: 鄭海康
Original assignee: 南韓商愛思開海力士有限公司
Priority date: 2014-03-27
Filing date: 2014-12-30
Publication date: 2019-02-11
Also published as: KR20150113301A; CN104954005B; US20150280692A1; US9356581B2; CN104954005A; TW201537899A; KR102163263B1

Abstract

本發明揭示一種半導體裝置的資料輸出電路，其包含：一拉高驅動器，該資料輸出電路可包含複數個接腳單元(leg unit)，這些接腳單元設置成提供個別基於程式碼訊號所選出的電阻值、設置成提供基於選擇訊號回應當一或多個該等接腳單元之一或多者已經選擇性被啟動時的一全數電阻值，以及設置成將根據複數個輸出電壓位準之間該全數電阻值的選擇所選取的一輸出電壓位準之一輸出電壓供應給一資料輸出焊墊。該資料輸出電路可包含一控制區塊，其設置成產生該等選擇訊號以回應模式暫存訊號。該資料輸出電路可包含一程式碼產生器，其設置成根據一外部電阻值基於一參考電壓對一變動的複製輸出電壓之一比較來產生該程式碼訊號。

Description

半導體裝置之資料輸出電路

本說明書內多種具體實施例係關於半導體裝置，尤其係關於半導體裝置的資料輸出電路。

本發明主張的優先權為在2014年3月27日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0036205，在此併入其全部參考內容。

在半導體裝置內，維持一致的輸出電壓(VOH)位準是很重要的，如此才能確保該半導體裝置與和該半導體裝置電耦合的外部系統(例如記憶體控制器)之間穩定的資料通訊。當輸出高位準資料時，該輸出電壓(VOH)可為一資料輸出焊墊(DQ)的電壓位準。

在本發明一個具體實施例內，半導體裝置的資料輸出電路可包含一拉高驅動器，該拉高驅動器包含有複數個接腳單元(leg unit)，設置成受個別電阻值控制以回應程式碼訊號。該等複數個接腳單元也可在其中一或多個接腳單元選擇性被啟動時，受到完整電阻值控制來回應選擇訊號。進一步，該拉高驅動器可設置成將含有根據複數個輸出電壓位準之間的完整電阻值的一控制所選取的一輸出電壓位準之一輸出電壓，供應至一資料輸出焊墊。該資料輸出電路也可包含一控制區塊，其設置成產生該等選擇訊號以回應模式暫存訊號。進一步，該資料輸出電路也可包含一程式碼產生器，其設置成根據一外部電阻器產生該等程式碼訊號。

在一個具體實施例內，一半導體裝置的一資料輸出電路可包含複數個第一接腳單元，共同電耦合至一資料輸出焊墊並且設置成拉高該資料輸出焊墊。該等第一接腳單元也可設置成將一第一輸出電壓供應至該資料輸出焊墊，並控制該第一輸出電壓的位準，以回應第一選擇訊號以及第一程式碼訊號。該半導體裝置的該資料輸出電路也可包含複數個第二接腳單元，共同電耦合至該資料輸出焊墊並且設置成拉低該資料輸出焊墊。該等第二接腳單元也可將一第二輸出電壓供應至該資料輸出焊墊，並控制一第二輸出電壓的位準，以回應第二選擇訊號以及第二程式碼訊號。

在一個具體實施例內，半導體裝置的一資料輸出電路可包含一拉高驅動器，共同電耦合至一資料輸出焊墊。該拉高驅動器可設置成當該資料在高位準時，將一第一輸出電壓供應至該資料輸出焊墊以回應一資料並控制該第一輸出電壓的位準。該半導體裝置的資料輸出電路也可包含一拉低驅動器，共同電耦合至該資料輸出焊墊。該拉低驅動器可設置成當一資料列在該高位準時，將一第二輸出電壓供應至該資料輸出焊墊以回應該資料並控制該第二輸出電壓的位準。

100‧‧‧資料輸出電路

101‧‧‧拉高驅動器

102‧‧‧拉低驅動器

210‧‧‧預驅動單元

211‧‧‧預驅動單元

220‧‧‧主驅動單元

221‧‧‧主驅動單元

300‧‧‧第一控制區塊

310‧‧‧第一解碼器

320‧‧‧第二解碼器

400‧‧‧第二控制區塊

410‧‧‧解碼器

500‧‧‧程式碼產生器

510‧‧‧第一程式碼產生單元

511‧‧‧複製拉低驅動器

512‧‧‧比較區段

513‧‧‧程式碼產生區段

520‧‧‧第二程式碼產生單元

521‧‧‧複製拉高驅動器

522‧‧‧複製拉低驅動器

523‧‧‧比較區段

524‧‧‧程式碼產生區段

700‧‧‧外部電阻器耦合端

1000‧‧‧系統

1100‧‧‧處理器

1150‧‧‧晶片組

1200‧‧‧記憶體控制器

1250‧‧‧輸入/輸出匯流排

1300‧‧‧磁碟機控制器

1350‧‧‧記憶體裝置

1410‧‧‧滑鼠

1410‧‧‧視訊顯示器

1410‧‧‧I/O裝置

1420‧‧‧I/O裝置

1430‧‧‧I/O裝置

1430‧‧‧鍵盤

1450‧‧‧內部磁碟機

DATA‧‧‧資料

DATAB‧‧‧資料列

PU‧‧‧接腳單元

PD‧‧‧接腳單元

VOH‧‧‧輸出電壓

DQ‧‧‧資料輸出焊墊

VOL‧‧‧輸出電壓

RZQ‧‧‧外部電阻器

T0-T5‧‧‧電晶體

R0-R5‧‧‧電阻器

R10-R15‧‧‧電阻器

T10-T15‧‧‧電晶體

V1‧‧‧第一複製電壓

V2‧‧‧第二複製電壓

VREFVOH1‧‧‧第一參考電壓

VREFVOH2‧‧‧第二參考電壓

MR3_OP<0>‧‧‧第一模式暫存訊號

MR22_OP<2：0>‧‧‧第二模式暫存訊號

MR3_OP<5：0>‧‧‧第三模式暫存訊號

SELTUP<5：0>‧‧‧選擇訊號

SELTDN<5：0>‧‧‧選擇訊號

SEL_UP<2：0>‧‧‧預選擇訊號

PUCODE<5：0>‧‧‧第一程式碼訊號

PDCODE<5：0>‧‧‧第二程式碼訊號

UCODEi<5：0>‧‧‧第一內部程式碼訊號

DCODEi<5：0>‧‧‧第二內部程式碼訊號

VDDQ/3‧‧‧第一輸出電壓

VDDQ/2.5‧‧‧第二輸出電壓

DNU‧‧‧不使用

RFU‧‧‧保留供日後使用

第1圖為根據本發明具體實施例的半導體裝置之資料輸出電路的方塊圖。

第2圖為第1圖內所示之接腳單元的電路圖。

第3圖為第1圖內所示之接腳單元的電路圖。

第4圖為顯示第1圖內所示之程式碼產生器的內部組態之方塊圖。

第5圖為顯示依照操作環境變更程式碼訊號值之表格。

第6圖為顯示第1圖內所示之第一控制區塊的內部組態之方塊圖。

第7圖為顯示第6圖內所示之第一控制區塊輸出的表格。

第8圖為顯示第1圖內所示之第二控制區塊的內部組態之方塊圖。

第9圖為顯示第8圖內所示之第二控制區塊輸出的表格。

第10圖例示根據本發明具體實施例運用一記憶體控制器電路的系統之方塊圖。

底下將透過多種具體實施例參考附圖，來說明根據本發明的半導體裝置之資料輸出電路。在半導體裝置內，依照操作標準要求，一半導體裝置需要支援一輸出電壓(VOH)的至少兩位準。因此，本文內描述可支援多輸出電壓位準的一半導體裝置之資料輸出電路。

請參閱第1圖，一半導體裝置的一資料輸出電路100可包含一拉高驅動器101、一拉低驅動器102、一第一控制區塊300、一第二控制區塊400以及一程式碼產生器500。

該拉高驅動器101可設置成包含複數個接腳單元PU。

該等接腳單元PU的輸出端與一資料輸出焊墊DQ共同電耦合。

該等接腳單元PU為拉高該資料輸出焊墊DQ的接腳單元。

該等接腳單元PU可設置成將一輸出電壓VOH供應至該資料輸出焊墊DQ，以回應資料DATA。

當該資料DATA為一第一邏輯位準，例如一高位準時，該輸出電壓VOH可為該資料輸出焊墊DQ的電壓位準。

該等接腳單元PU可設置成當該資料DATA為該高位準時，利用根據選擇訊號SELTUP<5：0>和第一程式碼訊號PUCODE<5：0>改變其電阻值，來控制該輸出電壓VOH的位準。

該等接腳單元PU可用相同方式設置。

該拉低驅動器102可設置成包含複數個接腳單元PD。

該等接腳單元PD的輸出端與該資料輸出焊墊DQ共同電耦合。

該等接腳單元PD為拉低該資料輸出焊墊DQ的接腳單元。

該等接腳單元PD可設置成將一輸出電壓VOL供應至該資料輸出焊墊DQ，以回應該資料DATA。

當資料列DATAB為一高位準並且當該資料DATA為一第二邏輯位準(例如低位準)時，該輸出電壓VOL可為該資料輸出焊墊DQ的電壓位準。該資料列DATAB可為具有一相位與該資料DATA相反的訊號。

該等接腳單元PD可設置成當該資料列DATAB為該高位準時，利用回應選擇訊號SELTDN<5：0>和第二程式碼訊號PDCODE<5：0>改變其電阻值，來控制該輸出電壓VOL的位準。

該等接腳單元PD可用相同方式或大致上類似的方式來設置。

該第一控制區塊300可設置成產生該等選擇訊號SELTUP<5：0>，以回應模式暫存訊號。該等模式暫存訊號可為一第一模式暫存訊號MR3_OP<0>以及第二模式暫存訊號MR22_OP<2：0>。

該第二控制區塊400可設置成根據第三模式暫存訊號MR3_OP<5：3>，產生該等選擇訊號SELTDN<5：0>。

該程式碼產生器500可設置成基於一外部電阻器RZQ的電阻值，產生該等第一程式碼訊號PUCODE<5：0>以及該等第二程式碼訊號PDCODE<5：0>，來控制該等驅動器的個別的接腳單元之電阻值。

該程式碼產生器500可與該半導體裝置之外的電阻器電耦合。更具體地說，該程式碼產生器500可透過一外部電阻器耦合端700，與該外部電阻器RZQ電耦合。

請參閱第2圖，其中輸入該等接腳單元PU之間的選擇訊號SELTUP<0>的接腳單元PU包含一預驅動單元(PDRV)210以及一主驅動單元220。

該預驅動單元210可設置成當該資料DATA與該選擇訊號SELTUP<0>都為一高位準時，將當成第一內部程式碼訊號UCODEi<5：0>的第一程式碼訊號PUCODE<5：0>提供給該主驅動單元220。

該主驅動單元220可設置成將一電源供應端電耦合至電阻器，該電阻器對應至複數個電阻器R0至R5之間的第一內部程式碼訊號UCODEi<5：0>。該等電阻器R0至R5可與該資料輸出焊墊DQ共同電耦合。

該主驅動單元220可包含複數個電晶體T0至T5，該等電晶體T0至T5具有該等源極與該電源供應端電耦合。該主驅動單元220也可包含該等閘極，其中輸入該等第一內部程式碼訊號UCODEi<5：0>。進一步，該主驅動單元220可包含複數個電晶體R0至R5，該等電晶體R0至R5具有一末端與該等電晶體T0至T5的汲極電耦合，並且另一末端與該資料輸出焊墊DQ電耦合。

請參閱第3圖，其中輸入該等接腳單元PD之間的選擇訊號SELTDN<0>的接腳單元PD可包含一預驅動單元(PDRV)211以及一主驅動單元221。

該預驅動單元211可設置成當該資料列DATAB與該選擇訊號SELTDN<0>都為一高位準時，將當成第二內部程式碼訊號DCODEi<5：0>的第二程式碼訊號PDCODE<5：0>提供給該主驅動單元221。

該主驅動單元221可設置成將一接地端電耦合至電阻器，該等電阻器對應至複數個電阻器R10至R15之間第二內部程式碼訊號DCODEi<5：0>。該等電阻器R10至R15可與該資料輸出焊墊DQ共同電耦合。

該主驅動單元221可包含該等電阻器R10至R15，該等電阻器R10至R15具有一末端與該資料輸出焊墊DQ共同電耦合。該主驅動單元221也可包含複數個電晶體T10至T15，該等電晶體T10至T15具有該等汲極與該等電阻器R10至R15的另一末端電耦合。進一步，該等源極可與該接地端電耦合，並且該等閘極之中可輸入該等第二內部程式碼訊號DCODEi<5：0>。

請參閱第4圖，該程式碼產生器500包含一第一程式碼產生單元510以及一第二程式碼產生單元520。

該第一程式碼產生單元510可設置成將利用複製拉低驅動器102的輸出電壓所產生之一第一複製電壓V1與一第一參考電壓VREFVOH1 比較。因此，該第一程式碼產生單元510可產生該等第二程式碼訊號PDCODE<5：0>。

該第一程式碼產生單元510可包含一複製拉低驅動器511、一比較區段512以及一程式碼產生區段513。

該複製拉低驅動器511為一電路，該電路利用該複製該拉低驅動器102的主驅動單元221來設置。

該複製拉低驅動器511可電耦合在該外部電阻器耦合端700與該接地端之間。

一外部系統的外部電阻器RZQ可電耦合至外部電阻器耦合端700。

複製拉低驅動器511的電阻值可根據該等第二程式碼訊號PDCODE<5：0>而改變。此外，該複製拉低驅動器511可根據已變更的一電阻值，控制該第一複製電壓V1的位準。

該比較區段512比較該第一複製電壓V1與該第一參考電壓VREFVOH1，並據此輸出一比較結果。

該第一參考電壓VREFVOH1為與該電源供應端的電壓位準成比例之值。例如：這種值可為VDDQ/2.5、VDDQ/3等等。

該程式碼產生區段513根據該比較區段512的輸出，控制該第二程式碼訊號PDCODE<5：0>之值。

一第一電阻值控制操作，或是該複製拉低驅動器511、該比較區段512以及該程式碼產生區段513的連結操作，會在該第一複製電壓V1與該第一參考電壓VREFVOH1具有大致上相同值時結束。

該第二程式碼產生單元520可設置成將利用複製該拉低驅動器102與該拉高驅動器101之間一中間節點的電壓所產生之一第二複製電壓V2與一第二參考電壓VREFVOH2比較。因此，該第二程式碼產生單元520可產生該等第一程式碼訊號PUCODE<5：0>。

該第二程式碼產生單元520可包含一複製拉高驅動器521、一複製拉低驅動器522、一比較區段523以及一程式碼產生區段524。

該複製拉高驅動器521為一電路，該電路利用複製該拉高驅動器101的主驅動單元220來設置。

該複製拉低驅動器522為一電路，該電路利用複製該拉低驅動器102的主驅動單元221來設置。

該複製拉高驅動器521和該複製拉低驅動器522可電耦合在該電源供應端與該接地端之間。

該複製拉低驅動器522在其中由該第一電阻值控制操作完成該電阻值控制之一狀態內，使得該第二程式碼訊號PDCODE<5：0>之值被固定。

該複製拉高驅動器521的電阻值可根據該等第一程式碼訊號PUCODE<5：0>而改變。此外，利用與複製拉低驅動器522之一連結操作，該複製拉高驅動器521可控制該第二複製電壓V2的位準。

該比較區段523比較該第二複製電壓V2與該第二參考電壓VREFVOH2，並據此輸出一比較結果。

該第二參考電壓VREFVOH2為與該電源供應端的電壓位準成比例之值。例如：該值可為VDDQ/2.5、VDDQ/3等等。

該程式碼產生區段524根據該比較區段523的輸出，控制該等第一程式碼訊號PUCODE<5：0>之值。

一第二電阻值控制操作，或是該複製拉高驅動器521、該複製拉低驅動器522、該比較區段523以及該程式碼產生區段524的連結操作，會在該第二複製電壓V2與該第二參考電壓VREFVOH2具有大致上相同值時結束。

請參閱第5圖，根據一第一情況TT、一第二情況FF以及一第三情況SS，該接腳單元PU的主驅動單元220之電阻器R0至R5依照PVT(電源、電壓與溫度(power,voltage and temperature))情況具有不同電阻值。

當與該第一情況TT比較時，在該第二情況FF的情況下，該等電阻器R0至R5的電阻值降低。此外，在該第三情況SS的情況下，該等電阻器R0至R5的電阻值提高。

因此，利用反應上述該等電阻器R0至R5的電阻值由PVT情況改變之特性，該程式碼產生器500產生依照PVT情況具有不同值的第一程式碼訊號PUCODE<5：0>，如此該接腳單元PU的電阻值可設定為一所想要的值。

例如：當需要拉高驅動器101具有480歐姆(Ω)的電阻值時，則使用一個接腳單元PU可滿足該需求。

在此實例中，產生該等第一程式碼訊號PUCODE<5：0>至「100000」(其中「1」為一邏輯高位準並且「0」為一邏輯低位準)。此外，該等電阻器R0至R5的對應並聯電阻值變成480歐姆。

利用假設該等電晶體T0至T5的開啟電阻為0歐姆，則可獲得第5圖的並聯電阻值。在一實際操作中，該並聯電阻值可為利用平行加總該等電晶體T0至T5的開啟電阻與該等複數個電阻器R0至R5的串聯電阻值可獲得之值。

在該第二情況FF中，產生該等第一程式碼訊號PUCODE<5：0>至「001111」。進一步，該等電阻器R0至R5的對應並聯電阻值變成480歐姆。

在該第三情況SS中，產生該等第一程式碼訊號PUCODE<5：0>至「111111」。此外，該等電阻器R0至R5的對應並聯電阻值變成479歐姆，大致上接近480歐姆。

在一個範例中，當需要該拉高驅動器101具有360歐姆的電阻值時，則使用兩個接腳單元PU可滿足該需求。

在此情況下，因為兩組複數個電阻器R0至R5基本上分別與兩個接腳單元PU並聯電耦合，當使用一個接腳單元PU時，例如兩個相同階數的電阻器R5之電阻值即對應至該電阻值的其中一半。

例如，當使用該第一情況TT內一個接腳單元PU時，該電阻器R5的電阻值為480歐姆。相較之下，當使用該第一情況TT內兩個接腳單元PU時，該電阻器R5的電阻值為240歐姆。

因此在該第一情況TT中，產生該等第一程式碼訊號PUCODE<5：0>至「010101」。此外，兩組該等複數個電阻器R0至R5的對應並聯電阻值變成366歐姆，大致上接近360歐姆。

在該第二情況FF中，產生該等第一程式碼訊號PUCODE<5：0>至「001010」。進一步，兩組該等複數個電阻器R0至R5的對應並聯電阻值變成360歐姆。

在該第三情況SS中，產生該等第一程式碼訊號PUCODE<5：0>至「101010」。此外，兩組該等複數個電阻器R0至R5的對應並聯電阻值變成360歐姆。

請參閱第6圖，該第一控制區塊300可包含一第一解碼器310和一第二解碼器320。

該第一解碼器310可設置成將該第一模式暫存訊號MR3_OP<0>以及該第二模式暫存訊號MR22_OP<2：0>解碼。此外，該第一解碼器310可產生預選擇訊號SEL_UP<2：0>。

該第二解碼器320可設置成將該預選擇訊號SEL_UP<2：0>解碼，並且產生該選擇訊號SELTUP<5：0>。

如上述，該程式碼產生器500可依照PVT情況並據此產生具有不同值的第一程式碼訊號PUCODE<5：0>。進一步，該程式碼產生器500可將該接腳單元PU的電阻值設定為所想要之值。

請參閱第7圖，根據一多輸出電壓VOH(VDDQ/3和VDDQ/2.5)以及一PVT情況，該第一模式暫存訊號MR3_OP<0>和該第二模式暫存訊號MR22_OP<2：0>可定義要啟動的接腳單元PU數量。

根據具體實施例的半導體裝置可支援多種輸出電壓VOH，例如一第一輸出電壓VDDQ/3以及一第二輸出電壓VDDQ/2.5。

該第一模式暫存訊號MR3_OP<0>可設定為高位準，以便支援該第一輸出電壓VDDQ/3。此外，該第一模式暫存訊號MR3_OP<0>可設定為低位準，以便支援該第二輸出電壓VDDQ/2.5。

此外，根據與該半導體裝置通訊的外部系統之個別第一輸出電壓VDDQ/3以及第二輸出電壓VDDQ/2.5，該第二模式暫存訊號MR22_OP<2：0>之值可設定為不同值，以便與終端電阻值(TERM)一致。

當該第二模式暫存訊號MR22_OP<2：0>設定為「000」，則關閉該拉高驅動器101。

當該第一模式暫存訊號MR3_OP<0>設定為「1」並且該等第二模式暫存訊號MR22_OP<2：0>設定為「001」，則可輸出該等選擇訊號SELTUP<5：0>為「000001」。

根據該等選擇訊號SELTUP<5：0>只啟動該拉高驅動器101內一個接腳單元PU時，該拉高驅動器101的電阻值可設定為該第一輸出電壓VDDQ/3位準內的預設值。該預設值可為例如480歐姆。

當該第一模式暫存訊號MR3_OP<0>設定為「1」並且該等第二模式暫存訊號MR22_OP<2：0>設定為「010」，則可輸出該等選擇訊號SELTUP<5：0>為「000011」。

根據該等選擇訊號SELTUP<5：0>啟動該拉高驅動器101內兩個接腳單元PU時，該拉高驅動器101的電阻值可設定為該第一輸出電壓VDDQ/3位準內所需的另一值。該另一值可為例如240歐姆。

在一個範例中，當該第一模式暫存訊號MR3_OP<0>設定為「0」並且該第二模式暫存訊號MR22_OP<2：0>設定為「001」，則可輸出該等選擇訊號SELTUP<5：0>為「000011」。

根據該等選擇訊號SELTUP<5：0>啟動該拉高驅動器101內兩個接腳單元PU時，該拉高驅動器101的電阻值可設定為該第二輸出電壓 VDDQ/2.5位準內的預設值。該預設值可為例如360歐姆。

當該第一模式暫存訊號MR3_OP<0>設定為「0」並且該等第二模式暫存訊號MR22_OP<2：0>設定為「010」，則可輸出該等選擇訊號SELTUP<5：0>為「001111」。

根據該等選擇訊號SELTUP<5：0>啟動該拉高驅動器101內四個接腳單元PU時，該拉高驅動器101的電阻值可設定為該第二輸出電壓VDDQ/2.5位準內所需的另一值。該另一值可為例如180歐姆。

相較於該拉高驅動器101的電阻值設定為該第一輸出電壓VDDQ/3位準內的預設值(480歐姆)之情況，若該拉高驅動器101的電阻值設定為該第二輸出電壓VDDQ/2.5位準內的預設值(360歐姆)，則要啟動的接腳單元PU數量加倍。

DNU(不使用)代表目前不使用該等第二模式暫存訊號MR22_OP<2：0>之值。此外，RFU(保留供日後使用)代表該等第二模式暫存訊號MR22_OP<2：0>之值分配為未來使用。

因此在一個具體實施例內，使用預定數量的接腳單元PU，例如六個接腳單元PU以及至少八種電阻值設定(60歐姆、96歐姆、120歐姆、160歐姆、180歐姆、240歐姆、360歐姆和480歐姆)，以支援該多輸出電壓(VDDQ/3和VDDQ/2.5)。

支援該多輸出電壓(VDDQ/3和VDDQ/2.5)和至少八種的電阻值設定可使用該第一模式暫存訊號MR3_OP<0>和該等第二模式暫存訊號MR22_OP<2：0>。

請參閱第8圖，該第二控制區塊400可包含一解碼器410。

該解碼器410可設置成將該等第三模式暫存訊號MR3_OP<5：3>解碼，並產生該等選擇訊號SELTDN<5：0>。

請參閱第9圖，該第三模式暫存訊號MR3_OP<5：3>可定義要啟動來設定該拉低驅動器102的電阻值之接腳單元PD的數量。

當該等第三模式暫存訊號MR3_OP<5：3>設定為「000」，則關閉該拉低驅動器102。

當該等第三模式暫存訊號MR3_OP<5：3>設定為「001」，則輸出該等選擇訊號SELTDN<5：0>至「000001」。

根據該等選擇訊號SELTDN<5：0>只啟動該拉低驅動器102內一個接腳單元PD時，該拉低驅動器102的電阻值可設定為例如240歐姆。

當該等第三模式暫存訊號MR3_OP<5：3>設定為「010」，則輸出該等選擇訊號SELTDN<5：0>至「000011」。

根據該等選擇訊號SELTDN<5：0>啟動該拉低驅動器102內兩個接腳單元PD時，該拉低驅動器102的電阻值可設定為另一值。該另一值可為例如120歐姆。

請參閱第10圖，一系統1000可包含一或多個處理器1100。該處理器1100可獨立使用或與其他處理器結合使用。一晶片組1150可電耦合至該處理器1100，該晶片組1150為該處理器1100與該系統1000的其他組件之間訊號的一通訊通路。其他組件可包含一記憶體控制器1200、一輸入/輸出(「I/O」，input/output)匯流排1250以及一磁碟機控制器1300。根據該系統1000的組態，許多不同訊號的任一個都可透過該晶片組1150傳輸。

該記憶體控制器1200可電耦合至該晶片組1150。該記憶體控制器1200可接收該處理器1100透過該晶片組1150提供的一要求。該記憶體控制器1200也可電耦合至一或多個記憶體裝置1350。該記憶體裝置1350可包含上述之資料輸出電路100。

該晶片組1150也可電耦合至該I/O匯流排1250，該I/O匯流排1250可當成從該晶片組1150至該等I/O裝置1410、1420和1430的訊號之通訊通路。該等I/O裝置1410、1420和1430可包含一滑鼠1410、一視訊顯示器1410或一鍵盤1430。該I/O匯流排1250可運用各類通訊協定中的任一種，與該等I/O裝置1410、1420和1430通訊。

該磁碟機控制器1300也可電耦合至該晶片組1150。該磁碟機控制器1300可當成該晶片組1150與一或多個內部磁碟機1450之間的通訊通路。該磁碟機控制器1300和該等內部磁碟機1450可虛擬上使用任何通訊協定類型，彼此通訊或與該晶片組1150通訊。

雖然上面已經說明特定具體實施例，不過本發明所屬技術領域中具有通常知識者瞭解所說明的具體實施例僅為範例。因此，此處說明的半導體裝置之資料輸出電路不應受限於所說明的具體實施例。而是，當與上述說明與附圖結合時，此處說明的半導體裝置之資料輸出電路應該只受限於底下的申請專利範圍。

Claims

一種半導體裝置的一資料輸出電路，其包含：一拉高驅動器，其包含複數個接腳單元(leg unit)，這些接腳單元設置成提供個別基於程式碼訊號所選出的電阻值、設置成當其中一或多個接腳單元已經選擇性被啟動時的一全數電阻值，以及設置成將根據複數個輸出電壓位準之間的全數電阻值的選擇所選取的一輸出電壓位準之一輸出電壓供應給一資料輸出焊墊；一控制區塊，其設置成產生該等選擇訊號以回應模式暫存訊號；以及一程式碼產生器，其配置成根據一外部電阻值基於一參考電壓對一變動的複製輸出電壓之一比較來產生該等程式碼訊號。
如申請專利範圍第1項所述之資料輸出電路，其中該拉高驅動器設置成根據一高位準資料，將該輸出電壓供應至該資料輸出焊墊。
如申請專利範圍第1項所述之資料輸出電路，其中該等複數個接腳單元之每一者包含：一預驅動單元，其設置成當該資料以及一對應選擇訊號皆為一高位準時，輸出該等程式碼訊號；以及一主驅動單元，其設置成將一電源供應端電耦合至電阻器，該等電阻器對應至在與該資料輸出焊墊共同電耦合的複數個電阻器之間的程式碼訊號。
如申請專利範圍第1項所述之資料輸出電路，其中該控制區塊包含：一第一解碼器，其設置成將一第一模式暫存訊號以及第二模式暫存訊號解碼，並且產生預選擇訊號；以及一第二解碼器，其設置成將該等預選擇訊號解碼，並且產生該等選擇訊號。
如申請專利範圍第4項所述之資料輸出電路，其中該第一模式暫存訊號包含一訊號，用於選擇該等輸出電壓位準之間的一電壓位準。
如申請專利範圍第4項所述之資料輸出電路，其中該等第二模式暫存訊號包含訊號，用於選擇該等接腳單元之間的一或多個接腳單元。
如申請專利範圍第1項所述之資料輸出電路，其中該等接腳單元之每一者包含共同地電耦合至該資料輸出焊墊的複數個電阻器，以及其中依照PVT(電源、電壓與溫度)情況，該等電阻器具有不同的電阻值。
如申請專利範圍第1項所述之資料輸出電路，其中該程式碼產生器設置成依照PVT情況產生具有不同值的程式碼訊號。
如申請專利範圍第1項所述之資料輸出電路，更包含：一拉低驅動器，其設置成與該資料輸出焊墊電耦合。
如申請專利範圍第9項所述之資料輸出電路，其中該程式碼產生器設置成比較一複製電壓與該參考電壓，並且產生該等程式碼訊號。
如申請專利範圍第9項所述之資料輸出電路，其中該程式碼產生器包含：一複製拉低驅動器，利用複製該拉低驅動器來設置；一複製拉高驅動器，利用複製該拉高驅動器來設置，並設置成根據該程式碼訊號在一電阻值內變更，並且利用與該複製拉低驅動器的一連結操作來控制該複製電壓的一位準；一比較區段，其設置成比較該複製電壓與該參考電壓，並且輸出一比較結果；以及一程式碼產生區段，其設置成控制該等程式碼訊號的值，以回應該比較區段的一輸出。
如申請專利範圍第1項所述之資料輸出電路，其中當已經選擇一第一輸出電壓位準時要啟動的接腳單元之數量與當已經選擇一第二輸出電壓位準時要啟動的接腳單元之數量不同。
如申請專利範圍第1項所述之資料輸出電路，其中在該第一輸出電壓位準上該拉高驅動器的一電阻值與在該第二輸出電壓位準上該拉高驅動器的一電阻值相同之情況下，在該第一輸出電壓位準上要啟動的接腳單元之數量與在該第二輸出電壓位準上要啟動的接腳單元之數量不同。
如申請專利範圍第1項所述之資料輸出電路，其中當與根據該第一輸出電壓位準上該拉高驅動器的一預設電阻值在該等接腳單元之間必須啟動之接腳單元數比較，根據該第二輸出電壓位準上該拉高驅動器的該預設電阻值要在該等接腳單元之間啟動之接腳單元數增加為多數。
如申請專利範圍第14項所述之資料輸出電路，其中該程式碼產生器設置成產生對於該第一輸出電壓位準與該第二輸出電壓位準分別具有不同值的程式碼訊號。
一種半導體裝置的資料輸出電路，其包含：複數個第一接腳單元，其共同電耦合至一資料輸出焊墊，並設置成拉高該資料輸出焊墊、將一第一輸出電壓供應至該資料輸出焊墊，並控制該第一輸出電壓的位準，以回應第一選擇訊號以及第一程式碼訊號；複數個第二接腳單元，其共同電耦合至該資料輸出焊墊，並設置成拉低該資料輸出焊墊、將一第二輸出電壓供應至該資料輸出焊墊，並控制該第二輸出電壓的位準，以回應第二選擇訊號以及第二程式碼訊號；以及一程式碼產生器，其配置成基於一比較器之一輸出來產生該第二程式碼訊號以控制該複數個第二接腳單元之複數個電阻值，該比較器係比較一參考電壓與一複製輸出電壓。
如申請專利範圍第16項所述之資料輸出電路，進一步包含：一程式碼產生器，其設置成產生該等第一程式碼訊號以及該第二程式碼訊號，以控制該等第一接腳單元的電阻值以及該等第二接腳單元的電阻值。
如申請專利範圍第17項所述之資料輸出電路，其中該程式碼產生器設置成利用比較一複製電壓與該參考電壓，產生該等第二程式碼訊號。
一種半導體裝置的一資料輸出電路，其包含：一拉高驅動器，其共同電耦合至一資料輸出焊墊，並設置將一第一輸出電壓供應至該資料輸出焊墊以回應一資料並控制該第一輸出電壓的位準；以及一拉低驅動器，其共同電耦合至該資料輸出焊墊，並設置成將一第二輸出電壓供應至該資料輸出焊墊以回應該資料並控制該第二輸出電壓的位準；以及一程式碼產生器，其配置成基於一比較器之一輸出控制該第二輸出電壓的位準，該比較器係比較一參考電壓與一複製輸出電壓。
如申請專利範圍第19項所述之資料輸出電路，更包含：複數個接腳單元，其設置成當該資料在該高位準時，控制該第一輸出電壓的位準。