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TWI646661B - 非揮發性記憶體裝置 - Google Patents

非揮發性記憶體裝置 Download PDF

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TWI646661B
TWI646661B TW103132610A TW103132610A TWI646661B TW I646661 B TWI646661 B TW I646661B TW 103132610 A TW103132610 A TW 103132610A TW 103132610 A TW103132610 A TW 103132610A TW I646661 B TWI646661 B TW I646661B
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TW
Taiwan
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gate
volatile memory
memory device
well region
floating gate
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TW103132610A
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TW201532201A (zh
Inventor
朴聖根
Original Assignee
愛思開海力士有限公司
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Abstract

一種非揮發性記憶體裝置包括：一浮動閘極，其具有複數個指狀物(fingers)；一第一耦合單元，其包括一與該浮動閘極在垂直方向上重疊之主動控制閘極；一第二耦合單元，其包括複數個與該浮動閘極在水平方向上重疊之控制插塞(control plugs)；以及一控制單元，其將該主動控制閘極電連接至該等控制插塞並控制施加至該主動控制閘極之偏壓。

Description

非揮發性記憶體裝置 相關申請案之對照參考資料
本申請案主張2014年2月11日所提出之韓國專利申請案第10-2014-0015404號之優先權，在此以參照的方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於一種半導體裝置製造技術，以及更特別地，是有關於一種非揮發性記憶體裝置。
最近的數位媒體裝置允許人們在任何時間及任何地點輕易地使用他們所需要之資訊。因為各種裝置從類比轉換至數位及數位裝置快速地傳播資訊，所以需要儲存媒體，以便儲存視訊、錄製音樂及各種資料。結果，全球半導體產業競爭性地投資系統單晶片(“SoC”)基礎技術，以跟得上高整合之趨勢。SoC係一種將所有系統技術整合在單一半導體中之技術。在沒有系統設計技術下，很難發展非記憶體半導體(non-memory semiconductor)。因為具有數位電路及類比電路之複合功能的晶片出現成為在SoC領域中之主流技術，所以越來越需要可修整類比電路或儲存內部操作演算法之內嵌式記憶體(embedded memory)。
因為根據用以形成邏輯電路之邏輯製程或互補式金屬氧化物半導體(“CMOS”)製程來製造內嵌式記憶體，很難改善內嵌式記憶體之整合度(integration degree)。
本發明之示範性實施例係有關於一種具有改良整合度之非揮發性記憶體裝置。
依據本發明之一實施例，一種非揮發性記憶體裝置包括：一浮動閘極，其具有複數個指狀物(fingers)；一第一耦合單元，其包括一與該浮動閘極在垂直方向上重疊之主動控制閘極；一第二耦合單元，其包括複數個與該浮動閘極在水平方向上重疊之控制插塞(control plugs)；以及一控制單元，其將該主動控制閘極電連接至該等控制插塞並控制施加至該主動控制閘極之偏壓。該主動控制閘極可以與該等指狀物重疊。該主動控制閘極可以包括一井區，該井區係形成於在該浮動閘極下方之基板中。該等控制插塞之每一者可以具有一個以上面對該等指狀物之側壁。該控制單元可以包括一二極體。該二極體之陽極耦接至該控制插塞，以及該二極體之陰極耦接至該主動控制閘極。
依據本發明之另一實施例，一種非揮發性記憶體裝置包括：一主動控制閘極，其形成於一基板中；一浮動閘極，其具有複數個形成於該基板上方且隔開成與該主動控制閘極重疊之指狀物；複數個控制插塞，其形成於該主動控制閘極上方及配置成相鄰於該等指狀物 且在其間具有間隙；以及一整流器，其將該主動控制閘極電連接至該等控制插塞並控制施加至該主動控制閘極之偏壓。該非揮發性記憶體裝置可以進一步包括側壁間隔物，其形成於該浮動閘極之側壁上且間隙填充該等間隙。該主動控制閘極可以包括一井區，其形成於該基板上方。該二極體可以包括一雜質區，其形成於該井區中且具有一與該井區成互補關係之導電型，以及該雜質區在垂直方向上與該等指狀物重疊。當該主動控制閘極因該二極體而浮接時，該雜質區可以耦接該浮動閘極。該二極體可以包括一PN接面二極體。該PN接面二極體之陽極可以耦接至該控制插塞，以及該二極體之陰極耦接至該主動控制閘極。該等控制插塞之每一者可以具有一個以上面對該等指狀物之側壁。
依據本發明之另一實施例，一種非揮發性記憶體裝置包括：一第二導電型的第一井區，其形成於一基板上方；一第二井區，其形成於該基板上方且具有一與該第二導電型成互補關係之第一導電型；一浮動閘極，其形成於該基板上方且與該第一及第二井區重疊，以及包括複數個與該第一井區重疊之指狀物；一選擇閘極，其形成於該基板上方且與該第二井區重疊；複數個控制插塞，其形成於該第一井區上方及配置成相鄰於該等指狀物且在其間具有間隙；間隔物，其形成於該浮動閘極及該選擇閘極之側壁上且間隙填充該間隙；以及一第二導電型的雜質區，其形成於該控制插塞下方之第一井區中且將該控制插塞電連接至該第一井區。該等控制 插塞之每一者具有一個以上面對該等指狀物之側壁。該雜質區與該浮動閘極重疊。當施加一第一極性第一偏壓至該控制插塞時，施加與該第一偏壓相同之偏壓至該第一井區及該雜質區。當施加一第二極性(相反於該第一極性)第二偏壓至該控制插塞時，施加與該第二偏壓相同之偏壓至該雜質區，以及該第一井區浮接。
10‧‧‧基板
12‧‧‧深井區
14‧‧‧隔離層
16‧‧‧第一井區
18‧‧‧第二井區
20‧‧‧閘極絕緣層
22‧‧‧閘極電極
24‧‧‧側壁間隔物
26‧‧‧第一雜質區
28‧‧‧第二雜質區
30‧‧‧內層絕緣層
32‧‧‧控制插塞
34‧‧‧第一接觸窗插塞
36‧‧‧第二接觸窗插塞
38‧‧‧第三接觸窗插塞
101‧‧‧基板
102‧‧‧隔離層
103‧‧‧第一主動區
104‧‧‧第二主動區
105‧‧‧深井區
106‧‧‧主動控制閘極(第一井區)
107‧‧‧第二井區
108‧‧‧閘極絕緣層
109‧‧‧閘極電極
110‧‧‧側壁間隔物
111‧‧‧內層絕緣層
112‧‧‧間隙
113‧‧‧控制插塞
114‧‧‧第一雜質區
115‧‧‧第二雜質區
116‧‧‧第一接觸窗插塞
117‧‧‧第二接觸窗插塞
118‧‧‧第三接觸窗插塞
120‧‧‧控制單元
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
C1‧‧‧第一電容器
C2‧‧‧第二電容器
C3‧‧‧第三電容器
CL‧‧‧控制線
D1‧‧‧第一方向
D2‧‧‧第二方向
FG‧‧‧浮動閘極
FG1‧‧‧指狀物
FG2‧‧‧指狀物
SG‧‧‧選擇閘極
SL‧‧‧選擇線
第1圖係描述依據本發明之一實施例的非揮發性記憶體裝置之立體圖；第2圖係描述依據本發明之該實施例的非揮發性記憶體裝置之平面圖；第3圖係描述沿著第2圖所示之A-A’線所取得的非揮發性記憶體裝置之剖面圖；第4圖係描述沿著第2圖所示之B-B’線所取得的非揮發性記憶體裝置之剖面圖；第5圖描述依據本發明之該實施例的非揮發性記憶體裝置之等效電路圖；第6圖係描述依據本發明之另一實施例的非揮發性記憶體裝置之單元陣列的平面圖；第7A至7D係描述用以製造依據本發明之該實施例的非揮發性記憶體裝置之方法的剖面圖；以及第8A至8D係描述用以製造依據本發明之該實施例的非揮發性記憶體裝置之方法的剖面圖。
下面將參考所附圖式來詳細描述所揭露技術之各種範例及實施。
該等圖式可以不必以比例來繪製及在一些例子中，可能已誇大該等圖式中之至少一些結構的比例，以便清楚說明該等所述範例及實施之某些特徵。在一多層結構中具有兩層或兩層以上之圖式或描繪中呈現一特定範例中，所示之這樣的層之相對定位關係或該等層之設置順序反映一用於該所描述或說明範例之特定實施，以及不同的相對定位關係或該等層之設置順序係可能的。此外，多層結構之描述或說明範例可能沒有反映在那個特定多層結構中所出現之所有層(例如，一個以上額外層可能出現在兩個所述層間)。做為一個特定範例，當提及在一所描述或說明多層結構中之一第一層是在一第二層”上”或”上方”或者在一基板”上”或”上方”時，該第一層可能直接形成於該第二層或該基板上，但是亦可能表示一種結構，其中一個以上其它中間層可能存在於該第一層與該第二層或該基板間。
在該等圖式中，為了方便說明，相較於實際實體厚度及間隔，誇大組件之厚度及距離。在下面描述中，可以省略已知相關功能及構造之詳細說明，以避免對本發明之標的的不必要混淆。在整個說明書及圖式中相同的元件符號指的是相同的元件。
再者，‘連接/耦接’表示一組件直接耦接至另一組件或間接耦接至另一組件。在此說明書中，只要在 句子中沒有特別提到，單數形式可以包括複數形式。另外，在該說明書中所使用之‘包括(include/comprise或including/comprising)’表示可存在或加入一個以上組件、步驟、操作及元件。
以下描述一種非揮發性記憶體裝置，其可輕易地應用至一使用於整合複雜技術之系統單晶片(SoC)技術的領域中之內嵌式記憶體及可以改善該嵌入式記憶體之整合度。為了這個目的，本發明之實施例提供一種可輕易地應用至一內嵌式記憶體之快閃電子可抹除可程式化唯讀記憶體(EEPROM)。該快閃EEPROM可以甚至在沒有電源下儲存資料，以及電子抹除及程式化資料。該快閃EEPROM包括一具有一閘極(例如，一浮動閘極)之單閘極EEPROM、一堆疊閘極(ETOX)EEPROM，其中垂直地堆疊兩個閘極(一浮動閘極及一控制閘極)、一雙閘極EEPROM、一分離閘極EEPROM等。
該單閘極EEPROM具有可以在沒有額外製程下根據一邏輯製程來製造之優點。然而，需要一佔據大面積之井區結構，例如，一主動控制閘極(ACG)，以便獲得裝置所需之耦合比(coupling ratio)。並且，該整合度是低的，因為必須獨立地實施一用以程式化及抹除資料之結構，例如，一井區結構。相反地，因為該堆疊閘極EEPROM、該雙閘極EEPROM及該分離閘極EEPROM相較於該單閘極EEPROM可以輕易地獲得裝置所需之耦合比，所以該整合度可以輕易地增加。然而，缺點是，由於除了一預定邏輯製程外，還有一額外製程進一步需 要許多的罩幕，以及此難以適用於內嵌式記憶體，所以生產力是低的。
因此，本發明之實施例係有關於一種非揮發性記憶體裝置，其可以在沒有一額外製程下根據一邏輯製程來製造及改善整合度。為了改善該整合度，必須在一最小面積中獲得裝置所需之耦合比。為此目的，該等實施例可以包括一用以在垂直方向上施加電場至一浮動閘極之主動控制閘極(ACG)及一用以在水平方向上施加電場至該浮動閘極之控制插塞(CP)。
在下面描述中，一第一導電型及一第二導電型彼此為互補關係。亦即，當該第一導電型為P型時，該第二導電型係N型，以及當該第一導電型為N型時，該第二導電型係P型。此表示依據本發明之實施例的非揮發性記憶體裝置可以具有一N通道型或一P通道型。為了方便描述，在此假設該第一導電型為一P型，以及該第二導電型為一N型。以下，示範性地描述一種N通道型的非揮發性記憶體。
第1至4圖描述依據本發明之一實施例的非揮發性記憶體裝置之一單位單元。特別地，第1圖係立體圖，以及第2圖係平面圖，以及第3圖係描述沿著第2圖所示之A-A’線所取得的非揮發性記憶體裝置之剖面圖，而第4圖係描述沿著第2圖所示之B-B’線所取得的非揮發性記憶體裝置之剖面圖。
參考第1至4圖，依據本發明之該實施例的非揮發性記憶體裝置可以包括一形成於一基板101上方且包括 複數個指狀物FG1及FG2之浮動閘極FG、一形成於該基板101上方且使用一與該等指狀物FG1及FG2重疊之主動控制閘極106的第一耦合單元、一形成於該基板101上方及使用複數個配置成相鄰於該等指狀物FG1及FG2且其間具有間隙之控制插塞113的第二耦合單元以及一將該主動控制閘極106電連接至該等控制插塞113之每一者且控制一經由該控制插塞113施加至該主動控制閘極106之偏壓的控制單元120。該控制單元120可以包括一二極體。該二極體可以包括一PN接面二極體。
以下，提供關於依據本發明之該實施例的非揮發性記憶體裝置之組件及構造的詳細描述。
依據本發明之一實施例的非揮發性記憶體裝置可以包括一形成於該基板101中且界定一第一主動區103及一第二主動區104之隔離層102。該基板101可以是一半導體基板。該半導體基板可以屬於單晶態且包含一含矽材料。亦即，該半導體基板可以包括一單晶含矽材料。例如，該基板101可以是一塊材矽基板(bulk silicon substrate)或一矽絕緣體(SOI)基板，其中依序堆疊一支撐基板、一埋入式絕緣層及一單晶矽層。
該隔離層102可以以一淺溝槽隔離(STI)製程來形成及包括一絕緣材料。該隔離層102所界定之該第一主動區103及該第二主動區104可以配置成彼此隔開有一預定間隙。該第一主動區103可能相當於一耦合區，以及該第二主動區104可能相當於一穿隧區及一讀取區。亦即，該第一主動區103可以是一用以耦合該浮 動閘極FG之區域，以及該第二主動區104可以是一用以程式化、抹除及讀取資料之區域。因此，該第一主動區103之面積可以大於該第二主動區104之面積。
依據本發明之該實施例的非揮發性記憶體裝置可以包括一第二導電型的深井區105，例如，一深N井區，其形成於該基板101中、一第二導電型的第一井區106，例如，一N井區，其形成於該深井區105中，以對應於該第一主動區103以及一第一導電型的第二井區107，例如，一P井區，其形成於該深井區105中，以對應於該第二主動區104。該第一井區106充當該主動控制閘極106。因此，該第一井區及該主動控制閘極具有相同元件符號“106”。該深井區105、該第一井區106及該第二井區107可以藉由將雜質離子植入該基板101中來形成。該第一井區106及該第二井區107可以配置成彼此隔開有一預定間隙或彼此在一側相鄰。當該第一井區106及該第二井區107係配置成彼此相鄰時，可能因導電型之不同而在它們之間發生接面隔離(junction isolation)。
依據本發明之該實施例的非揮發性記憶體裝置可以包括該浮動閘極FG、一選擇閘極SG以及在該浮動閘極FG及該選擇閘極SG之側壁上所形成之側壁間隔物110。該浮動閘極FG及該選擇閘極SG可以是一堆疊結構，其中堆疊一閘極絕緣層108及一閘極電極109。該閘極絕緣層108可以是選自由氧化層、氮化層及氮氧化層所組成之群的單層或其堆疊層。該閘極電極109可以包括一含矽材料(例如，一多晶矽層)及/或一金屬層。
該浮動閘極FG儲存邏輯資訊。該浮動閘極FG可以與該第一主動區103及該第二主動區104重疊。亦即，該浮動閘極FG可以與該第一井區106及該第二井區107重疊。可以使該浮動閘極FG在該第二主動區104及該第一主動區103上方從該第二主動區104延伸至該第一主動區103。在該第一主動區103上方之該浮動閘極FG可以包括該等隔開指狀物FG1及FG2。亦即，該浮動閘極FG可以是一多指狀物型。特別地，該浮動閘極FG可以包括隔開成在相對於該基板101之垂直(亦即，大致垂直)方向上與對應於該第一主動區103之該第一井區106(亦即，該主動控制閘極106)重疊的該等指狀物FG1及FG2。該等指狀物FG1及FG2藉由增加該浮動閘極FG與該主動控制閘極106間之重疊面積來增加它們之間的耦合比。並且，該等指狀物FG1及FG2藉由在相對該基板101之水平方向上增加該浮動閘極FG與該等控制插塞113間之重疊面積來增加它們之間的耦合比。
該選擇閘極SG防止該非揮發性記憶體裝置之過度抹除(over-erase)。該選擇閘極SG可以與該第二主動區104重疊。該選擇閘極SG可以配置成與該浮動閘極FG之一側隔開有一預定間隙。該選擇閘極SG可以與該浮動閘極FG同時形成。
該等側壁間隔物110之每一者包括一絕緣層。例如，該側壁間隔物110可以是選自由氧化層、氮化層及氮氧化層所組成之群的單層或其堆疊層。在該浮 動閘極FG之側壁上所形成之該等側壁間隔物110可以充當電荷阻擋層(charge blocking layers)。亦即，該等側壁間隔物110可以阻擋該浮動閘極FG與該等控制插塞113間之電荷。
依據本發明之該實施例的非揮發性記憶體裝置可以包括一覆蓋在包括該浮動閘極FG及該選擇閘極SG之結構上方的內層絕緣層111以及複數個穿過該內層絕緣層111及配置成相鄰於該浮動閘極FG且其間具有間隙112之控制插塞113。可以以該等側壁間隔物110來間隙填充在該浮動閘極FG與該等控制插塞113間之間隙112。該等側壁間隔物110可以充當電荷阻擋層。該內層絕緣層111可以是選自由氧化層、氮化層及氮氧化層所組成之群的單層或其堆疊層。
該等控制插塞113之每一者與該主動控制閘極106一起耦合該浮動閘極FG。為此目的，該控制插塞113可以具有一個以上面對該浮動閘極FG之側壁。例如，該控制插塞113可以配置在該等指狀物FG1及FG2間。因為在該等控制插塞113與該浮動閘極FG彼此相對處之側壁的面積在水平方向上增加了，所以可以增加它們之間的耦合比。並且，該控制插塞113轉移施加至該主動控制閘極106之偏壓。為此目的，該控制插塞113係配在該第一主動區103上方且可以電連接至該主動控制閘極106。
依據本發明之該實施例的非揮發性記憶體裝置可以包括一形成於該第一主動區103中之第一導電型 的第一雜質區114及一形成於該第二主動區104中之第二導電型的第二雜質區115。該第一雜質區114及該第二雜質區115可以以離子植入製程來形成。該第一雜質區114及該第二雜質區115可以具有淡摻雜汲極(LDD)結構。
該第一雜質區114可以形成於該控制插塞113下方的第一井區106中且與該等指狀物FG1及FG2重疊。該第一雜質區114可以電連接至該主動控制閘極106及該控制插塞113且耦接該浮動閘極FG。並且，該第一雜質區114與該第一井區106構成一PN接面且將該主動控制閘極106電連接至該等控制插塞113。該第一雜質區114可以充當一適用以控制一經由該等控制插塞113施加至該主動控制閘極106之偏壓的控制單元120。該控制單元120可以包括一由該第一井區106及該第一雜質區114所構成之二極體。該二極體之陽極可以與該等控制插塞113耦接，以及該二極體之陰極可以與該主動控制閘極106耦接。
一藉由使用該主動控制閘極106耦接該浮動閘極FG之記憶體裝置必須在一正偏壓與一負偏壓間只使用一控制插塞113。因為依據本發明之該實施例的非揮發性記憶體裝置包括該控制插塞113能耦接該浮動閘極FG而不是該主動控制閘極106及該控制單元120能選擇性地施加一偏壓至該主動控制閘極106，所以該非揮發性記憶體裝置可以不受對記憶體單元所施加之偏壓的極性之約束，以便耦接該浮動閘極FG。
該第二雜質區115可以形成於該浮動閘極FG之一側、該選擇閘極SG之另一側及該浮動閘極FG與該選擇閘極SG間之第二井區107中。該第二雜質區115可以充當一接面區，亦即，一源極區及一汲極區。在該浮動閘極FG與該選擇閘極SG間所形成之該第二雜質區115可以使一在該浮動閘極FG旁之通道與一在該選擇閘極SG之通道耦接。
依據本發明之該實施例的非揮發性記憶體裝置可以包括一藉由穿過該內層絕緣層111與配置成相鄰於該浮動閘極FG之第二雜質區115耦接的第一接觸窗插塞116、一與配置成相鄰於該選擇閘極SG之第二雜質區115耦接的第二接觸窗插塞117及一與該選擇閘極SG耦接之第三接觸窗插塞118。該第一至第三接觸窗插塞116至118可以與該等控制插塞113同時形成。
依據本發明之該實施例的非揮發性記憶體裝置可以包括一形成於該內層絕緣層111上方且與該等控制插塞113耦接之控制線CL、一與該第一接觸窗插塞116耦接之第一位元線BL1、一與該第二接觸窗插塞117耦接之第二位元線BL2及一與該第三接觸窗插塞118耦接之選擇線SL。該控制線CL及該選擇線SL可以彼此並列地配置在相同平面上。該第一位元線BL1及該第二位元線BL2可以彼此並列地配置在相同平面上。該控制線CL及該選擇線SL可以與該第一位元線BL1及該第二位元線BL2相交，以及配置在不同平面上。亦即，該控制線CL及該選擇線SL可以與該第一位元線BL1及該第二位元線BL2具有一多層互連結構。
因為具有前述結構之非揮發性記憶體裝置包括具有用以在垂直方向上施加電場至該浮動閘極FG之該主動控制閘極106的第一耦合單元及具有用以在水平方向上施加電場至該浮動閘極FG之該等控制插塞113的第二耦合單元，所以可以在一最小面積中獲得裝置所需之耦合比。
因為獲得裝置所需之耦合比，所以可以簡化一種結構，例如，一種用以程式化、抹除及讀取資料之井區結構，以及可以進一步改善裝置之整合度。
以下，一起參考所附第5圖及表1與第1至4圖來描述用以操作依據本發明之該實施例的非揮發性記憶體裝置的方法之範例。
第5圖係依據本發明之該實施例的非揮發性記憶體裝置之等效電路圖。
參考第5圖，依據本發明之該實施例的非揮發性記憶體裝置可以包括可影響該浮動閘極FG之耦合的第一至第三電容器C1、C2及C3。由該主動控制閘極106在垂直方向上與該浮動閘極FG重疊所形成之該第一電容器C1可以對應於該第一耦合單元。由該等控制插塞113在水平方向上與該浮動閘極FG重疊所形成之該第二電容器C2可以對應於該第二耦合單元。由該第一雜質區114在垂直方向上與該浮動閘極FG重疊所形成之該第三電容器C3可以由該控制單元120來形成。該浮動閘極FG之耦合比受該第一至第三電容器C1、C2及C3之電容的影響，以及與那些面積成比例關係。
將該控制插塞113與該主動控制閘極106耦接並控制一經由該控制插塞113施加至該主動控制閘極106之偏壓的該控制單元120可以包括一二極體，其中該二極體之陽極及陰極可以分別與該控制插塞113及該主動控制閘極106耦接。在根據該控制單元120之程式化操作及抹除操作期間影響該浮動閘極FG之耦合比的該等電容可以是彼此不同的。特別地，在程式化操作期間該第一及第二電容器C1及C2可以耦接該浮動閘極FG。並且，在抹除期間該第二及第三電容器C2及C3可以耦接該浮動閘極FG。
依據本發明之該實施例的非揮發性記憶體裝置可以將熱載子注入機制(hot carrier injection(HCI)scheme)或富爾諾罕穿隧機制(Fowler-Nordheim(FN)tunneling scheme)應用至程式化操作及可以將能帶間穿隧機制(band-To-band tunneling(BTBT)scheme)或富爾諾罕穿隧機制(Fowler-Nordheim(FN)tunneling scheme)應用至抹除操作。以下，參考下面表1來描述依據本發明之該實施例的非揮發性記憶體裝置之操作狀況的範例。表1描述在程式化操作及抹除操作期間應用FN隧道機制之情況。FN隧道機制相較於HCI機制及BTBT機製需要該浮動閘極FG有較高的耦合比。亦即，當獲得一足夠的耦合比時，可以實施使用FN隧道機制之操作。
在程式化操作期間，可以在該第一位元線BL1及該第二位元線BL2浮接之階段中分別施加一泵激電壓(pumping voltage)VPP及一負泵激電壓-VPP至該控制線CL及該基板101。該泵激電壓VPP表示用以提升電源電壓VCC之電壓。
將對該控制線CL所施加之泵激電壓VPP同樣地施加至該主動控制閘極106、該控制插塞113及該第一雜質區114。因為將相同泵激電壓VPP同樣地施加至該主動控制閘極106及該第一雜質區114，所以該控制單元120(亦即，由該第一雜質區114所形成之該第三電容器C3)在程式化操作期間對該浮動閘極FG之耦合比不具有影響。亦即，在程式化期間該第一及第二電容器C1及C2可以耦接該浮動閘極FG。因為當施加該泵激電壓VPP至該控制線CL時，使該控制單元120(亦即，二極體)朝順向導通，所以第一電容器C1可以耦接該浮動閘極FG。
在抹除期間，可以在該第一位元線BL1及該第二位元線BL2浮接之階段中分別施加一負泵激電壓-VPP及一泵源電壓VPP至該控制線CL及該基板101。
對該控制線CL所施加之負泵激電壓-VPP沒有被施加至該主動控制閘極106及只被施加至該控制插塞113及該第一雜質區114。當施加該負泵激電壓-VPP至該控制線CL時，使該控制單元120(亦即，二極體)朝逆向關閉及該第一電容器C1浮接。因此，在抹除期間該第二及第三電容器C2及C3可以耦接該浮動閘極FG。縱使在抹除操作期間使用該主動控制閘極106，可以對抹除操作提供裝置所需之耦合比。
在讀取操作期間，當施加一電源電壓VCC至該控制線CL時，可以分別施加一讀取電壓Vread及一接地電壓GND至該第一位元線BL1及該第二位元線BL2。在一些情況下，可以施加該讀取電壓Vread至該第二位元線BL2，以及可以施加該接地電壓GND至該第一位元線BL1。
如上所述，因為該非揮發性記憶體裝置獲得裝置所需之耦合比，所以可以獲得各種操作機制，以及可以改善操作特性。當獲得足夠的耦合比時，可以在程式化操作及抹除操作期間使用熱載子注入(HCI)機制、能帶間穿隧(BTBT)機制及富爾諾罕(FN)隧道機制。因此，可以選擇性地使用每一操作機制之優點。
此外，因為當形成該控制單元120時，該非揮發性記憶體裝置不受用以耦接該浮動閘極FG之偏壓的極性之約束，所以可以縮小對記憶體單元施加偏壓之週邊電路的尺寸，以及可以輕易地應用各種操作機制。
第6圖係描述依據本發明之另一實施例的非揮發性記憶體裝置之一單元陣列的平面圖。一單元陣列包括複數個陣列單位單元。該單元陣列(將描述於後)可以包括依據本發明之該實施例的非揮發性記憶體裝置之單位單元。為了方便描述，該非揮發性記憶體裝置之下面實施例使用在第1至4圖中所出現之相同元件符號。
參考第6圖，在一深井區105中配置在一第一方向D1上延伸之線型的第一井區106及第二井區107。可以使該等第一井區106及該等第二井區107在一第二方向D2上交替地配置。以矩陣形狀配置與該等第一井區106及該等第二井區107重疊且具有複數個在該等第一井區106上方隔開之指狀物FG1及FG2的浮動閘極FG及與該等第二井區107重疊之選擇閘極SG。在該等第一井區106之每一者上方配置複數個控制插塞113。該控制插塞113可以在一單位單元中配置在該等指狀物FG1及FG2間。該控制插塞113可以在彼此相鄰之單位單元間配置在該等指狀物FG1及FG2間。可以在該等浮動閘極FG之一側的第二井區107及在該等選擇閘極SG之另一側的第二井區107上方分別配置第一接觸窗插塞116及第二接觸窗插塞117。該等相鄰單位單元可以彼此共用該等第一接觸窗插塞116及/或該等第二接觸窗插塞117。
雖然未描繪，但是可以配置在該第一方向D1上延伸且與該等控制插塞113耦接之控制線CL、在該第二方向D2上延伸且與該等第一及第二接觸窗插塞116 及117耦接之位元線BL以及在該第一方向D1上延伸且與該等選擇閘極SG耦接之選擇線SL。該等控制線CL及該等選擇線SL可以與該等位元線BL具有多層互連結構。
第7A至7D圖及第8A至8D圖係描述用以製造依據本發明之該等實施例的非揮發性記憶體裝置之方法的剖面圖。第7A至7D圖係描述沿著第2圖所示之A-A’線所取得的非揮發性記憶體裝置之剖面圖。第8A至8D圖係描述沿著第2圖所示之B-B’線所取得的非揮發性記憶體裝置之剖面圖。
參考第7A及8A圖，製備一基板10。可以使用一半導體基板做為該基板10。該半導體基板可以屬於單晶態及包含一含矽材料。亦即，該半導體基板可以包括一單晶含矽材料。例如，該基板10可以是一塊材矽基板或一SOI基板。
雖然未描繪，但是該基板10可以包括一邏輯區及一記憶區。可以在該邏輯區中形成一包括NMOS及PMOS之CMOS，以及可以在該記憶區中製造依據本發明之該等實施例的非揮發性記憶體裝置。
接著，在該基板10中形成一第二導電型的深井區12。在該深井區12中形成一第二導電型的第一井區16及一第一導電型的第二井區18。該第一井區16可以充當一主動控制閘極。該第一井區16及該第二井區18可以配置成彼此隔開有一預定間隙或在一側上彼此相鄰。該深井區12、該第一井區16及該第二井區18可以藉由將雜質離子植入該基板10來形成。
當形成該深井區12、該第一井區16及該第二井區18時，可以同時在該邏輯區中形成一邏輯井區。
形成一隔離層14，該隔離層14係形成於該基板10中且界定複數個主動區。特別地，形成用以界定分別對應於該第一井區16及該第二井區18之一第一主動區及一第二主動區的該隔離層14。該隔離層14可以經由一STI製程來形成。該STI製程表示一種製程，其藉由選擇性地蝕刻該基板10來形成一隔離溝槽及以一絕緣材料來間隙填充該隔離溝槽。
參考第7B及8B圖，在該基板10上方形成一堆疊層，其中依序堆疊一閘極絕緣層20及一閘極導電層。隨後，形成一閘極結構，其中藉由選擇性地蝕刻該堆疊層，堆疊該閘極絕緣層20及一閘極電極22。特別地，在該基板10上方形成一具有複數個指狀物FG1及FG2之多指狀物型的浮動閘極FG，以及同時形成一選擇閘極SG。該浮動閘極FG可以形成與該第一及第二井區16及18重疊，以及該等指狀物FG1及FG2可以形成與該第一井區16重疊。該選擇閘極SG可以形成與該第二井區18重疊且與該浮動閘極FG隔開有一預定間隙。
當形成該浮動閘極FG及該選擇閘極SG時，同時在該邏輯區中形成一邏輯閘極，例如，一NMOS閘極、一PMOS閘極等。
參考第7C及8C圖，在該浮動閘極FG及該選擇閘極SG之側壁上形成側壁間隔物24。在該浮動閘極FG(特別地，該等指狀物FG1及FG2)之側壁上所形成 之側壁間隔物24可以充當一電荷阻擋層。該等側壁間隔物24可以由選自由絕緣層(例如，氧化層、氮化層及氮氧化層)所組成之群的單層或其堆疊層所形成。該等側壁間隔物24可以在沿著包括該浮動閘極FG及該選擇閘極SG之結構的表面形成該絕緣層後，經由一表面蝕刻製程(例如，一連串包括一回蝕製程之製程)來形成。
當實施用以形成該等側壁間隔物24之製程時，可以同時在該邏輯區之邏輯閘極的側壁上形成該等側壁間隔物24。
在由該等指狀物FG1及FG2所暴露之第一井區16中形成一第一導電型的第一雜質區26。在由該浮動閘極FG及該選擇閘極SG所暴露之第二井區18中形成一第二導電型的第二雜質區28。該第一雜質區26及該第二雜質區28可以經由一離子植入製程來形成。該第一雜質區26及該第二雜質區28可以形成有LDD結構。
當形成該第一雜質區26及該第二雜質區28時，可以同時在該邏輯區中形成一接面區，以及一包括一源極區和一汲極區之拾取區(pick-up region)。
參考第7D及8D圖，在該基板10上方形成一內層絕緣層30。該內層絕緣層30可以由選自由氧化層、氮化層及氮氧化層所組成之群的單層或其堆疊層所形成。
藉由穿過該內層絕緣層30，形成複數個控制插塞32成相鄰於該第一雜質區26。形成一與配置成相鄰於該浮動閘極FG之第二雜質區28耦接之第一接觸窗 插塞34、一與配置成相鄰於該選擇閘極SG之第二雜質區28耦接之第二接觸窗插塞36及一與該選擇閘極SG耦接之第三接觸窗插塞38。在藉由選擇性地蝕刻該內層絕緣層30來形成一接觸孔，以及在該基板上方形成一導電材料，以便間隙填充該接觸孔後，可以經由一連串包括一平坦化製程之製程形成該等插塞結構，其中實施該等一連串製程，直到暴露該內層絕緣層30為止。當在該記憶區中形成等插塞結構時，可以同時在該邏輯區中形成該等插塞結構。
雖然未描繪，但是形成線路，以接觸該等插塞之每一者。接著，可以藉由使用廣為人知半導體製造技術，完成該裝置。
如上所述，可以經由一預定邏輯製程製造依據本發明之該等實施例的非揮發性記憶體裝置。亦即，可以在沒有一額外製程下製造該記憶體裝置。結果，該非揮發性記憶體裝置可以輕易地應用至一內嵌式記憶體中、可以具有大的邏輯相容性及可以改善它的生產力。
依據本發明之該等實施例，因為一非揮發性記憶體裝置包括一具有一用以在垂直方向上施加電場至一浮動閘極之主動控制閘極的第一耦合單元及一具有複數個用以在水平方向上施加電場至該浮動閘極之控制插塞的第二耦合單元，所以可以在一最小面積中獲得裝置所需之耦合比。結果，可改善該裝置之整合度。
因為獲得裝置所需之耦合比，所以可以簡化一用以程式化、抹除及讀取資料之結構，例如，一井區 結構，以及可以進一步改善該裝置之整合度。並且，可以應用各種操作機制，以及可以改善操作特性。
再者，因為當形成該控制單元時，該非揮發性記憶體裝置不受用以耦接該浮動閘極之偏壓的極性之約束，所以可以縮小對記憶體單元施加偏壓之週邊電路的尺寸，以及可以輕易地應用廣為人知之各種操作機制。
因此，可以在沒有一額外製程下經由一預定邏輯製程來製造該非揮發性記憶體裝置。於是，該非揮發性記憶體裝置可以輕易地應用至一內嵌式記憶體、可以具有大的邏輯相容性及可以改善它的生產力。
雖然已描述關於該等特定實施例之本發明，但是應該注意到，該等實施例係用以描述本發明，而不是用以限定本發明。另外，應該注意到，在沒有脫離下面請求項所界定之本發明的範圍下，熟習該項技藝者可以以取代、變更及修改的各種方式來完成本發明。

Claims (19)

  1. 一種非揮發性記憶體裝置，其包括：一浮動閘極，其具有複數個在一第一方向上延伸之指狀物；一第一耦合單元，其包括一形成於該浮動閘極下方且與該浮動閘極在垂直方向上重疊之主動控制閘極；一第二耦合單元，其包括複數個線型控制插塞，該等線型控制插塞在該第一方向上延伸並形成於該等指狀物之間；以及一控制單元，其將該主動控制閘極電連接至該等線型控制插塞並控制施加至該主動控制閘極之偏壓。
  2. 如請求項1之非揮發性記憶體裝置，其中該主動控制閘極與該等指狀物重疊。
  3. 如請求項1之非揮發性記憶體裝置，其中該主動控制閘極包括一井區，該井區係形成於該浮動閘極下方之基板中。
  4. 如請求項1之非揮發性記憶體裝置，其中該等線型控制插塞之每一者具有一個以上面對該等指狀物之側壁。
  5. 如請求項1之非揮發性記憶體裝置，其中該控制單元包括一二極體。
  6. 如請求項5之非揮發性記憶體裝置，其中該二極體之陽極耦接至該線型控制插塞，以及該二極體之陰極耦接至該主動控制閘極。
  7. 一種非揮發性記憶體裝置，其包括：一主動控制閘極，其形成於一基板中；一浮動閘極，其包括複數個在一第一方向上延伸並形成於該基板上方且隔開成與該主動控制閘極重疊之指狀物；複數個線型控制插塞，其在該第一方向上延伸並形成於該等指狀物之間且形成於該主動控制閘極上方；以及一二極體，其將該主動控制閘極電連接至該等線型控制插塞並控制施加至該主動控制閘極之偏壓。
  8. 如請求項7之非揮發性記憶體裝置，進一步包括：側壁間隔物，其形成於該浮動閘極之側壁上且間隙填充該等間隙。
  9. 如請求項7之非揮發性記憶體裝置，其中該主動控制閘極包括一井區，該井區形成於該基板上方。
  10. 如請求項9之非揮發性記憶體裝置，其中該二極體包括一雜質區，該雜質區形成於該井區中且具有一與該井區成互補關係之導電型，以及該雜質區在垂直方向上與該等指狀物重疊。
  11. 如請求項10之非揮發性記憶體裝置，其中當該主動控制閘極因該二極體而浮接時，該雜質區耦接該浮動閘極。
  12. 如請求項7之非揮發性記憶體裝置，其中該二極體包括一PN接面二極體。
  13. 如請求項12之非揮發性記憶體裝置，其中該PN接面二極體之陽極耦接至該線型控制插塞，以及該二極體之陰極耦接至該主動控制閘極。
  14. 如請求項7之非揮發性記憶體裝置，其中該等線型控制插塞之每一者具有一個以上面對該等指狀物之側壁。
  15. 一種非揮發性記憶體裝置，其包括：一第二導電型的第一井區，其形成於一基板中；一第二井區，其形成於該基板中且具有一與該第二導電型成互補關係之第一導電型；一浮動閘極，其形成於該基板上方且與該第一及第二井區重疊，其中該浮動閘極包括複數個與該第一井區重疊且在一第一方向上延伸之指狀物；一選擇閘極，其形成於該基板上方且與該第二井區重疊；複數個線型控制插塞，其在該第一方向上延伸並形成於該等指狀物之間且形成於該第一井區上方；側壁間隔物，其形成於該浮動閘極及該選擇閘極之側壁上且間隙填充該間隙；以及一第一導電型的雜質區，其形成於該線型控制插塞下方之第一井區中且將該線型控制插塞電連接至該第一井區。
  16. 如請求項15之非揮發性記憶體裝置，其中該等線型控制插塞之每一者具有一個以上面對該等指狀物之側壁。
  17. 如請求項15之非揮發性記憶體裝置，其中該雜質區 與該浮動閘極重疊。
  18. 如請求項15之非揮發性記憶體裝置，其中當施加一第一極性第一偏壓至該線型控制插塞時，施加與該第一偏壓相同之偏壓至該第一井區及該雜質區。
  19. 如請求項18之非揮發性記憶體裝置，其中當施加一相反於該第一極性的第二極性的第二偏壓至該線型控制插塞時，施加與該第二偏壓相同之偏壓至該雜質區，以及該第一井區浮接。
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