TW201814890A - 單層多晶矽非揮發性記憶體元件 - Google Patents
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Abstract
本發明披露一種單層多晶矽非揮發性記憶胞，包含選擇電晶體及串接選擇電晶體的浮置閘極電晶體。選擇電晶體包含一選擇閘極、一選擇閘極氧化層、一源極摻雜區、一第一輕摻雜汲極區，接合源極摻雜區、一共享摻雜區，以及一第二輕摻雜汲極區，接合共享摻雜區。浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層、共享摻雜區、一第三輕摻雜汲極區，接合共享摻雜區，以及一汲極摻雜區，與共享摻雜區間隔開。一汲極側延伸修正區，位於浮置閘極電晶體的一側壁子下方，且接近汲極摻雜區。
Description
本發明概括而言係關於非揮發性記憶體(NVM)元件領域，特別是一種具有較佳寫入效能的單層多晶矽非揮發性記憶胞結構。
半導體記憶體元件已更為普遍地用於各種電子裝置中，例如，非揮發性記憶體(NVM)被廣泛地用於行動電話、數位相機、個人數位助理、移動計算裝置及其他裝置中。
非揮發性記憶體元件大致上區分為多次程式化記憶體(MTP)和單次程式化記憶體(OTP)。多次程式化記憶體(MTP)可多次讀取和寫入，例如電子抹除式可程式化唯讀記憶體和快閃記憶體被設計具有相關的電子電路，可支援不同的操作，例如寫入，抹除和讀取。單次程式化記憶體(OTP)具有寫入和讀取功能的電子電路，但並不具備抹除功能的電子電路。
單層多晶矽非揮發性記憶體結構因為可減少額外製程步驟而被提出來。單層多晶矽非揮發性記憶體用單層多晶矽形成儲存電荷的浮動閘極，可和一般互補式金氧半導體場效電晶體(CMOS)製程相容，因此可應用在嵌入式記憶體、混和模式電路的嵌入式非揮發性記憶體，以及微控制器(例如系統單晶片，SOC)等領域。
美國專利申請案US 6,689,190公開一種具有兩個串接的PMOS電晶體的單層多晶矽非揮發性記憶體，其中在用於佈局的結構中省略了控制閘極，因為在寫入模式時不需施加偏壓至浮置閘極。第一PMOS電晶體作為選擇電晶體。第二PMOS電晶體連接至第一PMOS電晶體。第二PMOS電晶體的閘極作為浮置閘極。浮置閘極被選擇性地寫入或抹除以儲存預定電荷。
本領域仍需一種在寫入時具有低電壓操作和低功耗特性以及高寫入效能的NVM結構。
本發明的目的為提供一改良的單層多晶矽非揮發性記憶胞結構，具有較高的寫入效率。
根據本發明第一實施例，提出一種單層多晶矽非揮發性記憶胞，包含一半導體基底；一離子井，位於半導體基底中；一選擇電晶體，位於離子井上；以及一浮置閘極電晶體，串接選擇電晶體。一矽化金屬阻擋層，覆蓋浮置閘極。一接觸洞蝕刻停止層，位於矽化金屬阻擋層上。一層間介電層，位於接觸洞蝕刻停止層上。
所述選擇電晶體包含一選擇閘極、一選擇閘極氧化層，介於選擇閘極與半導體基底之間、一源極摻雜區，位於離子井中、一第一輕摻雜汲極區，接合源極摻雜區、一共享摻雜區，與源極摻雜區間隔開，以及一第二輕摻雜汲極區，接合共享摻雜區。
所述浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層，介於浮置閘極與半導體基底之間、共享摻雜區、一第三輕摻雜汲極區，接合共享摻雜區，以及一汲極摻雜區，與共享摻雜區間隔開。沒有輕摻雜汲極區接合汲極摻雜區。
一第一側壁子位於選擇閘極的側壁上，以及一第二側壁子位於浮置閘極的側壁上。一第一矽化金屬層，位於源極摻雜區上，且延伸至第一側壁子的底部邊緣。
一第二矽化金屬層，位於共享摻雜區上，其中第二矽化金屬層與第一側壁子的底部邊緣接壤但是與第二側壁子的底部邊緣維持一預定距離。
一第三矽化金屬層，位於汲極摻雜區上，其中第三矽化金屬層與第二側壁子的底部邊緣維持一預定距離。
根據本發明第二實施例，提出一種單層多晶矽非揮發性記憶胞，包含一半導體基底；一離子井，位於所述半導體基底中；一選擇電晶體，位於所述離子井上；以及一浮置閘極電晶體，串接所述選擇電晶體。一矽化金屬阻擋層，覆蓋浮置閘極。一接觸洞蝕刻停止層，位於所述矽化金屬阻擋層上。一層間介電層，位於所述接觸洞蝕刻停止層上。
所述選擇電晶體包含一選擇閘極、一選擇閘極氧化層，介於所述選擇閘極與所述半導體基底之間、一源極摻雜區，位於所述離子井中、一第一輕摻雜汲極區，接合所述源極摻雜區、一共享摻雜區，與所述源極摻雜區間隔開，以及一第二輕摻雜汲極區，接合所述共享摻雜區。
所述浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層，介於所述浮置閘極與所述半導體基底之間、所述共享摻雜區，以及一汲極摻雜區，與所述共享摻雜區間隔開。沒有輕摻雜汲極區接合所述汲極摻雜區。
一第一側壁子位於所述選擇閘極的任一側壁上，以及一第二側壁子位於所述浮置閘極的任一側壁上。沒有輕摻雜汲極區接合所述第二側壁子正下方的共享摻雜區。
根據本發明第三實施例，提出一種單層多晶矽非揮發性記憶胞，包含一半導體基底；一離子井，位於所述半導體基底中；一選擇電晶體，位於所述離子井上；以及一浮置閘極電晶體，串接所述選擇電晶體。一矽化金屬阻擋層，覆蓋浮置閘極。一接觸洞蝕刻停止層，位於所述矽化金屬阻擋層上。一層間介電層，位於所述接觸洞蝕刻停止層上。
所述選擇電晶體包含一選擇閘極、一選擇閘極氧化層，介於所述選擇閘極與所述半導體基底之間、一源極摻雜區，位於所述離子井中、一第一輕摻雜汲極區，接合所述源極摻雜區、一共享摻雜區，與所述源極摻雜區間隔開，以及一第二輕摻雜汲極區，接合所述共享摻雜區。
所述浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層，介於所述浮置閘極與所述半導體基底之間、所述共享摻雜區、一第三P型輕摻雜汲極區，接合所述共享摻雜區、一汲極摻雜區，與所述共享摻雜區間隔開，以及一N型輕摻雜汲極區，接合所述汲極摻雜區。
根據本發明第四實施例，提出一種單層多晶矽非揮發性記憶胞，包含一半導體基底；一離子井，位於所述半導體基底中；一選擇電晶體，位於離子井上；以及一浮置閘極電晶體，串接所述選擇電晶體。一矽化金屬阻擋層，覆蓋浮置閘極。一接觸洞蝕刻停止層，位於所述矽化金屬阻擋層上。一層間介電層，位於所述接觸洞蝕刻停止層上。
所述選擇電晶體包含一選擇閘極、一選擇閘極氧化層，介於所述選擇閘極與所述半導體基底之間、一源極摻雜區，位於所述離子井中、一第一輕摻雜汲極區，接合所述源極摻雜區、一共享摻雜區，與所述源極摻雜區間隔開，以及一第二輕摻雜汲極區，接合所述共享摻雜區。
所述浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層，介於所述浮置閘極與所述半導體基底之間、所述共享摻雜區、一第三P型輕摻雜汲極區，接合所述共享摻雜區、一汲極摻雜區，與所述共享摻雜區間隔開，以及一P-
輕摻雜汲極區，接合所述汲極摻雜區，其中所述P-
輕摻雜汲極區的摻雜濃度小於所述第三P型輕摻雜汲極區。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
藉由接下來的敘述及所提供的眾多特定細節，可充分了解本發明。然而對於此領域中的技術人員，在沒有這些特定細節下依然可實行本發明。再者，一些此領域中公知的系統配置和製程步驟並未在此詳述，因為這些應是此領域中的技術人員所熟知的。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改並應用在其他實施例上。
同樣地，實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
請參考第1圖。第1圖是根據本發明第一實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖。
如第1圖所示，單位晶胞1包含選擇電晶體ST及串接選擇電晶體ST的浮置閘極電晶體FT。根據本發明第一實施例，選擇電晶體ST及浮置閘極電晶體FT可位於半導體基底100(諸如P型矽基底)上。一N型井(NW)110形成於半導體基底100中。根據本發明第一實施例，選擇電晶體ST及浮置閘極電晶體FT為PMOS電晶體。
選擇電晶體ST包含一選擇閘極(SG)12、一選擇閘極氧化層120，介於選擇閘極(SG)12與半導體基底100之間、一側壁子122，位於選擇閘極(SG)12的側壁上、一P+
源極摻雜區112，位於N型井(NW)110中、一P型輕摻雜汲極(PLDD)區112a，接合P+
源極摻雜區112、一P+
摻雜區114，與P+
源極摻雜區112間隔開，以及一P型輕摻雜汲極(PLDD)區114a，接合P+
摻雜區114。在操作中，一P型通道可形成於選擇閘極(SG)12下方且介於P型輕摻雜汲極(PLDD)區112a及P型輕摻雜汲極(PLDD)區114a之間。
根據本發明第一實施例，浮置閘極電晶體FT包含一浮置閘極(FG)14、一浮置閘極氧化層140，介於浮置閘極(FG)14與半導體基底100之間、一側壁子142，位於浮置閘極(FG)14的側壁上、一P+
摻雜區114、一P型輕摻雜汲極(PLDD)區114b，接合P+
摻雜區114，以及一P+
汲極摻雜區116，與P+
摻雜區114間隔開。選擇電晶體ST和浮置閘極電晶體FT共享P+
摻雜區114。根據本發明第一實施例，選擇閘極(SG)12和浮置閘極(FG)14由單層多晶矽製成，與邏輯製程完全相容。
根據本發明第一實施例，一汲極側延伸修正區60，位於單位晶胞1汲極側上的側壁子142正下方，且接近P+
汲極摻雜區116。沒有P型輕摻雜汲極(PLDD)區接合P+
汲極摻雜區116，從而在P+
摻雜區114與P+
汲極摻雜區116之間形成不對稱的輕摻雜汲極結構。根據本發明第一實施例，汲極側延伸修正區60的摻雜濃度與N型井(NW)110相同。
藉由提供這種配置，在寫入操作時可以誘發出更多的電子電洞對，將更多的電子注入到浮置閘極(FG)14中。另一方面，也可以減小單位晶胞1的寫入電壓，以避免崩潰問題，特別是對於具有大於160埃的物理閘極氧化物厚度(Gox＞ 160埃)的記憶胞而言。
根據本發明第一實施例，另包含一自對準矽化金屬層212，位於P+
源極摻雜區112上。矽化金屬層212可延伸至側壁子122的底部邊緣。在選擇閘極(SG)12的相對側，在P+
摻雜區114上形成有一矽化金屬層214。矽化金屬層214與側壁子122的底部邊緣接壤但是與側壁子142的底部邊緣維持一預定距離。換句話說，矽化金屬層212可覆蓋P+
源極摻雜區112的整個表面區域，而矽化金屬層214僅部分覆蓋P+
摻雜區114表面區域。根據本發明第一實施例，矽化金屬層214與側壁子142的邊緣間隔開。
同樣地，在浮置閘極(FG)14的相對側，提供一矽化金屬層216位於P+
汲極摻雜區116上。矽化金屬層216與側壁子142的底部邊緣維持一預定距離。根據本發明第一實施例，在選擇閘極(SG)12的頂面上提供一矽化金屬層210。
值得注意的是，在浮置閘極(FG)14的頂面上沒有形成矽化金屬層。可提供一矽化金屬阻擋層300覆蓋於浮置閘極(FG)14上。根據本發明第一實施例，矽化金屬阻擋層300可包括氧化矽，但不限於此。
根據本發明第一實施例，矽化金屬阻擋層300覆蓋浮置閘極(FG)14的頂面、側壁子142的表面、部分P+
摻雜區114的表面及部分P+
汲極摻雜區116的表面。前述矽化金屬層214及216僅形成在未被矽化金屬阻擋層300覆蓋的P+
摻雜區114和P+
汲極摻雜區116的表面區域上。
根據本發明另一實施例，如第5圖所示，矽化金屬阻擋層300可延伸至選擇閘極(SG)12的頂面，且部分覆蓋選擇閘極(SG)12的頂面。
在側壁子142與矽化金屬層214之間的P+
摻雜區114中所提供的非矽化金屬區，以及在側壁子142與矽化金屬層216之間的P+
汲極摻雜區116中所提供的非矽化金屬區，可減少缺陷誘發BTB(帶對帶)穿隧效應擾動。
在一些情況下，應理解的是，整個P+
摻雜區114可以被矽化金屬阻擋層300覆蓋，因此在P+
摻雜區114上沒有形成矽化金屬層。
此外，可選擇在矽化金屬阻擋層300上沉積一共形的接觸洞蝕刻停止層(CESL)312，以覆蓋選擇閘極(SG)12、浮置閘極(FG)14、矽化金屬層212、214和216。根據本發明第一實施例，接觸洞蝕刻停止層(CESL)312可以是氮化矽層，並且可以藉由化學氣相沉積製程形成。
根據本發明第一實施例，接觸洞蝕刻停止層(CESL)312中的矽對氮比例可被調整(例如藉由調整反應室中的SiH4
/NH3
比)以降低其電子捕獲能力。值得注意的是，因為存在矽化金屬阻擋層300，接觸洞蝕刻停止層(CESL)312不與浮置閘極(FG)14或側壁子142直接接觸。藉由矽化金屬阻擋層300將浮置閘極(FG)14與接觸洞蝕刻停止層(CESL)312隔離，可以提高單層多晶矽非揮發性記憶體的資料保持特性。
根據本發明第一實施例，另包含一層間介電層(ILD)320，沉積於接觸洞蝕刻停止層(CESL)312上。層間介電層(ILD)320較接觸洞蝕刻停止層(CESL)312厚，且完全填滿選擇閘極(SG)12與浮置閘極(FG)14之間的空隙。可視需要執行化學機械拋光(CMP)製程以平坦化層間介電層(ILD)320的頂面。接著，在層間介電層(ILD)320中形成源極線接觸件321和位元線接觸件322。源極線SL和位元線BL被定義在第一金屬層中，並分別連接到源極線接觸件321和位元線接觸件322。
請參考第2圖。第2圖是根據本發明第二實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖。
如第2圖所示，單位晶胞2包含選擇電晶體ST及串接選擇電晶體ST的浮置閘極電晶體FT。根據本發明第二實施例，選擇電晶體ST及浮置閘極電晶體FT可位於半導體基底100(諸如P型矽基底)上。一N型井(NW)110形成於半導體基底100中。
選擇電晶體ST包含一選擇閘極(SG)12、一選擇閘極氧化層120，介於選擇閘極(SG)12與半導體基底100之間、一側壁子122，位於選擇閘極(SG)12的一側壁上、一P+
源極摻雜區112，位於N型井(NW)110中、一P型輕摻雜汲極(PLDD)區112a，接合P+
源極摻雜區112、一P+
摻雜區114，與P+
源極摻雜區112間隔開，以及一P型輕摻雜汲極(PLDD)區114a，接合P+
摻雜區114。在操作中，一P型通道可形成於選擇閘極(SG)12下方且介於P型輕摻雜汲極(PLDD)區112a及P型輕摻雜汲極(PLDD)區114a之間。
根據本發明第二實施例，浮置閘極電晶體FT包含一浮置閘極(FG)14、一浮置閘極氧化層140，介於浮置閘極(FG)14與半導體基底100之間、一側壁子142，位於浮置閘極(FG)14的一側壁上、一P+
摻雜區114，以及一P+
汲極摻雜區116，與P+
摻雜區114間隔開。選擇電晶體ST和浮置閘極電晶體FT共享P+
摻雜區114。根據本發明第二實施例，選擇閘極(SG)12和浮置閘極(FG)14由單層多晶矽製成，與邏輯製程完全相容。
根據本發明第二實施例，一汲極側延伸修正區60，位於單位晶胞2汲極側上的側壁子142正下方，且接近P+
汲極摻雜區116。一延伸修正區62，位於側壁子142的正下方，且接近P+
摻雜區114。沒有P型輕摻雜汲極(PLDD)區接合P+
汲極摻雜區116，且側壁子142下方沒有P型輕摻雜汲極(PLDD)區接合P+
摻雜區114，從而在P+
摻雜區114與P+
汲極摻雜區116之間形成無輕摻雜汲極結構。
根據本發明第二實施例，另包含一自對準矽化金屬層212，位於P+
源極摻雜區112上。矽化金屬層212可延伸至側壁子122的底部邊緣。在選擇閘極(SG)12的相對側，在P+
摻雜區114上形成一矽化金屬層214。矽化金屬層214與側壁子122的底部邊緣接壤但是與側壁子142的底部邊緣維持一預定距離。換句話說，矽化金屬層212可覆蓋P+
源極摻雜區112的整個表面區域，而矽化金屬層214僅部分覆蓋P+
摻雜區114表面區域。根據本發明第二實施例，矽化金屬層214與側壁子142的邊緣間隔開。
同樣地，在浮置閘極(FG)14的相對側，提供一矽化金屬層216位於P+
汲極摻雜區116上。矽化金屬層216與側壁子142的底部邊緣維持一預定距離。根據本發明第二實施例，在選擇閘極(SG)12的頂面上提供一矽化金屬層210。
值得注意的是，在浮置閘極(FG)14的頂面上沒有形成矽化金屬層。可提供一矽化金屬阻擋層300可覆蓋浮置閘極(FG)14。根據本發明第二實施例，矽化金屬阻擋層300可包括氧化矽，但不限於此。
根據本發明第二實施例，矽化金屬阻擋層300覆蓋浮置閘極(FG)14的頂面、側壁子142的表面、部分P+
摻雜區114的表面及部分P+
汲極摻雜區116的表面。前述矽化金屬層214及216僅形成在未被矽化金屬阻擋層300覆蓋的P+
摻雜區114和P+
汲極摻雜區116的表面區域上。如第5圖所示，矽化金屬阻擋層300可延伸至選擇閘極(SG)12的頂面，且部分覆蓋選擇閘極(SG)12的頂面。
此外，可選擇在矽化金屬阻擋層300上沉積一共形的接觸洞蝕刻停止層(CESL)312，以覆蓋選擇閘極(SG)12、浮置閘極(FG)14、矽化金屬層212、214和216。根據本發明第二實施例，共形接觸洞蝕刻停止層(CESL)312可以是氮化矽層，並且可以藉由化學氣相沉積製程形成。
根據本發明第二實施例，接觸洞蝕刻停止層(CESL)312中的矽對氮比例可被調整(例如藉由調整反應室中的SiH4
/NH3
比)以降低其電子捕獲能力。值得注意的是，因為存在矽化金屬阻擋層300，接觸洞蝕刻停止層(CESL)312不與浮置閘極(FG)14或側壁子142直接接觸。藉由矽化金屬阻擋層300將浮置閘極(FG)14與接觸洞蝕刻停止層(CESL)312隔離，可以提高單層多晶矽非揮發性記憶體的資料保持特性。
根據本發明第二實施例，另包含一層間介電層(ILD)320，沉積於接觸洞蝕刻停止層(CESL)312上。層間介電層(ILD)320較接觸洞蝕刻停止層(CESL)312厚，且完全填滿選擇閘極(SG)12與浮置閘極(FG)14之間的空隙。可視需要執行化學機械拋光(CMP)製程以平坦化層間介電層(ILD)320的頂面。在層間介電層(ILD)320中形成源極線接觸件321和位元線接觸件322。源極線SL和位元線BL被定義在第一金屬層中以分別連接到源極線接觸件321和位元線接觸件322。
請參考第3圖。第3圖是根據本發明第三實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖。
如第3圖所示，單位晶胞3包含選擇電晶體ST及串接選擇電晶體ST的浮置閘極電晶體FT。根據本發明第三實施例，選擇電晶體ST及浮置閘極電晶體FT可位於半導體基底100(諸如P型矽基底)上。一N型井(NW)110形成於半導體基底100中。
選擇電晶體ST包含一選擇閘極(SG)12、一選擇閘極氧化層120，介於選擇閘極(SG)12與半導體基底100之間、一側壁子122，位於選擇閘極(SG)12的一側壁上、一P+
源極摻雜區112，位於N型井(NW)110中、一P型輕摻雜汲極(PLDD)區112a，接合P+
源極摻雜區112、一P+
摻雜區114，與P+
源極摻雜區112間隔開，以及一P型輕摻雜汲極(PLDD)區114a，接合P+
摻雜區114。在操作中，一P型通道可形成於選擇閘極(SG)12下方且介於P型輕摻雜汲極(PLDD)區112a及P型輕摻雜汲極(PLDD)區114a之間。
根據本發明第三實施例，浮置閘極電晶體FT包含一浮置閘極(FG)14、一浮置閘極氧化層140，介於浮置閘極(FG)14與半導體基底100之間、一側壁子142，位於浮置閘極(FG)14的一側壁上、一P+
摻雜區114、一P型輕摻雜汲極(PLDD)區114b，接合P+
摻雜區114，以及一P+
汲極摻雜區116，與P+
摻雜區114間隔開。一汲極側延伸修正區60，位於單位晶胞3汲極側上的側壁子142正下方，且接近P+
汲極摻雜區116。根據本發明第三實施例，汲極側延伸修正區60的一導電性與P+
汲極摻雜區116不同。
根據本發明第三實施例，一N型輕摻雜汲極(NLDD)區116a形成於汲極側延伸修正區60內。N型輕摻雜汲極(NLDD)區116a接合P+
汲極摻雜區116且位於側壁子142正下方。選擇電晶體ST和浮置閘極電晶體FT共享P+
摻雜區114。根據本發明第三實施例，選擇閘極(SG)12和浮置閘極(FG)14由單層多晶矽製成，與邏輯製程完全相容。
根據本發明第三實施例，另包含一自對準矽化金屬層212，位於P+
源極摻雜區112上。矽化金屬層212可延伸至側壁子122的底部邊緣。在選擇閘極(SG)12的相對側，在P+
摻雜區114上形成一矽化金屬層214。矽化金屬層214與側壁子122的底部邊緣接壤但是與側壁子142的底部邊緣維持一預定距離。換句話說，矽化金屬層212可覆蓋P+
源極摻雜區112的整個表面區域，而矽化金屬層214僅部分覆蓋P+
摻雜區114表面區域。根據本發明第三實施例，矽化金屬層214與側壁子142的邊緣間隔開。
同樣地，在浮置閘極(FG)14的相對側，提供一矽化金屬層216位於P+
汲極摻雜區116上。矽化金屬層216與側壁子142的底部邊緣維持一預定距離。根據本發明第三實施例，在選擇閘極(SG)12的頂面上提供一矽化金屬層210。
值得注意的是，在浮置閘極(FG)14的頂面上沒有形成矽化金屬層。可提供一矽化金屬阻擋層300可覆蓋浮置閘極(FG)14。根據本發明第三實施例，矽化金屬阻擋層300可包括氧化矽，但不限於此。
根據本發明第三實施例，矽化金屬阻擋層300覆蓋浮置閘極(FG)14的頂面、側壁子142的表面、部分P+
摻雜區114的表面及部分P+
汲極摻雜區116的表面。如第5圖所示，矽化金屬阻擋層300可延伸至選擇閘極(SG)12的頂面，且部分覆蓋選擇閘極(SG)12的頂面。前述矽化金屬層214及216僅形成在未被矽化金屬阻擋層300覆蓋的P+
摻雜區114和P+
汲極摻雜區116的表面區域上。
此外，可選擇在矽化金屬阻擋層300上沉積一共形的接觸洞蝕刻停止層(CESL)312，以覆蓋選擇閘極(SG)12、浮置閘極(FG)14、矽化金屬層212、214和216。根據本發明第三實施例，共形接觸洞蝕刻停止層(CESL)312可以是氮化矽層，並且可以藉由化學氣相沉積製程形成。
根據本發明第三實施例，接觸洞蝕刻停止層(CESL)312中的矽對氮比例可被調整(例如藉由調整反應室中的SiH4
/NH3
比)以降低其電子捕獲能力。值得注意的是，因為存在矽化金屬阻擋層300，接觸洞蝕刻停止層(CESL)312不與浮置閘極(FG)14或側壁子142直接接觸。藉由矽化金屬阻擋層300將浮置閘極(FG)14與接觸洞蝕刻停止層(CESL)312隔離，可以提高單層多晶矽非揮發性記憶體的資料保持特性。
根據本發明第三實施例，另包含一層間介電層(ILD)320，沉積於接觸洞蝕刻停止層(CESL)312上。層間介電層(ILD)320較接觸洞蝕刻停止層(CESL)312厚，且完全填滿選擇閘極(SG)12與浮置閘極(FG)14之間的空隙。可視需要執行化學機械拋光(CMP)製程以平坦化層間介電層(ILD)320的頂面。在層間介電層(ILD)320中形成源極線接觸件321和位元線接觸件322。源極線SL和位元線BL被定義在第一金屬層中以分別連接到源極線接觸件321和位元線接觸件322。
請參考第4圖。第4圖是根據本發明第四實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖。
如第4圖所示，單位晶胞4包含選擇電晶體ST及串接選擇電晶體ST的浮置閘極電晶體FT。根據本發明第四實施例，選擇電晶體ST及浮置閘極電晶體FT可位於半導體基底100(諸如P型矽基底)上。一N型井(NW)110形成於半導體基底100中。
選擇電晶體ST包含一選擇閘極(SG)12、一選擇閘極氧化層120，介於選擇閘極(SG)12與半導體基底100之間、一側壁子122，位於選擇閘極(SG)12的一側壁上、一P+
源極摻雜區112，位於N型井(NW)110中、一P型輕摻雜汲極(PLDD)區112a，接合P+
源極摻雜區112、一P+
摻雜區114，與P+
源極摻雜區112間隔開，以及一P型輕摻雜汲極(PLDD)區114a，接合P+
摻雜區114。在操作中，一P型通道可形成於選擇閘極(SG)12下方且介於P型輕摻雜汲極(PLDD)區112a及P型輕摻雜汲極(PLDD)區114a之間。
根據本發明第四實施例，浮置閘極電晶體FT包含一浮置閘極(FG)14、一浮置閘極氧化層140，介於浮置閘極(FG)14與半導體基底100之間、一側壁子142，位於浮置閘極(FG)14的一側壁上、一P+
摻雜區114、一P型輕摻雜汲極(PLDD)區114b，接合P+
摻雜區114，以及一P+
汲極摻雜區116，與P+
摻雜區114間隔開。一汲極側延伸修正區60，位於單位晶胞4汲極側上的側壁子142正下方，且接近P+
汲極摻雜區116。
根據本發明第四實施例，一P-
輕摻雜汲極區116b，形成於汲極側延伸修正區60內，且位於側壁子142的正下方並接合P+
汲極摻雜區116。P-
輕摻雜汲極區116b的摻雜濃度小於P型輕摻雜汲極(PLDD)區114b及P+
汲極摻雜區116。選擇電晶體ST和浮置閘極電晶體FT共享P+
摻雜區114。根據本發明第四實施例，選擇閘極(SG)12和浮置閘極(FG)14由單層多晶矽製成，與邏輯製程完全相容。
根據本發明第四實施例，另包含一自對準矽化金屬層212，位於P+
源極摻雜區112上。矽化金屬層212可延伸至側壁子122的底部邊緣。在選擇閘極(SG)12的相對側，在P+
摻雜區114上形成一矽化金屬層214。矽化金屬層214與側壁子122的底部邊緣接壤但是與側壁子142的底部邊緣維持一預定距離。換句話說，矽化金屬層212可覆蓋P+
源極摻雜區112的整個表面區域，而矽化金屬層214僅部分覆蓋P+
摻雜區114表面區域。根據本發明第四實施例，矽化金屬層214與側壁子142的邊緣間隔開。
同樣地，在浮置閘極(FG)14的相對側，提供一矽化金屬層216位於P+
汲極摻雜區116上。矽化金屬層216與側壁子142的底部邊緣維持一預定距離。根據本發明第四實施例，在選擇閘極(SG)12的頂面上提供一矽化金屬層210。
值得注意的是，在浮置閘極(FG)14的頂面上沒有形成矽化金屬層。可提供一矽化金屬阻擋層300可覆蓋浮置閘極(FG)14。根據本發明第四實施例，矽化金屬阻擋層300可包括氧化矽，但不限於此。
根據本發明第四實施例，矽化金屬阻擋層300覆蓋浮置閘極(FG)14的頂面、側壁子142的表面、部分P+
摻雜區114的表面及部分P+
汲極摻雜區116的表面。如第5圖所示，矽化金屬阻擋層300可延伸至選擇閘極(SG)12的頂面，且部分覆蓋選擇閘極(SG)12的頂面。前述矽化金屬層214及216僅形成在未被矽化金屬阻擋層300覆蓋的P+
摻雜區114和P+
汲極摻雜區116的表面區域上。
此外，可選擇在矽化金屬阻擋層300上沉積一共形的接觸洞蝕刻停止層(CESL)312，以覆蓋選擇閘極(SG)12、浮置閘極(FG)14、矽化金屬層212、214和216。根據本發明第四實施例，共形接觸洞蝕刻停止層(CESL)312可以是氮化矽層，並且可以藉由化學氣相沉積製程形成。
根據本發明第四實施例，接觸洞蝕刻停止層(CESL)312中的矽對氮比例可被調整(例如藉由調整反應室中的SiH4
/NH3
比)以降低其電子捕獲能力。值得注意的是，因為存在矽化金屬阻擋層300，接觸洞蝕刻停止層(CESL)312不與浮置閘極(FG)14或側壁子142直接接觸。藉由矽化金屬阻擋層300將浮置閘極(FG)14與接觸洞蝕刻停止層(CESL)312隔離，可以提高單層多晶矽非揮發性記憶體的資料保持特性。
根據本發明第四實施例，另包含一層間介電層(ILD)320，沉積於接觸洞蝕刻停止層(CESL)312上。層間介電層(ILD)320較接觸洞蝕刻停止層(CESL)312厚，且完全填滿選擇閘極(SG)12與浮置閘極(FG)14之間的空隙。可視需要執行化學機械拋光(CMP)製程以平坦化層間介電層(ILD)320的頂面。在層間介電層(ILD)320中形成源極線接觸件321和位元線接觸件322。源極線SL和位元線BL被定義在第一金屬層中以分別連接到源極線接觸件321和位元線接觸件322。
須注意的是，上述實施例中的P型輕摻雜汲極(PLDD)區114b也可以被N型輕摻雜汲極(NLDD)區或P-
輕摻雜汲極區代替，或者，甚至被省略。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧單位晶胞
ST‧‧‧選擇電晶體
FT‧‧‧浮置閘極電晶體
100‧‧‧半導體基底
110‧‧‧N型井(NW)
12‧‧‧選擇閘極(SG)
120‧‧‧選擇閘極氧化層
122‧‧‧側壁子
112‧‧‧P+
源極摻雜區
112a‧‧‧P型輕摻雜汲極(PLDD)區
114‧‧‧P+
摻雜區
114a‧‧‧P型輕摻雜汲極(PLDD)區
14‧‧‧浮置閘極(FG)
140‧‧‧浮置閘極氧化層
142‧‧‧側壁子
114b‧‧‧P型輕摻雜汲極(PLDD)區
116‧‧‧P+
汲極摻雜區
60‧‧‧汲極側延伸修正區
212‧‧‧矽化金屬層
214‧‧‧矽化金屬層
216‧‧‧矽化金屬層
210‧‧‧矽化金屬層
300‧‧‧矽化金屬阻擋層
312‧‧‧接觸洞蝕刻停止層(CESL)
320‧‧‧層間介電層(ILD)
321‧‧‧源極線接觸件
322‧‧‧位元線接觸件
SL‧‧‧源極線
BL‧‧‧位元線
2‧‧‧單位晶胞
62‧‧‧延伸修正區
3‧‧‧單位晶胞
116a‧‧‧N型輕摻雜汲極(NLDD)區
4‧‧‧單位晶胞
116b‧‧‧P-
輕摻雜汲極區
附圖包括對本發明的實施例提供進一步的理解，及被併入且構成說明書中的一部份。圖示說明一些本發明的實施例，並與說明書一起用於解釋其原理。 第1圖是根據本發明第一實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖； 第2圖是根據本發明第二實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖； 第3圖是根據本發明第三實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖； 第4圖是根據本發明第四實施例所繪示的單層多晶矽非揮發性記憶體元件的單位晶胞示意性剖面圖； 第5圖是根據本發明其他實施例所繪示的矽化金屬阻擋層延伸至選擇閘極的頂面的示意性剖面圖。 須注意的是所有圖式均為示意圖，以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
Claims (17)
- 一種單層多晶矽非揮發性記憶胞，包含： 一半導體基底； 一離子井，位於該半導體基底中； 一選擇電晶體，位於該離子井上，其中該選擇電晶體包含一選擇閘極、一選擇閘極氧化層，介於該選擇閘極與該半導體基底之間、一源極摻雜區，位於該離子井中、一第一輕摻雜汲極區，接合該源極摻雜區、一共享摻雜區，與該源極摻雜區間隔開，以及一第二輕摻雜汲極區，接合該共享摻雜區； 一浮置閘極電晶體，串接該選擇電晶體，其中該浮置閘極電晶體包含一浮置閘極、一浮置閘極氧化層，介於該浮置閘極與該半導體基底之間、該共享摻雜區、一第三輕摻雜汲極區，接合該共享摻雜區，以及一汲極摻雜區，與該共享摻雜區間隔開； 一汲極側延伸修正區，位於該浮置閘極電晶體的一側壁子下方，且接近該汲極摻雜區； 一第一矽化金屬層，位於該源極摻雜區上；以及 一矽化金屬阻擋層，覆蓋並直接接觸該浮置閘極。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中該汲極側延伸修正區的摻雜濃度與該離子井相同。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中該汲極側延伸修正區的一導電性與該汲極摻雜區不同。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中該汲極側延伸修正區的摻雜濃度小於該汲極摻雜區。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中另包含： 一接觸洞蝕刻停止層，位於該矽化金屬阻擋層上，其中該浮置閘極藉由該矽化金屬阻擋層與該接觸洞蝕刻停止層隔離。
- 如申請專利範圍第5項所述的單層多晶矽非揮發性記憶胞，其中另包含： 一層間介電層，位於該接觸洞蝕刻停止層上。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中另包含一第一側壁子位於該選擇閘極的側壁上，以及一第二側壁子位於該浮置閘極的側壁上。
- 如申請專利範圍第7項所述的單層多晶矽非揮發性記憶胞，其中該第一矽化金屬層延伸至該第一側壁子的底部邊緣。
- 如申請專利範圍第8項所述的單層多晶矽非揮發性記憶胞，其中另包含一第二矽化金屬層，位於該共享摻雜區上，其中該第二矽化金屬層與該第一側壁子的底部邊緣接壤但是與該第二側壁子的底部邊緣維持一預定距離。
- 如申請專利範圍第9項所述的單層多晶矽非揮發性記憶胞，其中另包含一第三矽化金屬層，位於該汲極摻雜區上，其中該第三矽化金屬層與該第二側壁子的底部邊緣維持一預定距離。
- 如申請專利範圍第10項所述的單層多晶矽非揮發性記憶胞，其中另包含一第四矽化金屬層，位於該選擇閘極的頂面上。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中在該浮置閘極的頂面上無矽化金屬層。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中該矽化金屬阻擋層包含氧化矽。
- 如申請專利範圍第7項所述的單層多晶矽非揮發性記憶胞，其中該矽化金屬阻擋層覆蓋並直接接觸該浮置閘極的頂面、該第二側壁子的表面、僅部分該共享摻雜區，及僅部分該汲極摻雜區。
- 如申請專利範圍第1項所述的單層多晶矽非揮發性記憶胞，其中該選擇電晶體與該浮置閘極電晶體均為PMOS電晶體。
- 如申請專利範圍第15項所述的單層多晶矽非揮發性記憶胞，其中該離子井為N型井，其中該源極摻雜區、該共享摻雜區，及該汲極摻雜區為P+ 摻雜區。
- 如申請專利範圍第16項所述的單層多晶矽非揮發性記憶胞，其中該第一輕摻雜汲極區、該第二輕摻雜汲極區，及該第三輕摻雜汲極區為P型輕摻雜汲極區。
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