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TW201812766A - 讀取輔助電路 - Google Patents

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TW201812766A
TW201812766A TW106128869A TW106128869A TW201812766A TW 201812766 A TW201812766 A TW 201812766A TW 106128869 A TW106128869 A TW 106128869A TW 106128869 A TW106128869 A TW 106128869A TW 201812766 A TW201812766 A TW 201812766A
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維韋克 那堤雅
法克魯丁 阿里 波拉
沙丁德奕 辛格
史利薩 加爾 德為帝
亞伯西克 B 阿庫爾
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英商Ａｒｍ股份有限公司
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Abstract

本文中描述之各種實施方案係關於一種積體電路。該積體電路可包含預充電電路，該預充電電路用於將位元線預充電至一電源電壓位準。該積體電路可包含寫入輔助電路，該寫入輔助電路具有一電荷儲存元件以將一寫入輔助信號提供至該等位元線之至少一者。該積體電路可包含讀取輔助電路，該讀取輔助電路具有一切換元件以提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。

Description

讀取輔助電路
本章節意欲提供與理解本文中描述之各種技術相關之資訊。如本章節之標題所意指，此係相關技術之一論述而決不應意指其係先前技術。一般而言，相關技術可或可不被視為先前技術。因此，應瞭解，本章節中之任何陳述應在此意義上閱讀且不作為先前技術之任何認可。 在習知記憶體單元(諸如(舉例而言) 6T SRAM (靜態隨機存取記憶體)單元)中，一低內部節點之一偏壓可在一讀取操作期間歸因於來自位元線電容之電荷注入而增加。在此情況中，若偏壓上升至高於內部反向器之一切換點，則記憶體單元可變得不穩定，且記憶體單元可意外地切換其狀態。此特定情境可稱為一經確證字線可在一讀取或寫入操作期間發生之一讀取干擾。在一些情況中，選定字線上之記憶體單元可在一讀取操作期間發生此讀取干擾。在一些其他情況中，一選定字線上之一列記憶體單元可在一寫入操作期間發生此讀取干擾。
本文中描述之各種實施方案涉及且係關於一種使用寫入輔助電路(諸如(舉例而言)負位元線寫入輔助電路)之具面積效率的讀取輔助方案。例如，關於超低功率記憶體，在一輔助操作期間收集之電荷可經再循環以對一經放電位元線充電。此讀取輔助方案可自位元線側開始運作。例如，在一讀取操作之前，此讀取輔助方案可與一位元線共用電荷以將該位元線預充電至VDD-x之一電壓值，例如，其中x約為~100 mV。在此情況中，減小的位元線電壓可減少自位元線至一單元節點之電荷注入，此可改良存取干擾容限，即，減少讀取干擾。此外，當結合負位元線寫入輔助實施時，此讀取輔助方案可再用寫入輔助電路。例如，在一些情況中，對於超低功率記憶體，可再用在寫入輔助期間收集之電荷以藉由將經收集電荷再循環至經放電位元線而將位元線帶至VDD-x值。在下文中更詳細描述此等特徵。 本文中將參考圖1至圖4詳細描述讀取輔助電路之各種實施方案。 圖1繪示根據本文中描述之各種實施方案之記憶體電路100之一方塊圖。 記憶體電路100可實施為利用各種類型之記憶體(諸如(舉例而言)隨機存取記憶體(RAM) (包含靜態RAM (SRAM))及/或任何其他類型之揮發性記憶體)之一積體電路(IC)。在一些實施方案中，記憶體電路100可實施為具有雙軌記憶體架構及相關電路之一IC。在一些其他實施方案中，記憶體電路100可與計算電路及相關組件一起整合於一單一晶片上。此外，記憶體電路100可在用於各種電子及行動應用(包含低功率感測器節點)之一嵌入式系統中實施。 如圖1中展示，記憶體電路100可包含一記憶體單元102陣列，其中各記憶體單元102可稱為一位元單元。此外，各記憶體單元102可經組態以儲存至少一個資料位元值(例如，與一邏輯「0」或「1」相關之一資料值)。在各種實施方案中，記憶體單元102陣列可包含配置成各種組態(諸如(舉例而言)具有配置成具二維(2D)索引能力之一2D網格圖案的多個記憶體單元之行及列的一2D記憶體陣列)之任何數目個記憶體單元或位元單元。 在一些情況中，各記憶體單元可用隨機存取記憶體(RAM)電路或一些其他類型之揮發型記憶體來實施。例如，各記憶體單元可包含一多電晶體靜態RAM (SRAM)單元，包含各種類型之SRAM單元(諸如(舉例而言) 6T CMOS SRAM)及/或其他類型之互補MOS (CMOS) SRAM單元(諸如(舉例而言)每位元4T、8T、10T或更多個電晶體)。 記憶體電路100可包含記憶體行存取電路104，該記憶體行存取電路104用於經由與字線WL0、WL1、…、WLn相關之互補位元線BL、NBL存取記憶體單元或位元單元102之各者。例如，在讀取操作及寫入操作期間，可藉由用一位元線信號選擇位元線BL、NBL且用一字線信號選擇一對應字線WL0、WL1、…、WLn而存取位元單元102A、120B、…、102N之各者。在一些實施方案中，位元線BL、NBL可包含一第一位元線BL及與第一位元線BL互補之一第二位元線NBL。 記憶體行存取電路104可包含寫入輔助電路106及讀取輔助電路108，此在下文中更詳細描述。在一些情況中，記憶體單元102之各者可用來在一寫入循環期間儲存與經由位元線BL、NBL接收之寫入資料信號相關聯的至少一個資料位元值。在此情況中，寫入輔助電路106可用來在寫入循環期間將一寫入輔助信號提供至位元線之至少一者。此外，在一些情況中，可經由位元線BL、NBL在讀取循環期間結合讀取資料信號來存取儲存於記憶體單元102之各者中的資料位元值之各者。在此情況中，讀取輔助電路108可用來在讀取循環期間幫助存取儲存於記憶體單元102之各者中的資料位元值之各者。 在一些實施方案中，如圖1中展示，記憶體電路100可包含耦合至位元線BL、NBL之各者的一或多個電容器。例如，一第一電容器C1可耦合至第一位元線BL，且一第二電容器C2可耦合至第二或互補位元線NBL。在一些情況中，第一電容器C1可稱為第一位元線BL之一位元線電容器，且第二電容器C2可稱為互補位元線NBL之一互補位元線電容器。在一些例項中，互補位元線NBL之第二電容器C2可稱為一負位元線NBL電容器。 記憶體電路100可在具有隨技術變化之一電壓範圍的一電源電壓位準VDD下操作。如本文中描述，在一讀取操作之前，電荷可由位元線BL、NBL共用以將位元線BL、NBL預充電至VDD-x之一電壓值，例如，其中x約為~100 mV。在一些情況中，如下文中描述，減小的位元線電壓可減少自位元線至一單元節點之電荷注入以幫助減少讀取干擾。 圖2繪示根據本文中描述之各種實施方案之具有寫入輔助電路106及讀取輔助電路108之記憶體行存取電路104之一圖200。正如記憶體電路100，包含寫入輔助電路106及讀取輔助電路108之記憶體行存取電路104可實施為一積體電路(IC)。 在一些實施方案中，記憶體行存取電路104可包含預充電電路202、讀取及寫入電路204、標頭電路206以及讀取及寫入MUX電路208，該讀取及寫入MUX電路208可併入為讀取及寫入電路204之部分。預充電電路202可稱為位元線預充電及均衡電路。如圖2中展示，讀取輔助電路108可耦合於一第一節點N1與一第二節點N2之間。預充電電路202及標頭電路206可在第一節點N1處耦合至讀取輔助電路。讀取及寫入電路204及寫入輔助電路106可在第二節點N2處耦合至讀取輔助電路108。在一些情況中，如圖2中展示，一預充電電壓VPRE可基於一第一電源電壓位準VDD而產生於第一節點N1處，且一輔助電壓VSS_AST可基於一第二電源電壓位準VSS或GND而產生於第二節點N2處。當供應至讀取輔助電路108時，輔助電壓VSS_AST可發展為一浮動讀取輔助電壓FLOAT_RA。在一些情況中，如本文中描述，電荷共用可基於讀取輔助電路108之一啟動狀態而發生在第一節點N1與第二節點N2之間。 如圖2中展示，讀取輔助電路108可包含一第一切換元件(諸如(舉例而言)一第一電晶體T1)，該第一切換元件用於預充電電路202、BL電容器C1及NBL電容器C2與寫入輔助電路106之經預充電電容器C3之間的電荷共用。第一電晶體T1可提供位元線BL、NBL之至少一者與預充電電路202之間的電荷共用。此外，第一電晶體T1可運用一讀取輔助啟用信號RA_EN而啟動，且第一電晶體T1可基於讀取輔助啟用信號RA_EN而充當預充電電路202至寫入輔助電路106之間的一開關。在一些情況中，第一電晶體T1可包含一p型MOS (PMOS)電晶體。 標頭電路206可在第一節點N1處耦合至預充電電路202，且此外，預充電電路202可耦合於標頭電路206與讀取及寫入電路204之間。如圖2中展示，第一電晶體T1可在第一節點N1處耦合至標頭電路206及預充電電路202，且第一電晶體T1可在不同於第一節點N1之第二節點N2處耦合至寫入輔助電路106。此外，在一些實施方案中，標頭電路206可包含運用一標頭啟用信號HEADN0啟動之一第二或標頭電晶體T2。在一些情境中，在讀取循環之後，運用讀取輔助啟用信號RA_EN啟動第一電晶體T1同時運用標頭啟用信號HEADN0撤銷啟動第二或標頭電晶體T2可提供位元線BL、NBL與預充電電路202之間的電荷共用。 預充電電路202可耦合至位元線BL、NBL之各者以經由標頭電路206將位元線BL、NBL預充電至一電源電壓位準，諸如(舉例而言) VDD。如本文中描述，位元線BL、NBL可包含第一位元線BL及與第一位元線BL互補之第二位元線NBL。如圖2中展示，預充電電路202可包含多個電晶體，包含一第三電晶體T3、一第四電晶體T4及一第五電晶體T5。如圖2中展示，第三電晶體T3及第四電晶體T4可並聯耦合於第一節點N1與第五電晶體T5之間，且此外，第五電晶體T5可耦合於第三電晶體T3與第四電晶體T4之間。第三電晶體T3、第四電晶體T4及第五電晶體T5之各者可包含基於一負位元線預充電啟用信號nblprech啟動之PMOS電晶體。預充電電壓VPRE可產生於第一節點N1處，且預充電電壓VPRE可用來經由第三電晶體T3、第四電晶體T4及第五電晶體T5預充電位元線BL、NBL之一或多者。 寫入輔助電路106可耦合至讀取及寫入電路204及讀取輔助電路108且安置於讀取及寫入電路204與讀取輔助電路108之間。寫入輔助電路106可包含一電荷儲存元件(諸如(舉例而言)一第三電容器C3)以將一寫入輔助信號提供至位元線BL、NBL之至少一者。寫入輔助電路106可包含一反向器或緩衝器I1，該反向器或緩衝器I1耦合至第三電容器C3使得第三電容器C3耦合至讀取及寫入電路及反向器I1且安置於讀取及寫入電路與反向器I1之間。反向器或緩衝器I1可經組態以接收一寫入啟用信號w_en。寫入輔助電路106可包含一箝位電晶體T10，該箝位電晶體T10可經組態以接收一電容器箝位啟用信號(cap_clamp)。在一些情況中，箝位電晶體T10可包含一n型金屬氧化物半導體(NMOS)電晶體。 讀取及寫入電路204可包含經由讀取及寫入MUX電路208耦合至位元線BL、NBL及預充電電路202之一感測放大器210及一對寫入驅動器WD1、WD2。感測放大器210可在一讀取循環期間感測位元線BL、NBL之各者上的讀取資料信號SD、NSD，且該對寫入驅動器WD1、WD2可在一寫入循環期間將寫入資料信號D、ND提供至位元線BL、NBL之各者。此外，該對寫入驅動器WD1、WD2可包含一第一寫入驅動器WD1及一第二寫入驅動器WD2。 如圖2中展示，讀取及寫入MUX電路208可包含一第一組電晶體，包含一第六電晶體T6及一第七電晶體T7。第六電晶體T6可耦合於第一寫入驅動器WD1之一輸出與第一位元線BL之間，且第七電晶體T7可耦合於感測放大器210之一第一輸入SD與第一位元線BL之間。此外，如所展示，讀取及寫入MUX電路208可包含一第二組電晶體，包含一第八電晶體T8及一第九電晶體T9。第八電晶體T8可耦合於第二寫入驅動器WD2之一輸出與第二位元線NBL之間，且第九電晶體T9可耦合於感測放大器210之一第二輸入NSD與第二位元線NBL之間。在一些實施方案中，第六電晶體T6及第八電晶體T8可包含基於一寫入選擇多工器(MUX)信號yw啟動之NMOS電晶體，且第七電晶體T7及第九電晶體T9可包含基於一讀取選擇多工器(MUX)信號nyr啟動之PMOS電晶體。 第一寫入驅動器WD1可經組態以接收一第一資料信號D且在由寫入選擇MUX信號yw啟動時經由第六電晶體T6將一第一寫入資料信號提供或輸出至第一位元線BL。第二寫入驅動器WD2可經組態以接收一第二資料信號ND且在由寫入選擇MUX信號yw啟動時經由第八電晶體T8將一第二寫入資料信號提供或輸出至第二位元線NBL。第二資料信號ND可與第一資料信號D互補。此外，感測放大器210可經組態以在由讀取選擇MUX信號nyr啟動時經由第七電晶體T7自第一位元線BL接收或感測一第一讀取資料信號SD。感測放大器210可經組態以在由讀取選擇MUX信號nyr啟動時經由第九電晶體T9自第二位元線NBL接收或感測一第二讀取資料信號NSD。第二讀取資料信號NSD可與第一讀取資料信號SD互補。 此外，如圖2中展示，寫入輔助電路106之第三電容器C3可耦合至第二節點N2且進一步耦合於該對寫入驅動器WD1與WD2之間。在一些實施方案中，第三電容器C3可在寫入循環期間將一寫入輔助信號提供至位元線BL、NBL之至少一者。例如，寫入輔助電路106可稱為負位元線寫入輔助電路，且在此例項中，第三電容器C3可在寫入循環期間將寫入輔助信號提供至第二位元線NBL(即，互補位元線NBL)。因此，第三電容器C3可在寫入循環期間將寫入輔助信號提供至第二位元線NBL以幫助將寫入資料信號提供至第二位元線NBL。 此外，如圖2中展示，讀取輔助電路108之第一電晶體T1可耦合於預充電電路202 (在第一節點N1處)與第三電容器C3 (在第二節點N2處)之間。在一些實施方案中，第一電晶體T1可用作用以在讀取循環期間於預充電電路202、BL電容器C1及NBL電容器C2與寫入輔助電路106中之電容器C3之間共用電荷之一開關。因此，第一電晶體T1可提供位元線BL、NBL與預充電電路202之間的電荷共用。此外，當第一電晶體T1用來基於讀取輔助啟用信號RA_EN而將預充電電路202電容地耦合至寫入輔助電路106時，第一電晶體T1可運用讀取輔助啟用信號RA_EN而啟動。 在一些實施方案中，本文中描述之讀取輔助技術可涉及透過電荷共用降低位元線預充電。例如，若結合讀取輔助技術使用負位元線寫入輔助，則由第三電容器C3針對讀取輔助提供之電容可再用於寫入輔助。如關於圖2展示且描述，藉由添加用於VPRE (在第一節點N1處)與VSS_AST (在第二節點N2處)之間的電荷共用之第一電晶體T1 (例如，PMOS電晶體)而添加讀取輔助。圖2展示具有與寫入輔助106 (例如，負位元線寫入輔助)結合之讀取輔助108之行多工器(colmux) 104、200。 圖3繪示根據本文中描述之各種實施方案之當讀取輔助連同負位元線寫入輔助一起使用時讀取循環及寫入循環之各種信號時序圖300。 如圖3中展示，一全域寫入啟用信號(GWEN)描繪具有一寫入循環(在一低電壓循環期間)及一讀取循環(在一高電壓循環期間)之一波形。在寫入循環及讀取循環期間，如圖3中展示般提供標頭啟用信號(HEADN0)、負位元線預充電信號(nblprech)及讀取輔助啟用信號(RA_EN)。基於此等信號，圖3中展示之其餘信號時序圖涉及如下文中描述之下降及上升變化1至7。 在(1)處，VPRE、BL及NBL電壓可因一半選定位元單元中之讀取干擾而透過寫入循環開始時之電荷共用降低，此描繪於圖3之bl/nbl波形中。 在(2)處，在一寫入操作期間，寫入驅動器WD1、WD2可經組態以將位元線bl/nbl帶至接地位準(VSS或GND)，且VSS_AST可透過cap_clamp控制之NMOS電晶體T10 (圖2)帶回至VSS位準。 在(3)處，負位元線寫入輔助可經組態以將VSS_AST帶至一負電壓位準。 在(4)處，在一讀取循環期間，VPRE、BL及NBL電壓可透過一讀取操作開始時之電荷共用而降低。 在(5)處，一讀取操作可對位元線bl/nbl之至少一者放電。 在(6)處，對於低功率SRAM (諸如(舉例而言)用於物聯網(IOT)應用)係選用的，經放電位元線bl/nbl可透過電荷再循環預充電至VPRE位準。 在(7)處，電荷再循環可停止或暫停，且位元線bl/nbl可透過啟動(即，接通)預充電電路202 (即，位元線預充電及均衡電路) (圖2)而預充電。 因此，參考(6)及(7)，對於用於IOT應用之低電壓超低功率SRAM，自VPRE及位元線BL、NBL至FLOAT_RA共用之電荷可經再循環以對經放電位元線(諸如(舉例而言) NBL)再充電。在讀取操作之後，感測放大器輸出可用來將FLOAT_RA節點(即，第二節點N2)耦合至經放電位元線(例如，NBL)且藉由(或運用)儲存於FLOAT_RA節點中之電荷而對該位元線(例如，NBL)再充電。或者，啟動或接通由RA_EN控制之PMOS (即，第一電晶體T1)同時保持HEADN0 (即，標頭電晶體T2)關斷可在經降低位元線、未降低位元線與VPRE之間共用電荷。此電荷共用可導致對來自電壓供應位準VDD之電荷之一降低的需求，且因此，此涉及低功率。此外，在一些情況中，為了減小用於僅讀取輔助實施方案之電容器面積，可連同共用一起使用耦合以在與VPRE及位元線BL、NBL共用電荷時將FLOAT_RA節點(即，節點N2)帶至負位準。 圖4繪示根據本文中描述之各種實施方案之製作讀取輔助電路之一方法400之一例示性程序流程。 應瞭解，雖然方法400可指示操作執行之一特定順序，但在一些情況中，可依一不同順序且在不同系統上執行操作之各個特定部分。在一些其他情況中，額外操作及/或步驟可添加至方法400及/或自方法400省略。此外，方法400可在硬體及/或軟體中實施。若在硬體中實施，則方法400可運用諸如上文中關於圖1至圖3描述之各種電路組件來實施。若在軟體中實施，則方法400可實施為可經組態以製作或設計如本文中描述之用於記憶體應用的讀取輔助電路之一程式或軟體指令程序。此外，若在軟體中實施，則與實施方法400相關之指令可儲存於記憶體及/或一資料庫中。例如，具有一處理器及記憶體之一電腦或各種其他類型之計算裝置可經組態以執行方法400。 參考圖4，方法400可用於製作或設計積體電路或用於記憶體應用之具有讀取輔助電路的一積體電路。在一些實施方案中，在區塊410，方法400可提供預充電電路，其用於將位元線預充電至一電源電壓位準。 在區塊420，方法400可提供讀取及寫入電路，其具有耦合至位元線及預充電電路之一感測放大器及一對寫入驅動器。感測放大器可在一讀取循環期間感測位元線之各者上的一讀取資料信號，且該對寫入驅動器可在一寫入循環期間將一寫入資料信號提供至位元線之各者。 在區塊430，方法400可提供寫入輔助電路，其具有耦合於該對寫入驅動器之間的一電荷儲存元件。電荷儲存元件可在寫入循環期間將一寫入輔助信號提供至位元線之至少一者。在一些實施方案中，電荷儲存元件可為一電容器。 在區塊440，方法400可提供讀取輔助電路，其具有耦合於預充電電路與電荷儲存元件之間的一切換元件。切換元件可在讀取循環期間將預充電電路電容地耦合至寫入輔助電路。切換元件可提供位元線與預充電電路之間的電荷共用。在一些實施方案中，切換元件可為一電晶體。 在一些實施方案中，方法400可包含提供一記憶體單元，該記憶體單元耦合至位元線。記憶體單元可用來在寫入循環期間儲存與經由位元線接收之寫入資料信號相關聯的至少一個資料位元值，且可經由位元線在讀取循環期間結合讀取資料信號來存取至少一個資料位元值。 本文中描述一積體電路之各種實施方案。該積體電路可包含預充電電路，該預充電電路用於將位元線預充電至一電源電壓位準。該積體電路可包含寫入輔助電路，該寫入輔助電路具有一電荷儲存元件以將一寫入輔助信號提供至該等位元線之至少一者。該積體電路可包含讀取輔助電路，該讀取輔助電路具有一切換元件以提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。 本文中描述一積體電路之各種實施方案。該積體電路可包含預充電電路，該預充電電路用於將位元線預充電至一電源電壓位準。該積體電路可包含讀取及寫入電路，該讀取及寫入電路具有耦合至該等位元線及該預充電電路之一感測放大器及一對寫入驅動器。該感測放大器可在一讀取循環期間感測該等位元線之各者上的一讀取資料信號，且該對寫入驅動器可在一寫入循環期間將一寫入資料信號提供至該等位元線之各者。該積體電路可包含寫入輔助電路，該寫入輔助電路具有耦合於該對寫入驅動器之間的一電荷儲存元件。該電荷儲存元件可在該寫入循環期間將一寫入輔助信號提供至該等位元線之至少一者。該積體電路可包含讀取輔助電路，該讀取輔助電路具有耦合於該預充電電路與該電荷儲存元件之間的一切換元件。該切換元件可在該讀取循環期間提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。 本文中描述一積體電路之一製作方法之各種實施方案。該方法可包含提供預充電電路，其用於將位元線預充電至一電源電壓位準。該方法可包含提供讀取及寫入電路，其具有耦合至該等位元線及該預充電電路之一感測放大器及一對寫入驅動器。該感測放大器可在一讀取循環期間感測該等位元線之各者上的一讀取資料信號，且該對寫入驅動器可在一寫入循環期間將一寫入資料信號提供至該等位元線之各者。該方法可包含提供寫入輔助電路，其具有耦合於該對寫入驅動器之間的一電荷儲存元件。該電荷儲存元件可在該寫入循環期間將一寫入輔助信號提供至該等位元線之至少一者。該方法可包含提供讀取輔助電路，其具有耦合於該預充電電路與該電荷儲存元件之間的一切換元件。該切換元件可在該讀取循環期間提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。 申請專利範圍之標的物不應意欲限於本文中提供之實施方案及繪示，而是應意欲包含該等實施方案之修改形式，包含實施方案之部分及根據申請專利範圍的不同實施方案之元件組合。應明白，如在任何工程或設計項目中，在任何此實施方案之研發中，應作出許多實施方案特定決策以達成可隨實施方案變化之研發者之特定目標，諸如符合系統相關及業務相關的約束。此外，應明白，此一研發努力可為複雜的且耗時的，但對於獲利於本發明之一般技術者而言，該研發努力仍將為一常規設計、製作及製造任務。 已詳細參考各種實施方案，在隨附圖式及圖中繪示該等實施方案之實例。在以下詳細描述中，闡述許多具體細節以提供對本文中提供的本發明之一透徹理解。然而，可在無此等具體細節之情況下實踐本文中提供的本發明。在一些其他例項中，並未詳細描述熟知方法、程序、組件、電路及網路以免不必要地使實施例之細節模糊。 亦應瞭解，儘管在本文中可使用術語第一、第二等來描述各種元件，然此等元件不應受限於此等術語。此等術語僅用來區分一個元件與另一元件。例如，一第一元件可稱為第二元件，且類似地，一第二元件可稱為第一元件。第一元件及第二元件皆分別為元件，但其等不被視為相同元件。 在本文中提供的本發明之描述中使用的術語係用於描述特定實施方案之目的且並不意欲限制本文中提供的本發明。如在本文中提供的本發明之描述及隨附申請專利範圍中所使用，除非上下文另有清楚指示，否則單數形式「一(a/an)」及「該」亦意欲包含複數形式。如本文中使用之術語「及/或」指代且涵蓋相關聯列出品項之一或多者之任何及全部可能組合。當在本說明書中使用術語「包含(includes/including)」及/或「包括(comprises/comprising)」時，其等指定存在所述特徵、整數、步驟、操作、元件及/組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。 如本文中所使用，取決於上下文，術語「若」可被解釋為意謂「當…時」或「在…之後」或「回應於判定…」或「回應於偵測…」。類似地，取決於上下文，片語「若判定…」或「若偵測到[一所述條件或事件]」可被解釋為意謂「在判定…之後」或「回應於判定…」或「在偵測到[所述條件或事件]之後」或「回應於偵測到[所述條件或事件」。術語「向上」及「向下」；「上」及「下」；「往上」及「往下」；「下方」及「上方」；及指示一給定點或元件上方或下方之相對位置的其他類似術語可結合本文中描述的各種技術之一些實施方案使用。 雖然前文係關於本文中描述的各種技術之實施方案，但可根據可由下文申請專利範圍判定之本發明設想其他及進一步實施方案。 儘管已依結構特徵及/或方法動作特定之語言描述標的物，然應瞭解，隨附申請專利範圍中定義之標的物不一定限於上文描述之特定特徵或動作。實情係，上文描述之特定特徵及動作揭示為實施申請專利範圍之實例性形式。
100‧‧‧記憶體電路
102‧‧‧記憶體單元/位元單元
102A至102N‧‧‧位元單元
104‧‧‧記憶體行存取電路/行多工器(colmux)
106‧‧‧寫入輔助電路/寫入輔助
108‧‧‧讀取輔助電路/讀取輔助
200‧‧‧記憶體行存取電路之圖/行多工器(colmux)
202‧‧‧預充電電路
204‧‧‧讀取及寫入電路
206‧‧‧標頭電路
208‧‧‧讀取及寫入多工器(MUX)電路
210‧‧‧感測放大器
300‧‧‧信號時序圖
400‧‧‧方法
410‧‧‧區塊
420‧‧‧區塊
430‧‧‧區塊
440‧‧‧區塊
BL‧‧‧第一位元線
C1‧‧‧第一電容器/BL電容器
C2‧‧‧第二電容器/NBL電容器
C3‧‧‧第三電容器
cap_clamp‧‧‧電容器箝位啟用信號
D‧‧‧寫入資料信號/第一資料信號
FLOAT_RA‧‧‧浮動讀取輔助電壓
GWEN‧‧‧全域寫入啟用信號
HEADN0‧‧‧標頭啟用信號
I1‧‧‧反向器/緩衝器
N1‧‧‧第一節點
N2‧‧‧第二節點
NBL‧‧‧第二位元線
nblprech‧‧‧負位元線預充電啟用信號
ND‧‧‧寫入資料信號/第二資料信號
NSD‧‧‧讀取資料信號/感測放大器之第二輸入/第二讀取資料信號
nyr‧‧‧讀取選擇多工器(MUX)信號
RA_EN‧‧‧讀取輔助啟用信號
SD‧‧‧讀取資料信號/感測放大器之第一輸入/第一讀取資料信號
T1‧‧‧第一電晶體
T2‧‧‧第二或標頭電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
T9‧‧‧第九電晶體
T10‧‧‧箝位電晶體
VDD‧‧‧第一電源電壓位準/電壓供應位準
VPRE‧‧‧預充電電壓
VSS_AST‧‧‧輔助電壓
WD1‧‧‧第一寫入驅動器
WD2‧‧‧第二寫入驅動器
WL0至WLn‧‧‧字線
w_en‧‧‧寫入啟用信號
yw‧‧‧寫入選擇多工器(MUX)信號
本文中參考隨附圖式描述各種技術之實施方案。然而，應瞭解，隨附圖式僅繪示本文中描述之各種實施方案且並不意謂限制本文中描述之各種技術之實施例。 圖1繪示根據本文中描述之各種實施方案之記憶體電路之一圖。 圖2繪示根據本文中描述之各種實施方案之具有讀取輔助及寫入輔助之記憶體行存取電路之一圖。 圖3繪示根據本文中描述之各種實施方案之各種信號時序圖。 圖4繪示根據本文中描述之各種實施方案之製作讀取輔助電路之一方法之一程序流程。

Claims (20)

  1. 一種積體電路，其包括： 預充電電路，其用於將位元線預充電至一電源電壓位準； 寫入輔助電路，其具有一電荷儲存元件以將一寫入輔助信號提供至該等位元線之至少一者；及 讀取輔助電路，其具有一切換元件以提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。
  2. 如請求項1之積體電路，其進一步包括： 一記憶體單元，其耦合至該等位元線，其中該記憶體單元儲存可經由該等位元線存取之至少一個資料位元值。
  3. 如請求項1之積體電路，其中該等位元線之各者包括耦合至其之一電容器，且其中該切換元件提供該等位元線之該等電容器之各者、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。
  4. 如請求項1之積體電路，其中該切換元件運用一讀取輔助啟用信號而啟動，且其中該切換元件基於該讀取輔助啟用信號而提供該等位元線、該預充電電路與該寫入輔助電路之間的電荷共用。
  5. 如請求項1之積體電路，其中該電荷儲存元件包括一電容器，且其中該切換元件包括一電晶體。
  6. 如請求項1之積體電路，其進一步包括： 讀取及寫入電路，其具有耦合至該等位元線及該預充電電路之一感測放大器及一對寫入驅動器，該感測放大器在一讀取循環期間感測該等位元線之各者上的一讀取資料信號，該對寫入驅動器在一寫入循環期間將一寫入資料信號提供至該等位元線之各者， 其中該寫入輔助電路之該電荷儲存元件耦合於該對寫入驅動器之間，及 其中該讀取輔助電路之該切換元件耦合於該預充電電路與該電荷儲存元件之間。
  7. 一種積體電路，其包括： 預充電電路，其用於將位元線預充電至一電源電壓位準； 讀取及寫入電路，其具有耦合至該等位元線及該預充電電路之一感測放大器及一對寫入驅動器，該感測放大器在一讀取循環期間感測該等位元線之各者上的一讀取資料信號，該對寫入驅動器在一寫入循環期間將一寫入資料信號提供至該等位元線之各者； 寫入輔助電路，其具有耦合於該對寫入驅動器之間的一電荷儲存元件，該電荷儲存元件在該寫入循環期間將一寫入輔助信號提供至該等位元線之至少一者；及 讀取輔助電路，其具有耦合於該預充電電路與該電荷儲存元件之間的一切換元件，該切換元件在該讀取循環期間提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。
  8. 如請求項7之積體電路，其進一步包括： 一記憶體單元，其耦合至該等位元線， 其中該記憶體單元在該寫入循環期間儲存與經由該等位元線接收之該等寫入資料信號相關聯的至少一個資料位元值，及 其中可經由該等位元線在該讀取循環期間結合該等讀取資料信號來存取該至少一個資料位元值。
  9. 如請求項7之積體電路，其中該等位元線包含一第一位元線及與該第一位元線互補之一第二位元線，且其中該等位元線之該至少一者包括該第二位元線。
  10. 如請求項9之積體電路，其中該電荷儲存元件在該寫入循環期間將該寫入輔助信號提供至該第二位元線以幫助將該寫入資料信號提供至該第二位元線。
  11. 如請求項7之積體電路，其中該電荷儲存元件包括一電容器。
  12. 如請求項7之積體電路，其中該等位元線之各者包括耦合至其之一電容器，且其中該切換元件提供該等位元線之該等電容器之各者、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。
  13. 如請求項7之積體電路，其中該切換元件運用一讀取輔助啟用信號而啟動，且其中該切換元件基於該讀取輔助啟用信號而提供該等位元線、該預充電電路與該寫入輔助電路之間的電荷共用。
  14. 如請求項7之積體電路，其進一步包括在一第一節點處耦合至該預充電電路之標頭電路，其中該預充電電路耦合於該標頭電路與該讀取及寫入電路之間。
  15. 如請求項14之積體電路，其中該切換元件在該第一節點處耦合至該標頭電路及該預充電電路，且其中該切換元件在不同於該第一節點之一第二節點處耦合至該寫入輔助電路。
  16. 如請求項14之積體電路，其中該標頭電路包括運用一標頭啟用信號啟動之一標頭電晶體，且其中在該讀取循環之後，運用該讀取輔助啟用信號啟動該切換元件同時運用該標頭啟用信號撤銷該標頭電晶體以提供該等位元線與該預充電電路之間的電荷共用。
  17. 如請求項7之積體電路，其中該切換元件包括一電晶體。
  18. 一種製作一積體電路之方法，該方法包括： 提供預充電電路，其用於將位元線預充電至一電源電壓位準； 提供讀取及寫入電路，其具有耦合至該等位元線及該預充電電路之一感測放大器及一對寫入驅動器，該感測放大器在一讀取循環期間感測該等位元線之各者上的一讀取資料信號，且該對寫入驅動器在一寫入循環期間將一寫入資料信號提供至該等位元線之各者， 提供寫入輔助電路，其具有耦合於該對寫入驅動器之間的一電荷儲存元件，該電荷儲存元件在該寫入循環期間將一寫入輔助信號提供至該等位元線之至少一者；及 提供讀取輔助電路，其具有耦合於該預充電電路與該電荷儲存元件之間的一切換元件，該切換元件在該讀取循環期間提供該等位元線、該預充電電路與該寫入輔助電路之該電荷儲存元件之間的電荷共用。
  19. 如請求項18之方法，其進一步包括： 提供一記憶體單元，其耦合至該等位元線， 其中該記憶體單元在該寫入循環期間儲存與經由該等位元線接收之該等寫入資料信號相關聯的至少一個資料位元值，及 其中可經由該等位元線在該讀取循環期間結合該等讀取資料信號來存取該至少一個資料位元值。
  20. 如請求項18之方法，其中： 該電荷儲存元件包括一電容器， 該切換元件包括一電晶體，及 該電晶體提供該等位元線與該預充電電路之間的電荷共用。
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