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TWI640011B - 非揮發性記憶體裝置及對其驗證的錯誤補償方法 - Google Patents

非揮發性記憶體裝置及對其驗證的錯誤補償方法 Download PDF

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TWI640011B
TWI640011B TW106135728A TW106135728A TWI640011B TW I640011 B TWI640011 B TW I640011B TW 106135728 A TW106135728 A TW 106135728A TW 106135728 A TW106135728 A TW 106135728A TW I640011 B TWI640011 B TW I640011B
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蔡明璋
杜君毅
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力晶科技股份有限公司
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Abstract

一種非揮發性記憶體裝置及對其驗證的錯誤補償方法。非揮發性記憶體裝置包括記憶體區塊、字元線驅動器、位元線電路以及控制器。記憶體區塊具備多個記憶胞。當對所述記憶胞進行第一程式化處理以及第一驗證處理之後，控制器對所述記憶胞的控制端進行反向讀取，依據預定的程式化數據並藉由所述字元線驅動器以將預定電壓分別施加至所述記憶胞的所述控制端，藉由所述位元線電路以讀取所述記憶胞中的數據，藉由從所述記憶胞中所讀取的所述數據來判斷每個記憶胞的所述數據是否正常。當記憶胞中的特定記憶胞的數據不正常時，控制器對特定記憶胞進行第二程式化處理。

Description

非揮發性記憶體裝置及對其驗證的錯誤補償方法
本發明是有關於一種非揮發性記憶體技術，且特別是有關於一種非揮發性記憶體裝置及對其驗證的錯誤補償方法。
目前隨著科學與技術的快速發展，非揮發性記憶體廣泛用於電子裝置中。非揮發性記憶體(例如，快閃記憶體、電性可移除及可程式化唯讀記憶體(EEPROM))可用來存取電子裝置的重要資訊，且不會因為電源中斷而喪失這些資訊。
非揮發性記憶體中可具備多個記憶體區塊，而這些記憶體區塊可由記憶胞(或稱為記憶體單元)組成。在對非揮發性記憶體進行程式化(program)的過程中，通常是將同一個記憶體區塊中的記憶胞同時進行程式化。然而，由於製程或物理特性上的缺陷，位於記憶胞源極端或汲極端的線路將可能因為寄生電容/寄生電阻而產生雜訊。當這些雜訊過大時，將會致使用來進行程式 化的有效判斷電壓被衰減，甚至被衰減的有效判斷電壓值還會大過原先預留的耗損判斷餘量(loss judge margin)，致使位於記憶胞區塊可能無法正確地被程式化。
因此，許多廠商便希望能夠判斷這些記憶胞是否已正確地被程式化，並進而對這些並未被正確程式化的記憶胞進行有效判斷電壓的補償，從而降低記憶胞的源極線上雜訊的影響。
本發明提供一種非揮發性記憶體裝置及對其程式化的錯誤補償方法，其可偵測及補償非揮發性記憶體裝置在初次程式化及驗證過程中因為記憶胞的源極端雜訊而出現的錯誤。
本發明提出一種非揮發性記憶體裝置。此非揮發性記憶體裝置包括記憶體區塊、字元線驅動器、位元線電路以及控制器。記憶體區塊具備多個記憶胞，部分記憶胞的控制端相互連接，且所述部分記憶胞的源極電極相互連接。字元線驅動器用以提供驗證電壓至所述記憶胞。位元線電路耦接所述記憶胞的位元線，用以讀取所述記憶胞。當字元線驅動器以及位元線電路對記憶胞進行第一程式化處理以及第一驗證處理之後，控制器對記憶胞的控制端進行反向讀取，依據預定的程式化數據並藉由字元線驅動器以將預定電壓分別施加至記憶胞的控制端，藉由位元線電路以讀取記憶胞中的數據，藉由從記憶胞中所讀取的數據來判斷每個記憶胞的數據是否正常。當特定記憶胞的數據不正常時，所述控制 器對所述特定記憶胞進行第二程式化處理。
本發明另提出一種對非揮發性記憶體裝置驗證的錯誤補償方法。所述非揮發性記憶體裝置包括多個記憶胞的記憶體區塊，部分記憶胞的控制端相互連接，且所述部分記憶胞的源極電極相互連接。所述錯誤補償方法包括下列步驟。對所述記憶胞進行第一程式化處理以及第一驗證處理之後，對所述記憶胞的控制端進行反向讀取。依據預定的程式化數據並將預定電壓分別施加至所述記憶胞的所述控制端。讀取所述記憶胞中的數據。藉由從所述記憶胞中所讀取的所述數據來判斷每個記憶胞的所述數據是否正常。當特定記憶胞的數據不正常時，對所述特定記憶胞進行第二程式化處理。
基於上述，本發明實施例所述的非揮發性記憶體裝置及其錯誤補償方法可在對記憶體區塊進行一般性的程式化程序之後，再次進行本發明實施例所述的驗證程序。此驗證程序可通過反向讀取、以及在反向讀取後正常讀取這些記憶胞中的資料來判斷這些記憶胞是否已確實程式化完成(也就是，驗證每個記憶體胞中的數據是否與原本預定的程式化數據相同)。若發現這些記憶胞中有部分記憶胞並未程式化完成，本發明實施例便可對這些部分記憶胞再次進行第二程式化處理。由於大部分的記憶胞已完成程式化而不會在其源極端產生雜訊，因此在進行第二程式化處理時，並未完成程式化的記憶胞所受到的雜訊影響將大幅降低，從而提升這些未完成程式化的記憶胞在進行第二程式化處理的成功 率，以對未完成程式化的的記憶胞進行補償。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200‧‧‧非揮發性記憶體
110、210‧‧‧字元線驅動器
112、212‧‧‧電壓產生器
220‧‧‧位元線電路
222‧‧‧位元線切換器
224‧‧‧頁面緩衝器
226‧‧‧遮罩緩衝器
230‧‧‧記憶體陣列
240‧‧‧控制器
245‧‧‧第一緩衝器
S310~S390‧‧‧對非揮發性記憶體裝置程式化的錯誤補償方法的各步驟
BLK、BLK_1~BLK_N‧‧‧記憶體區塊
BL‧‧‧位元線
M1、M2‧‧‧源極電晶體
Rs‧‧‧寄生電阻
SL‧‧‧源極線
VSL‧‧‧源極雜訊
Vteff‧‧‧電壓
WL‧‧‧字元線
圖1是一種非揮發性記憶體的示意圖。
圖2是依照本發明的一實施例的一種非揮發性記憶體的方塊圖。
圖3是依照本發明的一實施例的一種對非揮發性記憶體裝置200程式化的錯誤補償方法的流程圖。
圖4為圖2中對於錯誤補償方法提供第一緩衝器、各個記憶胞的「位元線電壓/電流感測」情形以及各記憶胞的「臨界電壓」數值的解說範例。
圖1是一種非揮發性記憶體100的示意圖。如圖1所示，非揮發性記憶體裝置100可包括字元線驅動器110、記憶體區塊BLK以及源極電晶體M1。記憶體區塊BLK具備多個記憶胞，這些記憶胞的控制端相互連接以成為字元線WL，且這些記憶胞的源極電極則相互連接以成為共同源極線SL。字元線驅動器110可包括電壓產生器112。電壓產生器112用以在進行記憶胞的程式化處 理時對字元線WL提供編程脈衝以進行記憶胞的程式化，也可在進行記憶胞的一般性的驗證處理時對字元線WL提供驗證電壓VWL。
當非揮發性記憶體100進行記憶胞的程式化處理時，源極電晶體M1將截止，且電壓產生器112對字元線WL提供編程脈衝以進行記憶胞的程式化。另一方面，在非揮發性記憶體100完成記憶胞的程式化且進行記憶胞的一般性驗證處理時，源極電晶體M1將導通，且電壓產生器112對字元線WL提供驗證電壓VWL以驗證這些記憶胞是否確實程式化。然而，在源極電晶體M1導通的情況下，由於記憶胞的源極端可能因為寄生電容/寄生電阻(如，源極線中的寄生電阻Rs)而產生雜訊(如，源極雜訊VSL)，致使電壓產生器112所提供的驗證電壓VWL將會等於有效判斷電壓Vteff以及源極雜訊VSL兩者相加之和。一般來說，驗證電壓VWL的電壓為固定值，因此施加到各個記憶胞的控制端實際的電壓有效判斷電壓Vteff將會因為源極雜訊VSL過大而隨之減少。並且，非揮發性記憶體裝置100在進行一般性程式化處理之後的驗證程序沒有辦法將源極雜訊VSL的影響消除，致使此驗證程序無法得知哪個記憶胞將會因為源極端雜訊而出現錯誤。
藉此，本發明實施例所述的非揮發性記憶體裝置及其錯誤補償方法可在對記憶體區塊進行一般性的程式化程序以及驗證程序之後，通過外部記憶體或其他來源獲得遮罩數據，然後讀取這些記憶體區塊中的各個記憶胞以判斷這些記憶胞的數據是否正 確。並且，本實施例的非揮發性記憶體裝置藉由上述的遮罩數據來從需要進行程式化且已進行過一般性程式化程序的記憶胞當中讀取資料，從而判斷這些記憶胞是否已確實程式化完成。若這些記憶胞所讀取的資料正確(亦即，從記憶胞讀取的資料與程式化後的預期數據相同)，表示這些記憶胞已確實程式化；相對地，若這些記憶胞所讀取的資料錯誤(亦即，從記憶胞讀取的資料與程式化後的預期數據不同)的話，則需要對這些再次進行程式化程序。在此階段中，由於大部分的記憶胞已程式化完成，而已程式化完成的記憶胞並不會在其源極線處產生雜訊，因此在進行第二程式化處理時，並未完成程式化的記憶胞所受到的雜訊影響將大幅降低，從而提升這些未完成程式化的記憶胞在進行第二程式化處理的成功率，以對未完成程式化的的記憶胞進行補償。
圖2是依照本發明的一實施例的一種非揮發性記憶體200的方塊圖。非揮發性記憶體裝置200包括字元線驅動器210、位元線電路220、記憶體陣列230以及控制器240。字元線驅動器210包括用以產生編程脈衝以及驗證電壓的電壓產生器212。記憶體陣列230中包括多個記憶體區塊BLN_1~BLK_N。每個記憶體區塊BLN_1~BLK_N中的記憶胞將共用源極電晶體(如，電晶體M1及M2)。源極電晶體M1、M2的一端接地，源極電晶體M1、M2的另一端則與每個記憶體區塊BLN_1~BLK_N的共用源極線相互連接，藉以統一控制記憶胞的源極電壓。記憶體區塊BLK_1~BLK_N所具備的記憶胞以特定數量為一橫列，例如以每8 個記憶胞為同一橫列，藉以每次從8個記憶胞存取8位元(亦即，1個位元組)的數據。同一橫列的記憶胞的控制端耦接至同一個字元線WL，且同一橫列的每個記憶胞各自具備不同的位元線BL。同一橫列的每個記憶胞的源極電極相互連接以成為源極線SL。
位元線電路220可包括位元線切換器222、頁面緩衝器224、遮罩緩衝器226以及數據的輸入/輸出路徑。位元線電路220可藉由頁面緩衝器224中的感應器來偵測每一橫列中每個記憶胞的電流值或電壓值，藉以偵測及判斷每個記憶胞當中的數值為何。於本實施例中，非揮發性記憶體裝置200還可包括第一緩衝器245，藉以作為預定數據或相關資訊的暫存之用。應用本實施例者可將此第一緩衝器245設置於控制器240的外部或內部、或是設置於位元線電路中的其他元件(如，位元線切換器222、頁面緩衝器224、字元線驅動器210)當中，本發明實施例並不限制第一緩衝器245的放置位置，只要控制器240能對其進行存取即可。遮罩緩衝器226是用以記錄不需進行程式化處理的記憶胞，因此其可以是揮發性記憶體，也可以是唯讀記憶體，端視應用本實施例者的需求而定。另，符合本發明的部分實施例亦可不需要使用第一緩衝器245。
控制器240主要用以實現本發明實施例所述的錯誤補償方法。應用本實施例者可依其需求而將控制器240以複雜可編程邏輯裝置(CPLD)、場可編程閘陣列(FPGA)或是系統晶片來實現，亦可將控制器240的功能整合到字元線驅動器210或位元線 電路220中。
圖3是依照本發明的一實施例的一種對非揮發性記憶體裝置200程式化的錯誤補償方法的流程圖。圖4為圖2中對於錯誤補償方法提供第一緩衝器245、遮罩緩衝器226、頁面緩衝器224、各個記憶胞的「位元線電壓/電流感測」情形以及各記憶胞的「臨界電壓」數值的第一解說範例。
圖3的錯誤補償方法可適用於圖2的非揮發性記憶體裝置200。請同時參照圖2及圖3，於步驟S310中，控制器240藉由字元線驅動器210以及位元線電路220對記憶體區塊中的每個記憶胞進行第一程式化處理(步驟S312至步驟S314)以及驗證程序(步驟S315)。
詳細來說，於步驟S312中，控制器240獲得要將記憶體陣列中的所有記憶胞進行程式化的指令，並於步驟S313中將上述程式化圖樣輸入給控制器240中的第一緩衝器245，以得知那些記憶胞需要進行程式化。於步驟S314中，字元線驅動器210的電壓產生器212產生一預定電壓至記憶胞控制端(即，字元線WL)，再藉由控制器240的第一緩衝器245中的程式化圖樣來決定那些記憶胞需要進行程式化，也就是對每個記憶胞的字元線WL施加編程脈衝。之後，於步驟S315中，控制器240通過字元線驅動器210、位元線切換器222以及頁面緩衝器224來驗證這些記憶胞是否程式化完成。
然而，由於上述步驟S315的程式化驗證程序仍然會被記 憶胞的雜訊所干擾，因此本發明實施例的錯誤補償方法在對記憶體區塊進行一般性的程式化程序以及驗證程序(也就是步驟S310)之後，還會再次進行本發明實施例特殊的驗證程序，以下將詳細說明。另，圖4中第一緩衝器245以及遮罩緩衝器226的第(0)欄位為"-"。"-"表示為邏輯的"don't care"，意即初始的邏輯值並不重要且亦不影響功能。頁面緩衝器224的第(0)欄位為步驟S310完成之後所儲存的結果，也就是預期的資料皆為邏輯"1"。
假設非揮發性記憶體裝置200希望將各個記憶胞程式化為邏輯”1”，則便會希望將每個記憶胞的臨界電壓提升至1.8V以上。在此以8位元的記憶胞b0~b7作為舉例，且欄位(0)、(1)、(2)、(3)以及(4)分別對應圖3中的各個步驟。圖4中的第(0)欄位表示在圖3的步驟S310(也就是，第一次程式化處理)執行完畢後各個元件當中的記憶胞b0~b7數值；圖4中的第(1)欄位表示在圖3的步驟S320執行完畢後各個元件當中的記憶胞b0~b7數值；圖4中的第(2)欄位表示在圖3的步驟S340執行完畢後各個元件當中的記憶胞b0~b7數值；圖4中的第(3)欄位表示在圖3的步驟S350及步驟S360執行完畢後各個元件當中的記憶胞b0~b7數值；圖4中的第(4)欄位表示在圖3的步驟S390執行完畢後各個元件當中的記憶胞b0~b7數值。本實施例的第一緩衝器245以及遮罩緩衝器226在初始階段並未具備預設數值，如圖4中第(0)欄位的「第一緩衝器245」及「遮罩緩衝器226」所示皆為『-』，也就是，初始狀態下的預設數值為未知。
在本實施例中，圖4中的「位元線電流感測」則是在第(2)欄位(也就是，步驟S340)時對各個記憶胞的控制端施加電壓、並從步驟S350處獲得的讀取結果。本實施例是採用「位元線電流感測」技術來知悉每個記憶胞的資料，應用本實施例者也可使用「位元線電壓檢測」技術來知悉記憶胞的資料。「位元線電流感測」中的標記『-』表示並未開始偵測各個記憶胞的電流數值；標記『L』表示在此位元線中偵測到低於預設電流值的電流數值；標記『H』表示在此位元線中偵測到高於預設電流值的電流數值。圖4中直行的「臨界電壓」表示各記憶胞b0~b7的臨界電壓在不同情境下實際數值為何。
本實施例以1.8V來作為預定臨界電壓值，也就是說，若是記憶胞的臨界電壓高於1.8V時，表示該記憶胞已正確地程式化為數值”1”；若是記憶胞的臨界電壓低於1.8V時，表示該記憶胞並未正確地程式化為數值”1”。在此假設，在經過一般性的第一次程式化程序(步驟S310)之後，各個記憶胞b0~b7的臨界電壓數值如第(0)欄位中的「臨界電壓」所示，則記憶胞b0與b3實際上並未正確地程式化，因記憶胞b0的臨界電壓1.4V以及記憶胞b3的臨界電壓1.5V皆低於預定臨界電壓值1.8V，但步驟S310卻無法藉由一般的驗證處理來得知。記憶胞b5、b6由於不需進行程式化處理，因此不需要理會「臨界電壓」中的數值。
回到圖3，於步驟S320中，控制器240會將程式化圖樣從第一緩衝器245寫入到遮罩緩衝器226中。換句話說，控制器 240可在步驟S320之前先行把程式化圖樣存入第一緩衝器245。本實施例所述的『程式化圖樣』可用以記錄不需進行程式化處理的記憶胞，例如圖4所述的記憶胞b5、b6便不需進行程式化處理。程式化圖樣在本實施例中為”0000 0110”。在後續的步驟當中，控制器240利用遮罩緩衝器所記錄的資訊以避免對不需進行程式化處理的記憶胞b5、b6施加預定電壓。應用本實施例者可知，若全部的記憶胞都需要進行程式化處理的話，則亦可選擇性地使用或不使用遮罩緩衝器226。特別說明的是，步驟S320僅是將程式化圖樣從第一緩衝器245載入到遮罩緩衝器226而未進行其他操作，待後續步驟需要對記憶胞進行資料遮罩處理(步驟S360)、驗證處理(如，步驟S370)和/或第二程式化處理(如，步驟S390)時才會使用遮罩緩衝器226中的資料。
於步驟S340中，控制器240依據預定的程式化數據並藉由字元線驅動器210中的電壓產生器212以將預定電壓分別施加至各記憶胞的控制端。本實施例中，將位元線BL中具備較高電流(『H』)的記憶胞視為邏輯”1”，且將位元線BL中具備較低電流(『L』)的記憶胞視為邏輯”0”。所述的『預定電壓』係相對於預定的程式化數據來設定的，本實施例的預定的程式化數據為邏輯”0”(也就是，希望每個記憶胞中的資料皆為邏輯”0”)，則控制器240便將預定臨界電壓值1.8V作為『預定電壓』而施加至各個記憶胞的控制端。藉此，經過步驟S340之後，於步驟S350中，控制器240便可藉由位元線電路220以讀取各個記憶胞中位於位 元線中的數據。各個記憶胞的位元線電流感測如同圖4中「位元線電流感測」的第(2)欄位所示。詳細來說，若是各記憶胞b0~b7已正確地被程式化(亦即，記憶胞的臨界電壓實際上已達1.8V或以上)時，則位元線切換器222所偵測到的記憶胞(如，b1~b2、b4、b7)所對應的位元線應具備較低電流(『L』)，因記憶胞仍為截止狀態。相對地，若是各記憶胞b0~b7並未正確地被程式化(亦即，記憶胞的臨界電壓實際上並未高於1.8V)時，則位元線切換器222所偵測到的記憶胞(如，b0、b3)所對應的位元線應為具備較高電流(『H』)，因記憶胞從步驟S320的截止狀態轉換為導通狀態。由於步驟S340會將預定臨界電壓值(1.8V)施加到記憶胞的控制端，並且記憶胞b0、b3的臨界電壓(分別為，1.4V及1.5V)皆低於預定臨界電壓值(1.8V)，因此頁面緩衝器224中在第(3)欄位的記憶胞b0、b3數值將由原本的邏輯”1”(亦即，記憶胞為截止狀態)調整為數值”0”(亦即，記憶胞為導通狀態)。藉此，便可從頁面緩衝器224中的數據調整而得知記憶胞的數據是否正常。
於步驟S360中，控制器240依據遮罩緩衝器226中的數據(也就是，程式化圖樣)來遮蔽部分的記憶胞(如，記憶胞b5、b6)以進行資料遮罩處理。於步驟S370中，控制器240透過步驟S350所獲得的位元線中的數據來判斷未被遮蔽(也就是，並未被進行資料遮罩處理)的記憶胞b0~b4、b7的數據是否正常。控制器240可藉由頁面緩衝器224中所記錄的數據而得知記憶胞 b0~b4、b7的數據是否正常。也就是，頁面緩衝器224可用以記錄不正常的特定記憶胞的位置。此外，控制器240不對已被遮蔽的記憶胞判斷其數據是否正常。
所謂『數據是否正常』，在本實施例中係為這些記憶胞b0~b4、b7在圖4中第(2)欄位的「位元線電流感測」所對應的標記為『L』時表示該記憶胞正常被程式化，而所對應的標記為『H』時表示該記憶胞在進行程式化時有發生錯誤(不正常)。本實施例是將步驟S340的位元線電流感測結果透過遮罩緩衝器器226的程式化圖樣的資料遮罩處理後，藉以存放於頁面緩衝器224中。『資料遮罩處理』的規則是，如果遮罩緩衝器中特定記憶胞所對應的位元b0~b7為邏輯”0”，則將步驟S340的位元線電流感測結果(例如，將『L』視為邏輯”0”；將『H』視為邏輯”1”)反向之後寫入到頁面緩衝器224的對應位置。相對地，若遮罩緩衝器中特定記憶胞所對應的位元b0~b7為邏輯”1”，則不管步驟S340的感測結果為何，皆將頁面緩衝器224的對應位置寫入邏輯”1”。例如由於記憶胞b0、b3在步驟S340的位元線電流感測結果為『H』，因此頁面緩衝器224在第(3)欄位之記憶胞b0、b3的對應位置便被寫入邏輯”0”；由於記憶胞b1~b2、b4、b7在步驟S340的位元線電流感測結果為『L』，因此頁面緩衝器224在第(3)欄位之記憶胞b1~b2、b4、b7的對應位置便被寫入邏輯”1”。
若所有的記憶胞在步驟S370中皆判斷為正常的話，則控制器240便進入步驟S380以完成對此記憶體陣列230的程式化處 理。相對地，若是當特定記憶胞的數據不正常時(例如，圖4中第(2)欄位的「位元線電流感測」以及第(3)欄位的「頁面緩衝器224」皆有標記出記憶胞b0、b3不正常)，則進入步驟S390，控制器將基於存放在頁面緩衝器224中的數據與標記以向對應的記憶胞b0、b3進行補償的第二程式化處理。
此次的第二程式化處理(步驟S390)將會特別針對特定記憶胞，而非全部的記憶胞，因為大部分的記憶胞已程式化完成且已程式化完成的記憶胞並不會在其源極線處產生雜訊。因此，將會使得記憶胞的源極端雜訊大幅降低，從而讓程式化錯誤的特定記憶胞能夠更為順利地正確程式化，進而補償因源極端雜訊而發生的記憶胞程式化錯誤。本發明實施例所述的「第二程式化處理」的相關操作流程可以如同圖3中步驟S312至步驟S314所述來實現，也可以依據實際需求而略為調整圖2電壓產生器212對字元線WL所施加的編程脈衝的電壓值，藉以更容易地將記憶胞進行程式化。圖4中第(4)欄位的「臨界電壓」則是這些記憶胞在經過第二程式化處理後再行驗證的結果。例如，從圖4中第(4)欄位的「臨界電壓」處可知，記憶胞b0的臨界電壓從原有的1.4V經過第二程式化處理後成為2.4V，記憶胞b3的臨界電壓從原有的1.5V經過第二程式化處理後成為2.5V，皆符合記憶胞的程式化標準。藉此，在進行完步驟S390後，可進入步驟S380以完成記憶體陣列230中各個記憶胞的程式化。
於符合本發明的部分實施例中，原始的程式化圖樣也可 從其他地方獲得，本發明實施例不一定會從第一緩衝器245獲得原始的程式化圖案。例如，本實施例可使用0V驗證電壓向記憶胞進行資料讀取，並將讀取後的資料反向再寫入遮罩緩衝器226。藉此，本實施例也可以是利用『記憶胞中所讀取的資料並反向後的結果』作為原始的程式化圖樣。如此一來，本實施例便不需要圖4中第一緩衝器245的數據資料亦可實現本發明。
綜上所述，本發明實施例所述的非揮發性記憶體裝置及其錯誤補償方法可在對記憶體區塊進行一般性的程式化程序之後，再次進行本發明實施例所述的驗證程序。此驗證程序可通過反向讀取、以及在反向讀取後正常讀取這些記憶胞中的資料來判斷這些記憶胞是否已確實程式化完成(也就是，驗證每個記憶體胞中的數據是否與原本預定的程式化數據相同)。若發現這些記憶胞中有部分記憶胞並未程式化完成，本發明實施例便可對這些部分記憶胞再次進行第二程式化處理。由於大部分的記憶胞已完成程式化而不會在其源極端產生雜訊，因此在進行第二程式化處理時，並未完成程式化的記憶胞所受到的雜訊影響將大幅降低，從而提升這些未完成程式化的記憶胞在進行第二程式化處理的成功率，以對未完成程式化的的記憶胞進行補償。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (8)

  1. 一種非揮發性記憶體裝置，包括：記憶體區塊，具備多個記憶胞，部分記憶胞的控制端相互連接，且所述部分記憶胞的源極電極相互連接；字元線驅動器，用以提供驗證電壓至所述記憶胞；位元線電路，耦接所述記憶胞的位元線，用以讀取所述記憶胞；以及控制器，其中當所述字元線驅動器以及所述位元線電路對所述記憶胞進行第一程式化處理以及第一驗證處理之後，所述控制器依據程式化圖樣並藉由所述字元線驅動器以將預定電壓分別施加至所述記憶胞的所述控制端，藉由所述位元線電路以讀取所述記憶胞中的數據，藉由從所述記憶胞中所讀取的所述數據來判斷每個記憶胞的所述數據是否正常，並且，當所述記憶胞中的特定記憶胞的數據不正常時，所述控制器對所述特定記憶胞進行第二程式化處理，其中所述位元線電路包括遮罩緩衝器，用以記錄不需進行程式化處理而被遮蔽的所述記憶胞，其中所述控制器不對已被遮蔽的所述記憶胞判斷其數據是否正常。
  2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，更包括：第一緩衝器，用以記錄所述程式化圖樣。
  3. 如申請專利範圍第1項所述的非揮發性記憶體裝置，當所述記憶胞中的數據皆為正常時，所述控制器完成對所述記憶體區塊的程式化處理。
  4. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述位元線電路包括頁面緩衝器，用以記錄所述特定記憶胞的位置。
  5. 一種對非揮發性記憶體裝置驗證的錯誤補償方法，其中非揮發性記憶體裝置包括多個記憶胞的記憶體區塊，部分記憶胞的控制端相互連接，且所述部分記憶胞的源極電極相互連接，所述錯誤補償方法包括：對所述記憶胞進行第一程式化處理以及第一驗證處理之後，依據程式化圖樣並將預定電壓分別施加至所述記憶胞的所述控制端；讀取所述記憶胞中的數據；藉由從所述記憶胞中所讀取的所述數據來判斷每個記憶胞的所述數據是否正常；當特定記憶胞的數據不正常時，對所述特定記憶胞進行第二程式化處理；通過遮罩緩衝器以記錄不需進行程式化處理而被遮蔽的所述記憶胞；以及不對已被遮蔽的所述記憶胞判斷其數據是否正常。
  6. 如申請專利範圍第5項所述的錯誤補償方法，更包括：透過第一緩衝器以記錄所述程式化圖樣。
  7. 如申請專利範圍第5項所述的錯誤補償方法，更包括：透過頁面緩衝器記錄所述特定記憶胞的位置。
  8. 如申請專利範圍第5項所述的錯誤補償方法，更包括：當所述記憶胞中的數據皆為正常時，完成對所述記憶體區塊的程式化處理。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI690930B (zh) * 2019-01-09 2020-04-11 力晶積成電子製造股份有限公司 補償非易失性記憶元件在編程時電荷流失與源極線偏置的方法
CN112947849A (zh) * 2019-12-10 2021-06-11 西部数据技术公司 非易失性存储器编程顺序

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796729B2 (en) 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
CN112860194B (zh) * 2021-03-18 2024-01-23 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120155186A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
US20150124526A1 (en) * 2010-05-31 2015-05-07 Samsung Electronics Co., Ltd. Nonvolatile memory device, system and programming method with dynamic verification mode selection
US9047962B2 (en) * 2012-09-07 2015-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device and control method of the same
US20150160859A1 (en) * 2013-12-11 2015-06-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7170784B2 (en) 2005-04-01 2007-01-30 Sandisk Corporation Non-volatile memory and method with control gate compensation for source line bias errors
KR102016036B1 (ko) * 2012-08-30 2019-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150142921A (ko) * 2014-06-12 2015-12-23 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9952944B1 (en) * 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150124526A1 (en) * 2010-05-31 2015-05-07 Samsung Electronics Co., Ltd. Nonvolatile memory device, system and programming method with dynamic verification mode selection
US20120155186A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
US9047962B2 (en) * 2012-09-07 2015-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device and control method of the same
US20150160859A1 (en) * 2013-12-11 2015-06-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI690930B (zh) * 2019-01-09 2020-04-11 力晶積成電子製造股份有限公司 補償非易失性記憶元件在編程時電荷流失與源極線偏置的方法
CN112947849A (zh) * 2019-12-10 2021-06-11 西部数据技术公司 非易失性存储器编程顺序

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