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TWI640061B - 使用犧牲層上平坦表面以整合互補金屬氧化物半導體裝置以及微機電系統裝置的方法 - Google Patents

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TWI640061B
TWI640061B TW106129801A TW106129801A TWI640061B TW I640061 B TWI640061 B TW I640061B TW 106129801 A TW106129801 A TW 106129801A TW 106129801 A TW106129801 A TW 106129801A TW I640061 B TWI640061 B TW I640061B
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mems
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TW106129801A
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鄭鈞文
Chun-Wen Cheng
朱家驊
Chia-Hua Chu
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Company Ltd.
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Publication date
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Abstract

本發明實施例提供一種用於使用一犧牲層上方之一平坦表面來將互補金屬氧化物半導體(CMOS)裝置與一微機電系統(MEMS)裝置整合的方法。在一些實施例中，形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括一第一介電區域。使一犧牲層形成於該第一介電區域上方且形成覆蓋該犧牲層及該第一介電區域之一第二介電區域。使一平坦化執行至該第二介電區域之一上表面中以平坦化該上表面。使一MEMS結構形成於該第二介電區域之該平坦上表面上。使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。本發明實施例亦提供一種由該方法產生之積體電路(IC)。

Description

使用犧牲層上平坦表面以整合互補金屬氧化物半導體裝置以及微機電系統裝置的方法
本發明實施例係有關一種使用犧牲層上平坦表面以整合互補金屬氧化物半導體裝置以及微機電系統裝置的方法。
互補金屬氧化物半導體(CMOS)係用於建構積體電路之一技術。CMOS技術用於數位邏輯電路中。此外，CMOS技術可與微機電系統(MEMS)裝置一起使用。MEMS裝置係整合機械組件及電組件以感測物理量及/或對周圍環境施加作用之顯微裝置。近年來，MEMS裝置變得愈來愈常見。例如，MEMS加速度計常見於氣囊部署系統、平板電腦及智慧型電話中。
根據本發明的一實施例，一種用於製造一積體電路(IC)之方法包括：形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括堆疊於一第一介電區域中之佈線層；使一犧牲層形成於該第一介電區域上方；形成覆蓋該犧牲層及該第一介電區域之一第二介電區域；使一平坦化執行至該第二介電區域之一上表面中以平坦化該第二介電區域之該上表面；使一微機電系統(MEMS)結構形成於該第二介電區域之該平坦上表面上；及使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。 根據本發明的一實施例，一種用於製造一積體電路(IC)之方法包括：形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括堆疊於一介電區域中之佈線層；使一蝕刻執行至該介電區域中以在該介電區域中形成一溝槽；使一犧牲層形成於該介電區域上方且填充該溝槽；使一平坦化執行至該介電區域及該犧牲層中以使該介電區域及該犧牲層之各自上表面共面；使一微機電系統(MEMS)結構形成於該介電區域及該犧牲層之該等各自平坦上表面上方；及使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。 根據本發明的一實施例，一種積體電路(IC)包括：一半導體基板；一後段製程(BEOL)互連結構，其位於該半導體基板上方，其中該BEOL互連結構包括堆疊於一介電區域中之佈線層，且其中該BEOL互連結構之一上表面呈平坦；一微機電系統(MEMS)結構，其位於該BEOL互連結構之該上表面上方，其中該MEMS結構包括一電極層；及一空腔，其位於該BEOL互連結構之該上表面下方，介於該MEMS結構與該BEOL互連結構之間。
本揭露提供用於實施本揭露之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或形成於一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。 此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及其類似者)可在本文中用於描述一元件或構件與另外(若干)元件或(若干)構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可相應地解譯本文中所使用之空間相對描述詞。 微機電系統(MEMS)裝置通常與互補金屬氧化物半導體(CMOS)裝置一起封裝且電耦合至CMOS裝置。為此，一方法係將一MEMS晶粒及一CMOS晶粒接合在一起且使用引線接合來將該MEMS晶粒電耦合至該CMOS晶粒。然而，引線接合導致造成低效能之大量寄生電容。此外，在晶粒級處執行該方法使得該方法具有長封裝時間及高封裝複雜性，藉此導致高成本。 用於將MEMS裝置及CMOS裝置封裝及電耦合在一起之另一方法係使用犧牲層來使MEMS裝置直接形成於CMOS晶粒上。例如，可在一CMOS晶粒上方形成一犧牲層且圖案化該犧牲層，使得該CMOS晶粒之BEOL互連結構介於該犧牲層與該CMOS晶粒之一半導體基板之間。此外，可使包括一MEMS裝置之一MEMS結構保形地形成於該BEOL互連結構及該犧牲層上方，且可形成穿過該MEMS結構延伸至該犧牲層之一釋放孔。在形成該釋放孔之後，可透過該釋放孔將一蝕刻劑施加至該犧牲層以至少部分移除該犧牲層且在該CMOS晶粒與該MEMS結構之間形成一空腔。 前述方法之一挑戰在於：MEMS結構形成於一非平坦表面上。因而，MEMS結構係非平坦的且具有沿犧牲層之側壁之一上升斜坡(其甚至在移除該犧牲層之後仍保留)。此可導致光微影及蝕刻程序困難。此外，上升斜坡可導致MEMS結構之不佳固定支撐及剛性。用於解決此挑戰之一方法係對犧牲層使用BEOL互連結構之一介電層。此允許MEMS結構形成於一平坦表面上。然而，另一方面，BEOL互連結構之佈線層會剝落，及/或CMOS晶粒之層間介電(ILD)層會受損。 鑑於上述內容，在各種實施例中，本揭露係針對一種用於使用一犧牲層上方之一平坦表面來將CMOS裝置與一MEMS裝置整合的方法及由該方法產生之積體電路(IC)。在該方法之一些第一實施例中，形成覆蓋一半導體基板之一BEOL互連結構。形成該BEOL互連結構包括：形成堆疊於該BEOL互連結構之一第一BEOL介電區域中之複數個佈線層。使一犧牲層形成於該第一BEOL介電區域上方。形成覆於該犧牲層上方之一第二BEOL介電區域。該第二BEOL介電區域經平坦化使得該第二BEOL介電區域之一上表面係實質上平坦的(即，呈平面)。使一MEMS結構形成於該第二BEOL介電區域之該上表面上，且執行一空腔蝕刻以移除該犧牲層且形成替代該犧牲層之一空腔。在一些實施例中，形成穿過該第二BEOL介電區域延伸至該第一BEOL介電區域中，延伸至該BEOL互連結構之一頂部佈線層且將該MEMS結構電耦合至該頂部佈線層的一通路。 在該方法之一些第二實施例中，形成覆蓋一半導體基板之一BEOL互連結構。形成該BEOL互連結構包括：形成堆疊於該BEOL互連結構之一第一BEOL介電區域中之複數個佈線層。使一溝槽形成於該BEOL互連結構中。使一犧牲層形成於該BEOL互連結構之該溝槽中，使得該犧牲層插入至該BEOL互連結構中。該BEOL互連結構及該插入犧牲層經共面化使得該BEOL互連結構及該插入犧牲層之各自上表面係實質上共面的。使一MEMS結構形成於該BEOL互連結構及該插入犧牲層之各自上表面上，且執行一空腔蝕刻以移除該犧牲層且形成替代該犧牲層之一空腔。在一些實施例中，形成延伸至該第一BEOL介電區域中，延伸至該BEOL互連結構之一頂部佈線層且將該MEMS結構電耦合至該頂部佈線層的一通路。 有利地，可在晶圓級處執行該方法之第一實施例及第二實施例以實現短封裝時間及低封裝複雜性。此繼而可導致低成本。此外，可在無需引線接合的情況下有利地執行該方法之第一實施例及第二實施例，使得MEMS裝置與CMOS裝置之間的寄生電容可較低。此外，可在無需一額外晶圓及/或晶圓之間的一接合程序的情況下有利地執行該方法之第一實施例及第二實施例，使得該方法係單體的。此繼而可導致低成本。此外，使MEMS結構形成於一平坦表面上可導致MEMS結構之一良好固定支撐及剛性及用於形成MEMS結構之光微影及蝕刻程序之一高自由度。 參考圖1，提供包括一CMOS結構100a及一MEMS結構100b之一IC之一些實施例之一橫截面圖100。如圖中所繪示，COMS結構100a包含CMOS裝置102。CMOS裝置102配置於一半導體基板104上方，凹入至半導體基板104之一上表面或頂面下方。CMOS裝置102可為(例如)絕緣閘極場效電晶體(IGFET)、金屬氧化物半導體場效電晶體(MOSFET)、一些其他電晶體、上述之一組合或其類似者。半導體基板104可為(例如)單晶矽之一塊體基板或一些其他半導體之一塊體基板。 CMOS結構100a亦包含至少部分覆蓋CMOS裝置102及半導體基板104之一BEOL互連結構106。BEOL互連結構106經組態以使CMOS裝置102彼此電耦合及/或將CMOS裝置102電耦合至MEMS結構100b。BEOL互連結構106包括具有一或多個介電層(諸如(例如) ILD層及/或鈍化層)之一BEOL介電區域108。此外，BEOL介電區域108包括一或多個介電區域。例如，BEOL介電區域108可包括由一虛線107分隔之一第一BEOL介電區域108a及一第二BEOL介電區域108b。BEOL介電區域108可為(例如)二氧化矽、一低k介電質、一些其他介電質、上述之一組合或其類似者。如此處所使用，一低介電係數係小於約3.9之一介電常數k。 此外，BEOL互連結構106包括交替堆疊於BEOL介電區域108內之一或多個佈線層110及一或多個通路層112。(若干)佈線層110及(若干)通路層112係導電的且可為(例如)鋁銅、銅、鋁、鎢、一些其他導電材料、上述之一組合或其類似者。再者，(若干)佈線層110由個別引線(未個別標記)製成，且(若干)通路層112由個別通路(未個別標記)製成。此外，(若干)佈線層110及(若干)通路層112共同界定CMOS裝置102與MEMS結構100b之一MEMS裝置113之間的導電路徑。在一些實施例中，(若干)佈線層110及(若干)通路層112亦界定CMOS裝置或MEMS裝置113與IC外之一電裝置之間的導電路徑。 MEMS結構100b包括共同界定MEMS裝置113且形成於BEOL互連結構106之一平坦上表面124上的一或多個MEMS層。在一些實施例中，MEMS結構100b包括一MEMS介電區域109。MEMS介電區域109可為(例如)相同於BEOL介電區域108之材料。此外，在一些實施例中，MEMS結構100b包括透過一裝置間通路層116電耦合至BEOL互連結構106之一電極層114。再者，在一些實施例中，MEMS結構100b包括暴露電極層114之一部分的一電極開口118，藉此允許IC外之一電裝置與CMOS裝置102及/或MEMS裝置113電耦合。 返回至CMOS結構100a，BEOL介電區域108亦包含一空腔122，其由BEOL介電區域108包圍且位於BEOL互連結構106之平坦上表面124下方。此外，空腔122可(例如)覆於(若干)佈線層110之至少一者上方及/或空腔122之下表面可(例如)實質上平坦地或呈平面地延伸至空腔122之側壁。在一些實施例中，空腔122之下表面由第一BEOL介電區域108a之一上表面界定。此外，在一些實施例中，空腔122之側壁由第二BEOL介電區域108b界定，而在其他實施例中，BEOL介電區域108無第二BEOL介電區域108b且空腔122之側壁由第一BEOL介電區域108a界定。再者，在一些實施例中，一釋放開口123延伸穿過MEMS結構且使空腔122朝向IC之一周圍環境敞開。 如下文將詳細討論，使用一犧牲層(圖中未展示，此係因為其已在製造期間被移除)來形成空腔122。在一些第一實施例中，省略第二BEOL介電區域108b且將犧牲層插入至第一BEOL介電區域108a中。在此等實施例中，使第一BEOL介電區域108a及犧牲層之各自上表面共面，且使MEMS結構100b形成於實質上共面之上表面上。在第二實施例中，使犧牲層形成於第一BEOL介電區域108a上方，且形成覆蓋第一BEOL介電區域108a及犧牲層之第二BEOL介電區域108b。在此等實施例中，使第二BEOL介電區域108b之一上表面平坦化，且使MEMS結構100b形成於實質上呈平面之上表面中。在第一或第二實施例中，MEMS結構100b形成於BEOL互連結構106 (其覆於空腔122上方)之平坦上表面124上。因而，MEMS結構100b不具有一階梯式底部輪廓，而是具有良好固定支撐及剛性。此外，在形成MEMS結構100b時簡化光微影及蝕刻程序。 參考圖2A至圖2E，提供圖1之IC之一些其他實施例之橫截面圖200A至200E。 如由圖2A之橫截面圖200A所繪示，MEMS裝置113係一電容性MEMS裝置。如上文相對於圖1所描述，CMOS裝置102配置於一半導體基板104上方且由一BEOL互連結構106覆蓋。BEOL互連結構106包括一BEOL介電區域108，其具有堆疊於一第一BEOL介電區域108a上方之一第二BEOL介電區域108b。此外，BEOL互連結構106包括BEOL介電區域108中之一或多個佈線層110及一或多個通路層112。此處，(若干)佈線層110及(若干)通路層112將CMOS裝置102電連接至MEMS結構100b。此外，在一些實施例中，(若干)佈線層110包括第一BEOL介電區域108a與第二BEOL介電區域108b之間的一空腔122中之一或多個電容性感測電極202。例如，(若干)電容性感測電極202可配置於第一BEOL介電區域108a上方之空腔122內。 在操作中，覆於空腔122上方之MEMS結構100b之一MEMS裝置113可(例如)回應於一外部刺激而在空腔122內移動或振動。此移動或振動導致取決於移動或振動之程度而可預測地變動之一電容變化，使得該電容變化可由CMOS裝置102用於量測外部刺激。外部刺激可為(例如) IC之加速及/或移動、撞擊MEMS裝置113之聲波或空腔122與IC之一周圍環境之間的一壓力差。替代地，在操作中，MEMS裝置113可(例如)回應於來自CMOS裝置102之一電壓而在空腔122內移動或振動。MEMS裝置113可為(例如)一麥克風、一加速度計、一運動感測器、一壓力感測器、一陀螺儀或其類似者。 如由圖2B之橫截面圖200B所繪示，一MEMS結構100b可電耦合至CMOS裝置102。MEMS結構100b包含配置於BEOL互連結構106及半導體基板104上方之一壓電層204，且藉由第二BEOL介電區域108b之至少一部分來與空腔122隔開。在一些實施例中，第二BEOL介電區域108b可具有覆蓋空腔122之一部分的一上部分。此外，在一些實施例中，上部分可橫向非連續地直接位於空腔122上方。壓電層204可為(例如)氮化鋁、氧化鋅、鋯鈦酸鉛、一些其他壓電材料、上述之一組合或其類似者。 一第一電極層114a及一第二電極層114b分別配置於壓電層204中及壓電層204上方。此外，第一電極層114a及第二電極層114b透過BEOL互連結構106電耦合至CMOS裝置102。第一電極層114a及第二電極層114b包括對應第一電極及第二電極，且第二電極層114b進一步包括一或多個貫穿通路212。(若干)貫穿通路212之至少一者穿過壓電層204延伸至第一電極層114a且將第一電極層114a電耦合至第二電極層114b。第一電極層114a及第二電極層114b可為鋁銅、鋁、鉬、金、鉑、一些其他導電材料、上述之一組合或其類似者。 如上文相對於圖1所描述，BEOL介電區域108之上表面124經平坦化使得上覆層亦呈平面且不存在一上升斜坡。例如，此處，壓電層204具有一平坦下表面或底面。 如由圖2C之橫截面圖200C所繪示，提供圖2B之一變體。此處，在圖2C中，省略圖2A及圖2B之第二BEOL介電區域108b，且將空腔122插入至第一BEOL介電區域108a中。此外，壓電層204之一下表面或底面配置於空腔122上方，在第一BEOL介電區域108a之一上表面或頂面上。雖然空腔122凹入至BEOL互連結構106中，但空腔之上表面由壓電層204之下表面或底面界定。 如由圖2D之橫截面圖200D所繪示，提供圖2C之一變體。此處，空腔122穿過BEOL互連結構106延伸至半導體基板104。因此，空腔122之一底面由半導體基板104之一上表面界定。此外，空腔122之一頂面由一壓電層204之一下表面或底面界定。 一橫向蝕刻停止層216配置於空腔122中且界定空腔122之側壁。橫向蝕刻停止層216自半導體基板104垂直延伸至壓電層204，且橫向延伸以圍封空腔122。在一些實施例中，橫向蝕刻停止層216呈環形及/或隨著其沿空腔122之一邊界橫向延伸而具有一U形輪廓。此外，在一些實施例中，U形輪廓之一內部填充有一填料層218。橫向蝕刻停止層216可為(例如)氮化鋁、氧化鋁、碳化矽、或抗VHF或BOE腐蝕之一些其他材料。填料層218可為(例如)二氧化矽、低k介電質、一些其他介電質、上述之一組合或其類似者。 如由圖2E之橫截面圖200E所繪示，提供其中空腔122延伸穿過半導體基板104的圖2D之一變體。在此等實施例中，MEMS結構100b之一MEMS裝置113可為(例如)一麥克風、一壓力感測器、一陀螺儀或其類似者。 雖然圖1及圖2A至圖2E已被描述成具有一MEMS結構及一MEMS裝置，但應瞭解，在一些其他實施例中，可配置另一裝置結構來替代MEMS結構。此外，雖然圖1及圖2A至圖2E已被描述成具有一MEMS結構及一MEMS裝置，但應瞭解，在一些其他實施例中，可省略MEMS結構及MEMS裝置。 參考圖3A至圖3K，提供用於製造圖2A之IC之一方法之一些實施例之一系列橫截面圖300A至300K。 如由圖3A之橫截面圖300A所繪示，一BEOL互連結構106配置於一半導體基板104上方，半導體基板104具有配置於半導體基板104頂部上之CMOS裝置102。BEOL互連結構106覆蓋CMOS裝置102，且將一或多個佈線層110及一或多個通路層112容納於一第一BEOL介電區域108a中。 (若干)佈線層110及(若干)通路層112交替堆疊於BEOL互連結構106之一第一BEOL介電區域108a內且電耦合至CMOS裝置102。(若干)佈線層110及(若干)通路層112亦可為(例如)銅、鋁銅、鎢、一些其他金屬或導電材料、上述之一組合或其類似者。雖然圖3A中已展示特定數目個佈線層及特定數目個通路層，但應瞭解，在其他實施例中，更多或更少佈線層係可接受的，及/或更多或更少通路層係可接受的。 第一BEOL介電區域108a包括一或多個介電層，諸如(例如)複數個介電層。此外，第一BEOL介電區域108a之上表面可經平坦化使得第一BEOL介電區域108a之上表面係實質上平坦的或呈平面。可藉由(例如)一化學機械拋光(CMP)來執行平坦化。 如由圖3B之橫截面圖300B所繪示，一犧牲層302形成(例如，沈積或生長)於第一BEOL介電區域108a上方。可藉由(例如)熱氧化、氣相沈積、濺鍍或一些其他沈積或生長程序來沈積或生長犧牲層302。在一些實施例中，犧牲層302係非晶類金屬、非晶碳(a-C)、非晶矽(a-Si)、上述之一組合或其類似者。在其他實施例中，犧牲層302係鈦鎢(TiW)、鎢(W)、鍺(Ge)、鋁銅(AlCu)、上述之一組合或其類似者。犧牲層302之材料可(例如)經選擇使得沈積或生長程序可在小於約450°C之一程序溫度處執行以減小損害IC之可能性。 亦如由圖3B之橫截面圖300B所繪示，在第一BEOL介電區域108a上方圖案化犧牲層302。在一些實施例中，藉由光微影來圖案化犧牲層302。此外，在一些實施例中，犧牲層302經圖案化使得其具有一線性或環形形狀。 如由圖3C之橫截面圖300C所繪示，BEOL互連結構106之一第二BEOL介電區域108b形成(例如，沈積或生長)於犧牲層302及第一BEOL介電區域108a上方。在一些實施例中，第二BEOL介電區域108b包含交替堆疊於第二BEOL介電區域108b內(亦可交替堆疊於第一BEOL介電區域108a內)之一或多個額外佈線層(圖中未展示)及/或一或多個通路層(圖中未展示)。 如由圖3D之橫截面圖300D所繪示，第二BEOL介電區域108b之一上表面經平坦化使得第二BEOL介電區域108b係實質上平坦的或呈平面。此外，可(例如)藉由一CMP來執行平坦化。 如由圖3E之橫截面圖300E所繪示，使一第一蝕刻執行至一BEOL介電區域108 (其包括第一BEOL介電區域108a及第二BEOL介電區域108b)中以形成一或多個裝置間開口304。在一實施例中，(若干)裝置間開口304自第二BEOL介電區域108b之一上表面穿過第二BEOL介電區域108b延伸至第一BEOL介電區域108a中之至少一佈線層。在一些實施例中，用於執行第一蝕刻之程序包括：在第二BEOL介電區域108b上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第二BEOL介電區域108b；及移除該光阻層。 如由圖3F之橫截面圖300F所繪示，一或多個裝置間通路116分別形成於(若干)裝置間開口304中。例如，一導電層可沈積或生長於(若干)裝置間開口304中，且平坦化(例如一CMP)可經執行以使導電層及第二BEOL介電區域108b之各自上表面共面。如同(若干)佈線層110及(若干)通路層112，(若干)裝置間通路116亦可為(例如)銅、鋁銅、鎢、一些其他金屬或導電材料、上述之一組合或其類似者。 如由圖3G之橫截面圖300G所繪示，一電極層114形成(例如，沈積或生長)於BEOL互連結構106上方。電極層114可為(例如)銅、鋁銅、鎢、一些其他金屬或導電材料、上述之一組合或其類似者。 如由圖3H之橫截面圖300H所繪示，使一第二蝕刻執行至電極層114中以圖案化電極層114。在一些實施例中，用於執行第二蝕刻之程序包括：在電極層114上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至電極層114；及移除該光阻層。 如由圖3I之橫截面圖300I所繪示，一MEMS介電區域109形成(例如，沈積或生長)於電極層114上方。如相對於圖2A所討論，MEMS介電區域109及電極層114共同界定BEOL互連結構106之平坦上表面上之一MEMS結構。在一些實施例中，MEMS介電區域109之一上表面可(例如)經平坦化使得MEMS介電區域109之上表面係實質上平坦的或呈平面。此外，可(例如)藉由一CMP來執行平坦化。 如由圖3J之橫截面圖300J所繪示，執行一第三蝕刻以形成一電極開口118。在一些實施例中，電極開口118形成於MEMS介電區域109中且暴露電極層114之一部分。例如，電極開口118之一底面可由電極層114界定。 亦如由圖3J之橫截面圖300J所繪示，執行一第四蝕刻(例如釋放蝕刻)以形成一釋放開口123。釋放開口123延伸穿過MEMS介電區域109及第二BEOL介電區域108b而暴露犧牲層302。 如由圖3K之橫截面圖300K所繪示，使一第五蝕刻透過釋放開口123執行至犧牲層302中以移除犧牲層302且形成替代犧牲層302之一空腔122。在一些實施例中，藉由透過釋放開口123將一蝕刻劑施加至犧牲層302來執行第五蝕刻。在一些實施例中，至少部分基於犧牲層302之材料來選擇用於第五蝕刻之蝕刻劑。例如，假設犧牲層302係a-C，則可使用一乾式氧氣(O 2)蝕刻劑來執行第五蝕刻。舉另一例，假設犧牲層302係a-Si或W，則可使用一乾式含氟蝕刻劑(諸如六氟化硫(SF 6)氣體及/或二氟化氙(XeF 2)氣體)來執行第五蝕刻。蝕刻劑亦可為一濕式蝕刻劑。例如，可在其中犧牲層302係TiW、W或Ge的各種實施例中使用過氧化氫(H 2O 2)。在其中犧牲層302係AlCu的各種實施例中，磷酸(H 3PO 4)、硝酸(H 2NO 3)及/或乙酸(CH 3OOH)可與水(H 2O)一起使用。 參考圖4A至圖4L，繪示用於製造圖2B之IC之一方法之一些實施例之一系列橫截面圖400A至400L。 如由圖4A之橫截面圖400A所繪示，一BEOL互連結構106配置於具有CMOS裝置102之一半導體基板104上方。BEOL互連結構106包括一第一BEOL介電區域108a及交替堆疊於第一BEOL介電區域108a內之一或多個佈線層110及一或多個通路層112。 如由圖4B之橫截面圖400B所繪示，一犧牲層302形成(例如，沈積或生長)於BEOL互連結構106上方。在一些實施例中，犧牲層302包括非晶類金屬、非晶碳(a-C)、非晶矽(a-Si)、上述之一組合或其類似者。在其他實施例中，犧牲層302可為鈦鎢(TiW)、鎢(W)、鍺(Ge)、鋁銅(AlCu)、上述之一組合或其類似者。犧牲層302之材料可(例如)經選擇使得沈積或生長程序可在小於450°C之一程序溫度處執行以避免損害BEOL互連結構。 如由圖4C之橫截面圖400C所繪示，使一第一蝕刻執行至犧牲層302中以圖案化犧牲層302。在一些實施例中，用於執行第一蝕刻之程序包括：在犧牲層302上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至犧牲層302；及移除該光阻層。犧牲層302可經圖案化以(例如)具有一線性或環形形狀。 如由圖4D之橫截面圖400D所繪示，BEOL互連結構106之一第二BEOL介電區域108b形成(例如，沈積或生長)於犧牲層302及第一BEOL介電區域108a上方。在一些實施例中，用於形成第二BEOL介電區域108b之程序包括：沈積或生長第二BEOL介電區域108b；及隨後使一平坦化執行至第二BEOL介電區域108b之一上表面或頂面中，使得第二BEOL介電區域108b之上表面或頂面係平坦的。可藉由(例如)熱氧化、氣相沈積、濺鍍或一些其他沈積或生長程序來沈積或生長第二BEOL介電區域108b。 如由圖4E之橫截面圖400E所繪示，一第一壓電層204a沈積於BEOL互連結構106之一BEOL介電區域108 (其包括第一BEOL介電區域108a及第二BEOL介電區域108b)上方。在一些實施例中，第一壓電層204a由氮化鋁、氧化鋅、鋯鈦酸鉛、上述之一組合或其類似者形成。此外，在一些實施例中，藉由濺鍍或氣相沈積來形成第一壓電層204a。在一些實施例中，第一壓電層204a可為用於生長一隨後形成之壓電層的一晶種層。 如由圖4F之橫截面圖400F所繪示，使一第二蝕刻執行至第一壓電層204a及BEOL介電區域108中以形成一或多個裝置間開口304。在一些實施例中，(若干)裝置間開口304自第一壓電層204a之一上表面穿過第一壓電層204a及第二BEOL介電區域108b而延伸至第一BEOL介電區域108a中之一頂部佈線層，藉此暴露該頂部佈線層。在一些實施例中，用於執行第二蝕刻之程序包括：在第一壓電層204a上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第一壓電層204a及BEOL介電區域108；及移除該光阻層。 如由圖4G之橫截面圖400G所繪示，一或多個裝置間通路116分別形成於(若干)裝置間開口304中。如同(若干)佈線層110及(若干)通路層112，(若干)裝置間通路116可為(例如)銅、鋁銅、鎢、一些其他金屬或導電材料、上述之一組合或其類似者。 如由圖4H之橫截面圖400H所繪示，一第一電極層114a形成於第一壓電層204a上方。此外，第一電極層114a經形成為電耦合至(若干)裝置間通路116且藉由(若干)裝置間通路116來進一步電耦合至第一BEOL介電區域108a中之頂部佈線層。第一電極層114a可由(例如)鉬、鋁、金或鉑或其類似者形成。此外，可(例如)藉由一類雙鑲嵌程序、一類單鑲嵌程序或沈積及圖案化程序來形成第一電極層114a。 如由圖4I之橫截面圖400I所繪示，一第二壓電層204b形成於第一電極層114a上方。第二壓電層204b可為(例如)相同於第一壓電層204a之材料及/或可(例如)經圖案化。例如，在一實施例中，使一第三蝕刻執行至第二壓電層204b中以形成一或多個貫穿通路開口410來暴露第一電極層114a。在一些實施例中，用於執行第三蝕刻之程序包括：在第二壓電層204b上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第二壓電層204b；及移除該光阻層。 如由圖4J之橫截面圖400J所繪示，一第二電極層114b形成於第二壓電層204b上方。如相對於圖2B所討論，第一電極層114a及第二電極層114b及第一壓電層204a及第二壓電層204b形成一MEMS結構。此外，第二電極層114b經形成為內襯於(若干)貫穿通路開口410上，使得第二電極層114b電耦合至第一電極層114a。第二電極層114b可(例如)經形成為保形地內襯於(若干)貫穿通路開口410上，及/或可由(例如)鋁銅、鉬、鋁、金或上述之一組合形成。 在一些實施例中，用於形成第二電極層114b之程序包括：沈積或生長第二電極層114b；及隨後圖案化第二電極層114b。例如，可藉由(例如)濺鍍或氣相沈積來沈積或生長第二電極層114b。此外，可(例如)使用光微影來圖案化第二電極層114b。 如由圖4K之橫截面圖400K所繪示，執行穿過第一壓電層204a及第二壓電層204b及第二BEOL介電區域108b之一第四蝕刻以形成一釋放開口123來暴露犧牲層302。用於執行第四蝕刻之程序包括(例如)：在第二壓電層204b上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第一壓電層204a及第二壓電層204b及第二BEOL介電區域108b；及移除該光阻層。 如由圖4L之橫截面圖400L所繪示，透過釋放開口123使一第五蝕刻(例如空腔蝕刻)執行至犧牲層302中以移除犧牲層302且形成替代犧牲層302之一空腔122。在一些實施例中，藉由透過釋放開口123將一蝕刻劑施加至犧牲層302來執行第五蝕刻。如上文所描述，在一些實施例中，至少部分基於犧牲層302之材料來選擇用於第五蝕刻之蝕刻劑。 由於第二BEOL介電區域108b形成於犧牲層302上方，所以所得IC具有在全部側上由介電區域界限之一空腔122。此外，由於使一平坦化執行至第二BEOL介電區域108b之一上表面或頂面中，所以MEMS結構形成於一實質上呈平面或平坦之表面上且不存在一上升斜坡且具有良好固定支撐及剛性。 參考圖5A至圖5L，繪示用於製造圖2C之IC之一方法之一些實施例之一系列橫截面圖500A至500L。 如由圖5A之橫截面圖500A所繪示，一BEOL互連結構106配置於具有CMOS裝置102之一半導體基板104上方。BEOL互連結構106包括一BEOL介電區域108及交替堆疊於BEOL介電區域108內之一或多個佈線層110及一或多個通路層112。 如由圖5B之橫截面圖500B所繪示，執行一第一蝕刻以在BEOL介電區域108中形成一溝槽502。溝槽502可(例如)具有一線性或環形形狀。在一些實施例中，用於執行第一蝕刻之程序包括：在BEOL介電區域108上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至BEOL介電區域108；及移除該光阻層。 如由圖5C之橫截面圖500C所繪示，一犧牲層302形成(例如，沈積或生長)於BEOL互連結構106上方且填充溝槽502。在一些實施例中，犧牲層302係非晶類金屬、非晶碳(a-C)、非晶矽(a-Si)、上述之一組合或其類似者。在其他實施例中，犧牲層302係鈦鎢(TiW)、鎢(W)、鍺(Ge)、鋁銅(AlCu)、上述之一組合或其類似者。犧牲層302之材料可(例如)經選擇使得沈積或生長程序可在小於450°C之一程序溫度處執行。 如由圖5D之橫截面圖500D所繪示，BEOL介電區域108及犧牲層302經平坦化使得BEOL介電區域108及犧牲層302之各自上表面或頂面係共面的。 如由圖5E之橫截面圖500E所繪示，一第一壓電層204a形成(例如，沈積或生長)於BEOL介電區域108上方。在一些實施例中，第一壓電層204a由氮化鋁、氧化鋅、鋯鈦酸鉛或其類似者形成。此外，在一些實施例中，藉由濺鍍或氣相沈積來形成第一壓電層204a。在一些實施例中，第一壓電層204a可為用於生長一隨後形成之壓電層的一晶種層。 如由圖5F之橫截面圖500F所繪示，使一第二蝕刻執行至第一壓電層204a及BEOL介電區域108中以形成一或多個裝置間開口304。在一些實施例中，(若干)裝置間開口304自第一壓電層204a之一上表面穿過第一壓電層204a而延伸至BEOL介電區域108中之一頂部佈線層，藉此暴露該頂部佈線層。在一些實施例中，用於執行第二蝕刻之程序包括：在第一壓電層204a上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第一壓電層204a及BEOL介電區域108；及移除該光阻層。 如由圖5G之橫截面圖500G所繪示，一或多個裝置間通路116分別形成於(若干)裝置間開口304中。如同(若干)佈線層110及(若干)通路層112，(若干)裝置間通路116亦可為(例如)銅、鋁銅、鎢、一些其他金屬或導電材料、上述之一組合或其類似者。 如由圖5H之橫截面圖500H所繪示，一第一電極層114a形成於第一壓電層204a上方。此外，第一電極層114a經形成為電耦合至(若干)裝置間通路116且藉由(若干)裝置間通路116來進一步電耦合至頂部佈線層。第一電極層114a可由(例如)鉬、鋁、金、鉑或其類似者形成。此外，可(例如)藉由一類雙鑲嵌程序、一類單鑲嵌程序或沈積及圖案化程序來形成第一電極層114a。 如由圖5I之橫截面圖500I所繪示，一第二壓電層204b形成於第一電極層114a上方。第二壓電層204b可為(例如)相同於第一壓電層204a之材料及/或可(例如)經圖案化。例如，在一些實施例中，執行穿過第二壓電層204b之一第三蝕刻以形成一或多個貫穿通路開口410來暴露第一電極層114a。在一些實施例中，用於執行第三蝕刻之程序包括：在第二壓電層204b上方形成一光阻層且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第二壓電層204；及移除該光阻層。 如由圖5J之橫截面圖500J所繪示，一第二電極層114b形成於第二壓電層204b上方。如相對於圖2C所討論，第一電極層114a及第二電極層114b及第一壓電層204a及第二壓電層204b形成一MEMS結構。此外，第二電極層114b經形成為內襯於(若干)貫穿通路開口410上，使得第二電極層114b電耦合至第一電極層114a。第二電極層114b可(例如)經形成為保形地內襯於(若干)貫穿通路開口410上，及/或可由(例如)鋁銅、鉬、鋁或金形成。 在一些實施例中，用於執行第二電極層114b之程序包括：沈積或生長第二電極層114b；及隨後圖案化第二電極層114b。例如，可藉由(例如)濺鍍或氣相沈積來沈積或生長第二電極層114b。此外，可(例如)使用光微影來圖案化第二電極層114b。 如由圖5K之橫截面圖500K所繪示，執行穿過第一壓電層204a及第二壓電層204b之一第四蝕刻以形成一釋放開口123來暴露犧牲層302。 如由圖5L之橫截面圖500L所繪示，使一第五蝕刻透過釋放開口123執行至犧牲層302中以移除犧牲層302且形成替代犧牲層302之一空腔122。在一些實施例中，藉由透過釋放開口123將一蝕刻劑施加至犧牲層302來執行第五蝕刻。如上文所描述，在一些實施例中，至少部分基於犧牲層302之材料來選擇用於第五蝕刻之蝕刻劑。 由於犧牲層302經形成為插入至BEOL介電區域108中，所以空腔122之一底面及空腔122之側壁由BEOL介電區域108界定。此外，由於執行一平坦化來使犧牲層302及BEOL介電區域108之各自上表面共面，所以MEMS結構形成於一實質上呈平面或平坦之表面上且不存在一上升斜坡且具有良好固定支撐及剛性。 參考圖6，提供圖3A至圖3K之方法之一些實施例之一流程圖600。 在602中，形成覆蓋一半導體基板之一後段製程(BEOL)互連結構。該BEOL互連結構包含一第一BEOL介電區域。例如，參閱圖3A。 在604中，使一犧牲層形成於該第一BEOL介電區域上方。例如，參閱圖3B。 在606中，形成覆蓋該犧牲層及該第一BEOL介電區域的該BEOL互連結構之一第二BEOL介電區域。例如，參閱圖3C。 在608中，平坦化該第二BEOL介電區域之一上表面。例如，參閱圖3D。 在610中，使一MEMS結構形成於該第二BEOL介電區域之該平坦上表面上。例如，參閱圖3J。 在612中，使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。例如，參閱圖3J及圖3K。 參考圖7，提供圖4A至圖4L之方法之一些實施例之一流程圖700。 在702中，形成覆蓋一半導體基板之一BEOL互連結構。該BEOL互連結構包含堆疊於一第一BEOL介電區域中之一或多個佈線層。例如，參閱圖4A。 在704中，使一犧牲層形成於該第一BEOL介電區域上方。例如，參閱圖4B。 在706中，圖案化該犧牲層。例如，參閱圖4C。 在708中，形成覆蓋該犧牲層的該BEOL互連結構之一第二BEOL介電區域。接著，平坦化該第二BEOL介電區域。例如，參閱圖4D。 在710中，使一第一壓電層形成於該第二BEOL介電區域上方。例如，參閱圖4E。 在712中，使一第一電極層形成於該第一介電層上方。例如，參閱圖4H。 在714中，使一第二壓電層形成於該第一電極層上方。例如，參閱圖4I。 在716中，使一第二電極層形成於該第二壓電層上方。例如，參閱圖4J。 在718中，執行一空腔蝕刻以移除該犧牲層且形成替代該犧牲層之一空腔。例如，參閱圖4K及圖4L。 參考圖8，提供圖5A至圖5L之方法之一些實施例之一流程圖800。 在802中，形成覆蓋一半導體基板且具有堆疊於一BEOL介電區域中之一或多個佈線層的一BEOL互連結構。例如，參閱圖5A。 在804中，使一溝槽形成於該BEOL介電區域中。例如，參閱圖5B。 在806中，形成覆蓋該BEOL介電區域且填充該溝槽之一犧牲層。例如，參閱圖5C。 在808中，使一平坦化執行至該BEOL介電區域及該犧牲層之各自上表面中以使該等上表面共面。例如，參閱圖5D。 在810中，使一第一壓電層形成於該BEOL介電區域上方。例如，參閱圖5E。 在812中，使一第一電極層形成於該第一壓電層上方。例如，參閱圖5H。 在814中，使一第二壓電層形成於該第一電極層上方。例如，參閱圖5I。 在816中，使一第二電極層形成於該第二壓電層上方。例如，參閱圖5J。 在818中，執行一空腔蝕刻以移除該犧牲層且形成替代該犧牲層之一空腔。例如，參閱圖5K及圖5L。 雖然本文中將由圖6至圖8之流程圖600、700、800描述之方法繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文中所繪示及/或描述之動作或事件之外的其他動作或事件同時發生。此外，可不需要全部繪示動作來實施本文中之描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文中所描繪之動作之一或多者。 鑑於上述內容，本申請案之各種實施例提供用於製造一IC之一方法。形成覆蓋一半導體基板之一BEOL互連結構，其中該BEOL互連結構包括堆疊於一第一介電區域中之佈線層。使一犧牲層形成於該第一介電區域上方。形成覆蓋該犧牲層及該第一介電區域之一第二介電區域。使一平坦化執行至該第二介電區域之一上表面中以平坦化該第二介電區域之該上表面。使一MEMS結構形成於該第二介電區域之該平坦上表面上。使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。 此外，本申請案之其他實施例提供用於製造一IC之另一方法。形成覆蓋一半導體基板之一BEOL互連結構，其中該BEOL互連結構包括堆疊於一介電區域中之佈線層。使一蝕刻執行至該介電區域中以在該介電區域中形成一溝槽。使一犧牲層形成於該介電區域上方且填充該溝槽。使一平坦化執行至該介電區域及該犧牲層中以使該介電區域及該犧牲層之各自上表面共面。使一MEMS結構形成於該介電區域及該犧牲層之該等各自平坦上表面上方。使一空腔蝕刻穿過該MEMS結構執行至該犧牲層中以移除該犧牲層且形成替代該犧牲層之一空腔。 此外，本申請案之其他實施例提供一IC。一BEOL互連結構位於一半導體基板上方，其中該BEOL互連結構包括堆疊於一介電區域中之佈線層，且其中該BEOL互連結構之一上表面呈平面。一MEMS結構位於該BEOL互連結構之該上表面上方，其中該MEMS結構包括一電極層。一空腔位於該BEOL互連結構之該上表面下方，介於該MEMS結構與該BEOL互連結構之間。 上文已概述若干實施例之特徵，使得熟悉技術者可較佳理解本揭露之態樣。熟悉技術者應瞭解，其可易於將本揭露用作用於設計或修改其他製程及結構的一基礎以實現相同目的及/或達成本文中所引入之各種實施例之相同優點。熟悉技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、替換及更改。
100 橫截面圖 100a 互補金屬氧化物半導體(CMOS)結構 100b 微機電系統(MEMS)結構 102 互補金屬氧化物半導體(CMOS)裝置 104 半導體基板 106 後段製程(BEOL)互連結構 107 虛線 108 後段製程(BEOL)介電區域 108a 第一後段製程(BEOL)介電區域 108b 第二後段製程(BEOL)介電區域 109 微機電系統(MEMS)介電區域 110 佈線層 112 通路層 113 微機電系統(MEMS)裝置 114 電極層 114a 第一電極層 114b 第二電極層 116 裝置間通路層 118 電極開口 122 空腔 123 釋放開口 124 上表面 200A至200E 橫截面圖 202 電容性感測電極 204 壓電層 204a 第一壓電層 204b 第二壓電層 212 貫穿通路 216 橫向蝕刻停止層 218 填料層 300A至300K 橫截面圖 302 犧牲層 304 裝置間開口 400A至400L 橫截面圖 410 貫穿通路開口 500A至500L 橫截面圖 502 溝槽 600 流程圖 602 形成覆蓋半導體基板之後段製程(BEOL)互連結構 604 使犧牲層形成於第一BEOL介電區域上方 606 形成覆蓋犧牲層及第一BEOL介電區域的BEOL互連結構之第二BEOL介電區域 608 平坦化第二BEOL介電區域之上表面 610 使MEMS結構形成於第二BEOL介電區域之平坦上表面上 612 使空腔蝕刻穿過MEMS結構執行至犧牲層中以移除犧牲層且形成替代犧牲層之空腔 700 流程圖 702 形成覆蓋半導體基板之BEOL互連結構 704 使犧牲層形成於第一BEOL介電區域上方 706 圖案化犧牲層 708 形成覆蓋犧牲層的BEOL互連結構之第二BEOL介電區域 710 使第一壓電層形成於第二BEOL介電區域上方 712 使第一電極層形成於第一壓電層上方 714 使第二壓電層形成於第一電極層上方 716 使第二電極層形成於第二壓電層上方 718 執行空腔蝕刻以移除犧牲層且形成替代犧牲層之空腔 800 流程圖 802 形成覆蓋半導體基板且具有堆疊於BEOL介電區域中之佈線層的BEOL互連結構 804 使溝槽形成於BEOL介電區域中 806 形成覆蓋BEOL介電區域且填充溝槽之犧牲層 808 使平坦化執行至BEOL介電區域及犧牲層之各自上表面中以使上表面共面 810 使第一壓電層形成於BEOL介電區域上方 812 使第一電極層形成於第一壓電層上方 814 使第二壓電層形成於第一電極層上方 816 使第二電極層形成於第二壓電層上方 818 執行空腔蝕刻以移除犧牲層且形成替代犧牲層之空腔
自結合附圖來閱讀之[實施方式]最佳理解本揭露之態樣。應注意，根據業界標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。 圖1繪示包括與一微機電系統(MEMS)裝置整合之互補金屬氧化物半導體(CMOS)裝置之一積體電路(IC)之一些實施例之一橫截面圖。 圖2A至圖2E繪示圖1之IC之一些其他實施例之橫截面圖。 圖3A至圖3K繪示用於製造圖2A之IC之一方法之一些實施例之一系列橫截面圖。 圖4A至圖4L繪示用於製造圖2B之IC之一方法之一些實施例之一系列橫截面圖。 圖5A至圖5L繪示用於製造圖2C之IC之一方法之一些實施例之一系列橫截面圖。 圖6繪示圖3A至圖3K之方法之一些實施例之一流程圖。 圖7繪示圖4A至圖4L之方法之一些實施例之一流程圖。 圖8繪示圖5A至圖5L之方法之一些實施例之一流程圖。

Claims (10)

  1. 一種用於製造一積體電路(IC)之方法，該方法包括：形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括堆疊於一第一介電區域中之數個佈線層；使一犧牲層形成於該第一介電區域上方；形成覆蓋該犧牲層及該第一介電區域之一第二介電區域；使一平坦化執行至該第二介電區域之一上表面中以平坦化該第二介電區域之該上表面；使一微機電系統(MEMS)結構形成於該第二介電區域之該平坦上表面上；及執行一空腔蝕刻，該蝕刻穿過該MEMS結構並到達該犧牲層中，以移除該犧牲層且形成替代該犧牲層之一空腔。
  2. 如請求項1之方法，其中形成該MEMS結構包括：使一電極層形成於該第二介電區域之該平坦上表面上方，其中該電極層透過該第二介電區域來電耦合至該BEOL互連結構之一頂部佈線層；及形成覆蓋該電極層及該第二介電區域之一第三介電區域。
  3. 如請求項2之方法，其中形成該MEMS結構進一步包括：使一平坦化執行至該第三介電區域之一上表面中；及使一蝕刻執行至該第三介電區域中以形成暴露該電極層之一部分的一開口。
  4. 如請求項1之方法，其中形成該MEMS結構包括：使一晶種層形成於該第二介電區域之該平坦上表面上方；使一第一電極層形成於該晶種層上方；形成覆蓋該第一電極層及該晶種層之一壓電層；及使一第二電極層形成於該壓電層上方，且進一步延伸穿過該壓電層以與該第一電極層電耦合。
  5. 如請求項4之方法，其中該晶種層係一壓電層。
  6. 如請求項4之方法，其中形成該第一電極層包括：使該第一電極層層沈積或生長於該晶種層上方；及使一蝕刻執行至該第一電極層中以圖案化該第一電極層，其中該壓電層經形成有接觸該晶種層及該第一電極層之一底面。
  7. 如請求項1之方法，其進一步包括：使一釋放蝕刻執行至該微機電系統(MEMS)結構中以形成暴露該犧牲層之一釋放開口，其中使該空腔蝕刻透過該釋放開口執行至該犧牲層中。
  8. 如請求項1之方法，其中該犧牲層由一非晶類金屬或鎢形成。
  9. 一種用於製造一積體電路(IC)之方法，該方法包括：形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括堆疊於一介電區域中之數個佈線層；使一蝕刻執行至該介電區域中以在該介電區域中形成一溝槽；使一犧牲層形成於該介電區域上方且填充該溝槽；使一平坦化執行至該介電區域及該犧牲層中以使該介電區域及該犧牲層之各自上表面共面；使一微機電系統(MEMS)結構形成於該介電區域及該犧牲層之該等各自平坦上表面上方；及執行一空腔蝕刻，該蝕刻穿過該MEMS結構並到達該犧牲層中，以移除該犧牲層且形成替代該犧牲層之一空腔。
  10. 一種積體電路(IC)，其包括：一半導體基板；一後段製程(BEOL)互連結構，其位於該半導體基板上方，其中該BEOL互連結構包括堆疊於一介電區域中之數個佈線層，且其中該BEOL互連結構之一上表面呈平面；一微機電系統(MEMS)結構，其位於該BEOL互連結構之該上表面上方，其中該MEMS結構包括一電極層；及一空腔，其由該介電區域包圍且位於該BEOL互連結構之該上表面下方，介於該MEMS結構與該BEOL互連結構之間。
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