TWI538117B - 半導體封裝 - Google Patents

Description

半導體封裝

本發明涉及一種半導體封裝，更為詳細地涉及一種在基板PCB的上部設置有半導體晶片，在基板PCB的下部形成有焊錫球的半導體封裝。

作為習知半導體封裝的一例，可以例舉圖1所示的半導體封裝1，該半導體封裝1由環氧樹脂等模製半導體晶片12。在圖1中，附圖標記10是模製部。

當圖1的半導體封裝1未採用基板PCB14時，不易排列焊錫球16。於是，為了在測試板(PCB；省略圖示)等上裝配(安裝)半導體封裝1，將PCB作為中間介質來使用，並且例如焊接焊錫球16。在此，起中間介質作用的PCB稱為基板PCB(Substrate PCB)14。

據此，半導體晶片12透過各種方法與基板PCB14電接觸，基板PCB14起到能夠在半導體封裝1實際裝配的PCB(省略圖示)焊接的介質作用。

當這種習知半導體封裝裝配於PCB時，如圖2所示裝配於測試板PCB18的一表面。在圖2中，附圖標記22是焊錫球16和PI特性改善用器件20之間的連接線。

另外，習知在PCB18的下面設置有PI(Power Integrity；電力完整性)特性改善用器件(例如電容器)20。

因此，半導體封裝1和PI特性改善用器件20由於具有相當於PCB18厚度的間隔(圖2中的L1)，因此越是高速半導體，越 具有在信號傳遞及電源傳遞方面變差的不利條件。

即在圖2中，線路長度L1越長，阻礙信號傳輸的阻抗值(R+j ω L)越大，從而衰減信號傳遞增益，延遲信號傳遞所需時間，成為阻礙快速回應的因素。而且，即使線路長度相同，當使用頻率增加時，電感器所引起的阻抗值上升，從而也會導致信號傳遞損耗增加。尤其是，在600MHz以上的高速半導體中，如圖2所示，線路長度L1長，電力無法跟進速度，會導致PI(Power Integrity)特性下降。

如此，在高速半導體中PI特性與線路長度密切相關。隨之，為了縮短線路長度探求將PI特性改善用器件20配置在半導體封裝1附近的方案。由此提出一種與半導體封裝1獨立地在PCB18的上面裝配PI特性改善用器件20的方案。

當將PI特性改善用器件20與半導體封裝1獨立地裝配於PCB18的上面時，與安裝於PCB18的下面的情況相比，半導體封裝1和PI特性改善用器件20之間的線路長度變短，PI特性提高。

然而，即使在PI特性改善用器件20與半導體封裝1獨立地裝配於PCB18的上側的方案中，PI特性改善用器件20也只能位於半導體封裝的安裝區的外部區域，因此在半導體和PI特性改善用器件之間仍然會存在與圖2中的線路長度L1對應的距離，結果會達到界限頻率。當達到界限頻率時，由於半導體封裝1和PI特性改善用器件20之間的線路長度，會產生與以往相同的問題。

此外，在將PI特性改善用器件20與半導體封裝1獨立地裝配於PCB18的上面的方案中，由於PI特性改善用器件20占裝配面積，因此難以裝配其他所需器件。即，將PI特性改善用器件20與半導體封裝1獨立地裝配於PCB18的上面的方案與將PI特性改善用器件20裝配於PCB18的下面的情況相比，會導致能夠在PCB18的上面裝配所需器件(PI特性改善用器件20除外)的面積減少的問題。

韓國公開專利公報第10-2010-0119676號

本發明是鑒於上述以往的問題而提出的，其目的是提供一種半導體封裝，該半導體封裝內置PI特性改善用器件，從而能夠更加改善PI特性。

此外，本發明的另一目的是將上述目的之半導體封裝裝配於基板PCB上，從而消除測試板PCB中供其他所需器件裝配的面積縮小的問題。

為了達到上述目的，本發明的優選實施例的半導體封裝包括半導體晶片，所述半導體封裝包括：基板PCB，透過電介質與所述半導體晶片電連接，形成有電源供給用電力層；及電力完整性特性改善用元件，設置在所述半導體晶片和所述電源供給用電力層之間，在所述電源供給用電力層的一表面設置在除形成有所述電介質的區域以外的區域，且與所述電力層電連接。

本發明的另一優選實施例的半導體封裝包括半導體晶片，所述半導體封裝包括：基板PCB，在其一表面透過電介質連接有所述半導體晶片，且形成有電源供給用電力層；及電力完整性特性改善用元件，設置在所述基板PCB的另一表面，並且設置在當所述基板PCB裝配於測試板PCB時位於除電介質為了電連接而所配置的區域以外的區域，所述電力完整性特性改善用元件與所述電源供給用電力層電連接。

所述電力層構成為一個以上的子電力層層壓的形狀，在所述一個以上子電力層上經過構圖形成有電源供給用導電層；所述電力完整性特性改善用元件貫穿所述電力層，且透過與所述導電層中的一個以上電連接的via(電連接通道或通孔)，從所述電力層獲得電源。

根據如上構造之本發明，電力完整性(PI；Power integrity)特性改善用元件安裝於基板PCB的底面，向電力完整性特性改善用 元件供給電源的電源供給用電力層設置在該半導體封裝的內部。

比起使電力完整性特性改善用元件位於半導體封裝的外部，當使之位於半導體封裝的內部(即，基板PCB的底面)時能夠改善電力完整性特性。尤其是能夠透過在可用區域設置電力完整性特性改善用元件來優化該半導體封裝的尺寸。

此外，與以往相比，無需在半導體封裝外部額外地分配用於設置電力完整性特性改善用元件的空間。這樣，比起將電力完整性特性改善用元件設置在半導體封裝外部的情況，即使在600MHz以上的高速半導體的情況下，也能夠充分防止PI(Power Integrity)的特性下降。

另外，電力完整性特性改善用元件設置在半導體晶片和電源供給用電力層之間。由此，既能夠改善電力完整性特性，又能夠優化該半導體封裝的尺寸。

此外，在半導體封裝內部設置電力完整性特性改善用元件。藉此，由於與電力完整性特性改善用元件設置在PCB上面的習知方式相比擴大器件裝配區域，因此能夠易於裝配其他所需器件，且能夠裝配更多器件。

1‧‧‧半導體封裝

10‧‧‧模製部

12‧‧‧半導體晶片

14‧‧‧基板PCB

16，36‧‧‧焊錫球

18‧‧‧PCB

20‧‧‧電力完整性特性改善用元件

30‧‧‧電源供給用電力層

31‧‧‧第一子電力層

32‧‧‧第二子電力層

33‧‧‧第三子電力層

34‧‧‧第四子電力層

41~50‧‧‧電連接通道(via)(或通孔)

41a~50a‧‧‧連接盤(land)(或墊)

41b~46b‧‧‧連接盤(land)(或墊)

51‧‧‧第一孔

52‧‧‧第二孔

310‧‧‧第一子導電層

320‧‧‧第二子導電層

330‧‧‧第三子導電層

340‧‧‧第四子導電層

圖1為表示習知半導體封裝的一例的圖。

圖2為用於說明習知半導體封裝的問題的圖。

圖3為表示本發明的第一實施例的半導體封裝構造的圖。

圖4為表示圖3的底面狀態的圖。

圖5為表示本發明的第二實施例的半導體封裝構造的圖。

圖6為圖5的立體圖。

圖7為用於詳細說明圖5所示電源供給用電力層的圖。

圖8為圖7的A-A向剖視圖。

圖9A至圖9C為表示形成有多個導電層的一個電力層的圖。

下面，參照圖式將本發明實施例的半導體封裝說明如下。在詳細說明本發明之前需要強調的是，在以下說明的本說明書和申請專利範圍中的術語或詞彙不應限定解釋為一般的或詞典上的含義。因此，在本說明書中記載的實施例和圖中示出的構造不過是本發明的最佳實施例，並不代表本發明的全部技術思想，因此在提出本申請時會有能夠代替這些構造的多種等同物和變形例。

(第一實施例)

圖3為表示本發明的第一實施例的半導體封裝構造的圖，圖4為表示圖3的底面狀態的圖。在第一實施例的結構要素中，與圖1中的結構要素相同的結構要素使用了相同的附圖標記，並省略其說明。

第一實施例的半導體封裝包括半導體晶片12。

半導體晶片12由環氧樹脂等模製(molding)，將模製該半導體晶片12的部分稱為模製部10。在半導體晶片12的內部可包含多種半導體(例如記憶體)。根據目的，半導體晶片12內的半導體執行各種功能，並且應當向半導體供給電源，從而使之能夠執行相應的功能。為此，半導體晶片12需要至少一種以上的電源。例如，可分為常開電源和資料輸入/輸出用電源(速度比常開電源快)等。半導體晶片12也可稱為晶圓(wafer)。

半導體晶片12安裝於基板PCB14的電源供給用電力層30的上表面。在基板PCB14的上部進一步形成有電源供給用電力層30。在第一實施例中，電力層30由四個子電力層31、32、33、34構成，所述四個子電力層31、32、33、34構成為層壓形狀。四個子電力層31、32、33、34與將在後面敘述的第二實施例中的子電力層相同，因此用將在後面敘述的第二實施例相關的說明代替。

第一實施例的特徵是電力完整性(PI；Power integrity)特性改善用元件(例如電容器)20安裝於基板PCB14的底面。隨之， 在相應半導體封裝內部設置有向電力完整性特性改善用元件20供給電源的電源供給用電力層30。

越是高速半導體，電力(power)與線(電源連接線)的長度密切相關。電力完整性特性改善用元件20優選位於儘量與半導體封裝靠近的地方。因此，如本發明的第一實施例，當使電力完整性特性改善用元件20位於半導體封裝的內部(即，基板PCB14的底面)時，能夠最大限度地縮短半導體封裝和電力完整性特性改善用元件20之間的距離，因此能夠最有效地改善電力完整性特性。

在第一實施例中，電源供給用電力層30和基板PCB14由相同的材料構成。為了幫助對圖的理解，圖中示出的電源供給用電力層30和基板PCB14是似乎互不相同，但實質上在基板PCB14的上部層壓有與基板PCB14的材料相同材料的四層電源供給用電力層30。即，在外觀上有可能被視作一個整體。

在基板PCB14的底面形成有焊錫球16。其中焊錫球為基板PCB與外部裝置(例如測試板PCB)之間的電介質的一例，除了焊錫球之外，還可以使用bumper bonding或導電性引線接合(wire bonding)等多種電介質。

在基板PCB14的底面中除了這種電介質所處區域之外的其餘區域(即，可用區域)設置有電力完整性特性改善用元件20。

透過在基板PCB14的底面中的可用區域設置電力完整性特性改善用元件20，能夠優化相應半導體封裝的尺寸。

當然，由於電源供給用電力層30的增加，與習知半導體封裝相比，其尺寸(即厚度)有可能稍微變大。但是，即使形成電源供給用電力層30，也能夠以與習知基板PCB的厚度相同的厚度形成具有電源供給用電力層的本發明的基板PCB，且即使因電源供給用電力層，本發明的半導體封裝的厚度稍微大於習知半導體封裝的厚度，由於在PCB上裝配有高度更高的器件(例如鉭電容)， 因此稍微增加尺寸並無大礙。

此外，與以往相比，無需在半導體封裝外部額外地分配電力完整性特性改善用元件20的設置空間。而且與將電力完整性特性改善用元件設置在半導體封裝外部的情況相比，半導體晶片和電力完整性特性改善用元件之間的距離縮短，即使在600MHz以上的高速半導體的情況下，也能夠充分地防止PI(Power Integrity)的特性下降。

另外，在第一實施例中電源供給用電力層30可形成在基板PCB14的底面，並且該電源供給用電力層30的電路與焊錫球16接觸。這是因為即使電源供給用電力層30形成在基板PCB14的底面，也能夠實現電力層30與電力完整性特性改善用元件20的電連接。

(第二實施例)

圖5為表示本發明第二實施例的半導體封裝構造的圖，圖6為圖5的立體圖。對於第二實施例的結構要素中與上述第一實施例的結構要素相同的結構要素使用相同的附圖標記。

在第二實施例的半導體封裝中半導體晶片12透過焊錫球36安裝於基板PCB14的電源供給用電力層30的上表面。其中焊錫球為實現半導體晶片與基板PCB14之間的電連接的電介質的一例，除了焊錫球以外也可透過bumper bonding或導電性引線接合實現電連接(在實施例1中也透過電介質連接半導體晶片和基板PCB，但與實施例2相比其間隔小，因此省略對電介質及間隔的圖示)。

在第二實施例中，電力完整性特性改善用元件20設置在半導體晶片12和基板PCB14之間。即，電力完整性特性改善用元件20裝配於電源供給用電力層30的上表面，並且設置在除形成有電介質焊錫球36的區域以外的其餘區域(即，可用區域)。透過在半導體晶片12和基板PCB14之間的可用區域設置電力完整性特性改善用元件20，能夠優化相應半導體封裝的尺寸。而且，根據需 要也可在半導體晶片和基板PCB之間具備用於可靠地確保電介質或電力完整性特性改善用元件20的配置間隔的間隔物(未圖示)。

第二實施例的基板PCB14也與第一實施例的基板PCB同樣地具備電源供給用電力層30。更加優選地，第二實施例的基板PCB14所具備的電源供給用電力層30也設置在基板PCB14的上表面，從而使電源供給用電力層30與半導體晶片及電力完整性特性元件靠近。

第二實施例的半導體封裝與習知半導體封裝相比，無需在半導體封裝外部額外地分配電力完整性特性改善用元件20的設置空間。而且不僅比習知半導體封裝，比第一實施例的半導體封裝還要縮短半導體晶片和電力完整性特性改善用元件之間的距離，因此即使在600MHz以上的高速半導體的情況下，也能夠充分地防止PI(Power Integrity)特性下降。

下面，更加詳細地說明電源供給用電力層30。第一實施例的電力層30和第二實施例的電力層30由相同的材料構成為相同的構造。對後述電力層30的說明也可以理解為對第一實施例的電力層30的說明。圖7為用於詳細說明圖5所示電源供給用電力層的圖。

電源供給用電力層30構成為多個子電力層31、32、33、34層壓的形狀。每個子電力層由形成在基板上的導電層310、320、330、340和覆蓋形成有導電層的整體基板的絕緣層構成，並形成有貫穿子電力層的多個孔。形成在子電力層的孔與貫穿基板PCB的孔連接而構成用於實現半導體晶片和PCB之間電連接的電連接通道，為此，對孔內部進行鍍金處理。這種電連接通道稱為via(或通孔)。

圖7為了易於說明電力完整性特性改善用元件20、每個子電力層及via如何電連接，只顯示在層壓的子電力層中的導電性區域即via42~50、導電層310、320、330、340和電力完整性特性改善 用元件20的圖。

多個導電層310、320、330、340為分別形成在層壓的多個子電力層的導電層，具有第一孔51及第二孔52。

其中，第一孔51和第二孔52並非貫穿每個子電力層的實質性的孔，而是在子電力層上未形成導電層的區域，第一孔51是為了避免子電力層的導電層與via電接觸而未形成導電層的區域，第二孔52是原來形成有導電層的區域，但在子電力層中形成via用孔的過程中被去除的導電層區域，是具有與via剖面相同大小的、未形成導電層的區域。

每個導電層用於連接供給相同類型的電源的via。即，每個導電層被構圖為使與子電力層電連接的via相互連接。

此外，由於導電層越形成在盡可能寬的區域，越能減少相互連接的via之間的電阻，因此優選在盡可能寬的區域形成導電層。即，優選形成在貫穿子電力層的多個via中除了不與不應電連接的最少限度的via接觸之內孔(即第一孔)之外的應當電連接的via所處的整個區域。在圖7的第二導電層320上形成的第一孔51的直徑大於第二孔52的直徑，因此不會與via42、43、47、50、44、45接觸。在圖7的第二導電層320形成的第二孔52與via41、48、49、46接觸。其中，未與第一孔51接觸的via42、43、47、50、44、45用於與其他子電力層的導電層連接。隨之，與其他子電力層連接的via在不與相應子電力層的孔接觸以防干擾的狀態下貫穿相應子電力層的孔並與其他子電力層連接。

當沿鉛直方向俯視第一至第四子電力層31~34時，按子電力層彼此相對的孔為形成via的孔，可形成為均相同的直徑，但也可根據需要形成為彼此不同的直徑，並且與相應的via電接觸的子電力層的導電層在相應位置上形成有與via為相同的孔的第二孔52，未與相應的via接觸的子電力層的導電層在相應的區域具有比via大的孔的第一孔51。

圖7所示的第一子電力層的導電層310的尺寸比第二至第四子電力層的導電層320、330、340小。例如，當僅在一側提供電源(power)(即，需要僅向一側via供給電源時)，第一子電力層310無需較寬地形成，因此為了在最小區域內構成第一子電力層310，較小地構成第一子電力層310。由於與第二至第四子電力層320、330、340連接的via41~50的範圍較廣，因此為了全面覆蓋其面積，較寬地構成第二至第四子電力層320、330、340。

via41~46用於向半導體晶片12供給電源，via47、48、49、50用於向電力完整性特性改善用元件20供給電源。即，via47、48、49、50在彼此成雙的子電力層之間對與電力完整性特性改善用元件20連接的子電力層形成電路。

可視作對電力層30施加由(+)、(-)成雙的兩種電源。即設計成對電力層30施加如VDD(+)和VSS(-)、VDDQ(+)和VSSQ(-)的兩種電源。在第二實施例對電力層30施加兩種電源，但根據需要也可為一種電源，也可為三種以上的電源。

圖8為具體示出子電力層構造中的層間連接構造的圖，在連接盤(land)(或墊)41a、42a、43a、44a、45a、46a供焊錫球36等電介質設置。連接盤(land)(或墊)41b、42b、43b、44b、45b、46b透過焊錫球16與PCB18(參照圖2)電連接。連接盤(land)(或墊)47a、48a、49a、50a透過焊錫球16與PCB18(參照圖2)電連接。

圖8的“B”表示via44與第二導電層320接觸，“C”表示via43在與第二導電層320非接觸的狀態下貫穿第二導電層320。其中，所謂“接觸”是指via44與相應的子電力層的導電層電接觸，所謂“在非接觸的狀態下貫穿”是指via44與相應的子電力層的導電層隔開從而在無電接觸的狀態下貫穿該導電層。

如此，如圖8所示，via41~50垂直形成，但根據每個子電力層的導電層圖案，via41~50與導電層接觸或不接觸。

在圖8中，當假設有兩種電源，如VDD(+)和VSS(-)或VDDQ(+)和VSSQ(-)的兩種電源施加到電力層30時，第三子電力層33用作VSS(-)用及VSSQ(-)用，第二子電力層32用作VDD(+)用，第四子電力層34用作VDDQ(+)用。其中，第三子電力層33共同使用為(-)電源用，因此成為公用接地層。此外，可視為第二子電力層32和第三子電力層33成雙，第三子電力層33和第四子電力層34成雙。此時，一個via可與兩個子電力層電連接。另外，第一子電力層31可用作如VDD'或VDDQ'的輔助電源供給用。

以上說明了向三個子電力層施加兩種電源的情況，但也可向四個子電力層施加兩種電源。例如，第一子電力層為VDD(+)用，第二子電力層為VSS(-)用，兩者彼此成雙；第三子電力層為VDDQ(+)用，第四子電力層為VSSQ(-)用，兩者彼此成雙。此時，為了抑制寄生電容，在第二子電力層和第三子電力層之間可設置阻斷層或使第二子電力層和第三子電力層的導電層之間充分隔開。

此外，也可向一個子電力層內施加兩種以上的電源。即，例如如圖9(A)所示，可在一個子電力層內形成彼此分離的兩個導電層O、P，從而向一個子電力層施加兩個電源，也可如圖9(B)所示，在一個子電力層內形成彼此分離的三個導電層O、P、Q，從而向一個子電力層施加三個電源，也可如圖9(C)所示，向一個子電力層施加四個電源。至於形成幾個分離的導電層，從而用幾個子電力層形成電力層，則可由本領域技術人員考慮半導體封裝的設計及在該半導體封裝使用的電源類型等來選擇。

在如此構成為向一個電力層施加兩種以上電源的情況下，電力完整性特性改善用元件位於兩個分離的導電層之間X，且當與電力完整性特性改善用元件20連接的兩個via47及48中的一個via47連接於(-)端子時，另一個via48會連接於與此對應的(+) 端子。

在圖8未顯示用於傳遞信號的via，但可以理解為用於傳遞信號的via與上述via41~50獨立存在。用於傳遞信號的via如圖8所示可垂直形成，也可透過內部圖案連接。

此外，在圖3和圖5中示出與電力完整性特性改善用元件20連接的via貫穿電力層30和基板PCB14這兩者，但在圖5中，所述電力完整性特性改善用元件20位於半導體晶片12和電力層30之間，因此也可根據需要將與電力完整性特性改善用元件20連接的via形成為不貫穿基板PCB14。

另外，本發明並不局限於上述實施例，在不脫離本發明宗旨的範圍內可進行修正及變形而實施，而加以這種修正及變形的技術思想也應屬於後述申請專利範圍內。

10‧‧‧模製部

12‧‧‧半導體晶片

14‧‧‧基板PCB

16‧‧‧焊錫球

20‧‧‧電力完整性特性改善用元件

30‧‧‧電源供給用電力層

31‧‧‧第一子電力層

32‧‧‧第二子電力層

33‧‧‧第三子電力層

34‧‧‧第四子電力層

Claims (6)

1. 一種半導體封裝，包括半導體晶片，所述半導體封裝之特徵在於，包括：基板PCB，透過電介質與所述半導體晶片電連接，且形成有電源供給用電力層；及電力完整性特性改善用元件，設置在所述半導體晶片和所述電源供給用電力層之間，並且在所述電源供給用電力層的一表面設置在除形成有所述電介質的區域以外的區域，且與所述電力層電連接，其中，所述電力層構成為複數個子電力層層壓的形狀，在所述複數個子電力層上經過構圖形成有電源供給用導電層，及在所述複數個子電力層之至少一個子電力層上，形成有兩個或更多個分離的導電層圖案，用以供給不同的電源。
2. 一種半導體封裝，包括半導體晶片，所述半導體封裝之特徵在於，包括：基板PCB，在其一表面透過電介質連接有所述半導體晶片，且形成有電源供給用電力層；及電力完整性特性改善用元件，設置在所述基板PCB的另一面，並且設置在當所述基板PCB裝配於測試板PCB時位於除電介質為了電連接而所配置的區域以外的區域，所述電力完整性特性改善用元件與所述電源供給用電力層電連接，其中，所述電力層構成為複數個子電力層層壓的形狀，在所述複數個子電力層上經過構圖形成有電源供給用導電層，及在所述複數個子電力層之至少一個子電力層上，形成有兩個或更多個分離的導電層圖案，用以供給不同的電源。
3. 根據申請專利範圍第1或2項所述之半導體封裝，其中， 所述電力完整性特性改善用元件貫穿所述電力層，且透過與所述導電層中的一個以上的導電層電連接的via，從所述電力層獲得電源。
4. 根據申請專利範圍第3項所述之半導體封裝，其中，形成在所述一個以上子電力層的每個導電層被構圖為使貫穿子電力層的多個via中與子電力層電連接的via相互連接。
5. 根據申請專利範圍第4項所述之半導體封裝，其中，所述每個導電層形成在貫穿子電力層的多個via中除了不與不應電連接的via接觸之內孔之外的應當電連接的via所處的整個區域。
6. 根據申請專利範圍第1或2項所述之半導體封裝，其中，所述電力層由一個或兩個子電力層構成。