TWI538102B

TWI538102B - 記憶體元件

Info

Publication number: TWI538102B
Application number: TW104101429A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-01-17
Filing date: 2015-01-16
Publication date: 2016-06-11
Also published as: US20150206896A1; CN107293550A; TW201535609A; US9219074B2; CN107293550B; USRE50357E1

Description

記憶體元件

【相關申請案】

本申請案為2014年1月17提出申請，編號14/157,550，標題為立體半導體元件(THREE-DIMENSIONAL SEMICONDUCTOR DEVICE)之美國申請案的部分連續案(Continuation-In-Part)，此處並通過引用併入(incorporated by reference)的方式，將此專利全文收載於本說明書之中。

本申請案的內容亦可通過引用併入的方式，引用(makes reference)與本案同日提出申請，編號14582963標題為高速垂直通道之立體NAND記憶體的扭轉陣列設計(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)，發明人為陳士弘的美國申請案。

本揭露書是有關於一種高密度記憶體元件(high density memory devices)。特別是有關於一種內含多層記憶胞平面層(multiple planes of memory cells)並且排列而形成立體立體(Three-Dimension，3D)陣列的記憶體元件。

隨著積體電路元件之關鍵尺寸(critical dimensions) 縮小至一般記憶胞技術的極限，設計者開始尋求記憶胞的多平面層堆疊技術(techniques for stacking multiple planes of memory cells)，以得到較大儲存容量(storage capacity)與較小位元成本(costs per bit)。例如，Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006；以及Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'1 Electron Devices Meeting,11-13 Dec.2006，內容描述將薄膜電晶體技術(thin film transistor techniques)運用至電荷捕捉式記憶體技術(charge trapping memory technologies)中。而上述期刊內容將通過引用併入的方式，全文收載於本說明書之中。

另外，Katsumata,et al.,“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009 Symposium on VLSI Technology Digest of Technical Papers,2009，內容描述一種在電荷捕捉式記憶體中提供垂直NAND記憶胞(vertical NAND cells)的結構。該期刊內容亦通過引用併入的方式，全文收載於本說明書之中。Katsumata所描述的結構包括垂直NAND閘極(vertical NAND gate)，使用矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術，在每一個閘極/垂直通道(vertical channel)交叉的位置形成儲存位(storage site)。此種記憶結構，係以用來排列成NAND閘極之垂直通道的一半導體材料柱，和鄰接於基材的下方選擇閘極以及位於其頂部的上方選擇閘極為基礎所形成。使用與半導體材料柱交叉排列的平坦字元線層所形成的複數條水平字元線(word lines)，在每一階層(layer)中形成圍繞記憶胞的所謂閘極。

第1圖係繪示一列Katsumata所公開之管狀(pipe-shaped)BiCS快閃記憶胞(BiCS flash cell)在字元線層上的水平剖面(horizontal cross-section)圖。此一結構包含具有半導體材料核心(center core)110的柱狀體(pillar)15，垂直穿過字元線層的堆疊結構(stack of word line layers)。核心110具有藉由沉積技術所造成穿過中心的接縫(seam)111。介電電荷捕捉結構，例如第一氧化矽層112、氮化矽層113和第二氧化矽層114(可稱為ONO結構)，或其他多層介電電荷捕捉結構圍繞核心110。閘極圍繞字元線(gate all-around word line)115與柱狀體15交叉。柱狀體15在每一階層中的平截頭體(frustum)與閘極圍繞字元線115在該層的組合，形成一個記憶胞。

第2圖係繪示一立體半導體元件的透視圖。其包含複數個字元線導電層11的多層堆疊結構(multilevel stack)，其中每一字元線導電層11係平行基材10；複數個與基材10直交(oriented orthogonally to)的柱狀體15，其中每一個柱狀體15包含複數個串連(series-connected)的記憶胞，位於該柱狀體15與這些字元線導電層11的多個交叉點(cross-points)之間；以及複數條串列選擇線(string select lines，SSLs)12平行於基材10並位於這些字元線導電層11上方。每一條串列選擇線12與對應的一行柱狀體15交叉。在每一個柱狀體15與串列選擇線12的交叉處，定義出一個該柱狀體15的選擇閘極。此一結構也包括複數條平行的位元線20位於串列選擇線12上方且平行基材10的階層中。每一個位元線20疊置於(superpose)對應的一個柱狀體15上，且每一個柱狀體位於一個位元線20下方。這些柱狀體15可以被建構成如第1圖所繪示的結構。

第3圖係根據第2圖所繪示的部分結構上視圖。由此二圖可以看出，字元線導電層11只和整體結構中的一部分柱狀體15交叉。字元線導電層11定義出一個記憶胞區塊(block of memory cells)。因此，要從特定記憶胞區塊中讀取資料(data)，控制電路要先活化(activates)一個字元線導電層11，以選擇一特定記憶胞區塊以及多層堆疊結構中的一特定階層，並進一步活化一條串列選擇線12選擇一特定行。同時活化下方選擇閘極(未繪示)，接著一行記憶胞通過位元線20被平行(in parallel)讀取至一頁面緩衝器(page buffer)(未繪示)。(此處所使用之「活化」的意思是，施與特定偏壓以影響(to give effect to)被連結的記憶胞或開關。這個偏壓可以是高或低，端視記憶體的設計而定)。依照產品的規格和設計，頁面緩衝器可以保存一或兩行資料，在此一情況下整頁讀取的操作，可能包含後續二條或多條串列選擇線12的活化。

當立體堆疊記憶體結構如預期地大幅增加記憶密度(memory density)同時也衍生了許多製程上的挑戰，因為需要蝕刻非常深的孔以穿過許多層。這些深孔的寬度必須加寬，且每一深孔中心至中心的橫向距離必須增加，以符合製程規格(process windows)。隨著製作流程的進步，不僅可以藉由增加堆疊結構中的字元線平面(word line planes)來增加儲存容量，更可以藉由減少柱狀體15間之空間的方式來增加儲存容量。第4圖係繪示一個縮小關鍵尺寸之結構的上視圖，其中記憶胞區塊中的位元線20的數目以及記憶胞區塊中串列選擇線12的數目都增加了。這不只降低成本，同時也可達到增進資料讀/寫速率(read/write data rate)的目的。因為，較多數量的位元線20代表平行操作(parallel operation)的增加。但另一方面，較多數量的串列選擇線12代表更多記憶胞會遭受到由字元線選擇所引起的Vpass干擾(Vpass disturb)。單元胞電容(unit cell capacitance)也隨著串列選擇線12數量的增加而增大，因而導致電力消耗增加並使元件的操作速度變慢。

藉由增加堆疊結構中的字元線導電層11的數量來增進位元線密度(bit density)，除了層數量增加所衍生可預期的製程挑戰之外，還有其缺點。由第2圖可看到一個具有階梯狀結構連接至字元線導電層11的典型排列方式。為了形成接觸22，藉以將字元線導電層11連接至上方的金屬內連線24，必須製作穿過此結構的深溝渠(deep trench)。這些接觸22同時繪示於第4圖的上視圖中。在一個典型的設計中，一記憶胞區塊中柱狀體15的行數至少會和接觸22以及記憶層(字元線導電層11)的數量一樣多。例如，請參見Komori,Y.,et.al.,"Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device,"Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2，上述期刊內容將通過引用併入的方式，全文收載於本說明書之中。由於記憶層的增加也促使串列選擇線12的數目增加，因而也會導致電力消耗增加並使元件的操作速度變慢。

因此，有需要創造出一種可靠的解決方案，在增加立體記憶體結構之位元線密度同時降低其所引發的負面衝擊，以得到較佳的晶片良率、更緊密、效能更強大的電路、元件或系統。

大致來說，根據技術提供一種記憶體元件，其具有平行基材之複數個導電層的多層堆疊結構。複數個柱狀體與基材直交，每一個柱狀體包含複數個串連記憶胞，位於此柱狀體與這些導電層的交叉點上。複數條串列選擇線位於這些導電層上方，並在這些柱狀體與這些串列選擇線的每一個交叉點分別定義出一個柱狀體的選擇閘極。複數條位元線位於串列選擇線上方，複數個柱狀體中的多個柱狀體排列於一個具有非矩形平行四邊形 (non-rectangular parallelogram)單元胞(unit cell)的規律網格(regular．grid)上。這些柱狀體可被排列而定義出複數條平行柱狀體排線(parallel pillar lines)。這些平行柱狀體排線與這些位元線夾銳角(acute angle)θ(θ>0°)。每一條平行柱狀體排線具有n個(n>1)柱狀體。所有的柱狀體都和這些串列選擇線中的一條特定的共同串列選擇線交叉。這樣的排列方式可容許較高密度的位元線，因此可因為平行操作的增加而得到較高的資料讀/寫速率。同時也可以使用較少數量的串列選擇線，藉由降低單元胞電容，來降低干擾和電力消耗，進而增進資料讀/寫速率。

前述本發明的發明內容僅係針對本發明的各種面向(aspect)提供基礎的理解。本發明內容並非用以示別關鍵或必要元件，也非用以描繪本發明申請專利範圍的輪廓。其目的僅係以簡化的方式展現本發明的概念，以作為後述之詳細實施方式的序幕。本發明的特定實施例將詳述於申請專利範圍、說明書以及圖式。

10‧‧‧基材

11‧‧‧導電層

12‧‧‧串列選擇線

15‧‧‧柱狀體

20‧‧‧位元線

22‧‧‧接觸

24‧‧‧金屬內連線

110‧‧‧核心

111‧‧‧接縫

112‧‧‧第一氧化矽層

113‧‧‧氮化矽

114‧‧‧第二氧化矽層

115‧‧‧閘極圍繞字元線

512‧‧‧串列選擇線

515‧‧‧柱狀體

520‧‧‧位元線

612‧‧‧串列選擇線

612-1~612-5‧‧‧串列選擇線

615‧‧‧柱狀體

620‧‧‧位元線

812-1~812-2‧‧‧串列選擇線

813‧‧‧單一串列選擇線

820‧‧‧位元線

912‧‧‧串列選擇線

920‧‧‧位元線

930-1~930-4‧‧‧柱狀體排線

1012‧‧‧串列選擇線

1020‧‧‧位元線

1030-1~1030-4‧‧‧柱狀體排線

A‧‧‧柱狀體

B‧‧‧柱狀體

C‧‧‧柱狀體

D‧‧‧柱狀體

d‧‧‧柱狀體之間的距離

p‧‧‧位元線的間隔

ABCD‧‧‧單元胞

S‧‧‧額外空間

G‧‧‧邊緣閘極準則

θ‧‧‧銳角

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係繪示管柱狀BiCS快閃記憶胞的水平剖面圖；第2圖係繪示一立體半導體元件的透視圖；第3圖係根據第2圖所繪示的部分結構上視圖；第4圖係根據第2圖所繪示的部分結構上視圖；由於關鍵尺寸縮小而容納更多的字元線和串列選擇線；第5圖係例示位於如第2圖和第4圖所繪示之傳統立體記憶體元件中之柱狀體陣列的上視圖；第6圖、第7圖、第9圖和第10圖係根據本發明的一些實施例所繪示位於立體記憶體元件中之柱狀體陣列的上視圖；以及第8A圖至第8D圖(統稱為第8圖)係繪示平行四邊形單元胞(unit parallelogram cell)的多種變化。

以下說明內容可提供任何該技術領域中具有通常知識者具以使用、製作本發明。該說明內容僅針對特定運用與需求背景提供。技術領域中具有通常知識者可對被揭露之實施例進行潤飾，且此處所揭露的一般原則將可適用於其他實施例與應用，而不會脫離本發明的精神範圍。因此，實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。

第5圖係例示位於如第2圖和第4圖所繪示之傳統立體記憶體元件中柱狀體陣列的上視圖。第5圖中的每一個圓點(dot)代表相對應之柱狀體515的橫向位置(lateral position)。此處所使用的「橫向」空間維度(“lateral”dimensions)是指平行基材的結構空間維度(也就是，第1圖、第2圖、第3圖和第4圖中X軸和Y軸所標示的空間維度)。此一結構包括第2圖所繪示的所有其他元件，但為了清楚繪示起見，在第5圖中大部份的元件都被省略了。特別是，第5圖所繪示的結構包含複數個字元線導電層11的多層堆疊結構，其中每一階層都平行基材。複數條串列選擇線512(其中一條標示於第5圖中)平行基材，且位於字元線導電層11上方。這些串列選擇線為矩形，且具有平行Y軸方向的一個邊，如第5圖所繪示。此處所謂的位於其他階層「之上(above)」或「之下(below)」的一特定階層，在不同實施例中，可以藉由一或多層的中間層(intervening layers)而與其他階層分開。相同的解示方式也適用於位於其他階層「上方(superposing)」或「下方(underlying)」的特定一階層。

每一條串列選擇線512與複數個柱狀體515中的一個各自不同的柱狀體子集(a respective distinct subset of pillars)交叉。且在每一條串列選擇線512與每一個柱狀體515的交叉處，分別定義出該柱狀體515的一個選擇閘極。複數條平行位元線520(其中一條標示於第5圖中)沿著第5圖的X軸方向延伸，設置在平行基材並位於串列選擇線512上方的一個階層上。每一條位元線520位於對應的一個柱狀體515上。且每一個柱狀體515位於一條位元線520下方。每一個柱狀體515與基材直交(垂直，沿著第2圖所繪示的Z軸方向)，且包含複數個串連的記憶胞，位於這些柱狀體515與這些導電層11的交叉點之間。在本發明的一實施例中，此柱狀體515的橫向剖面圖係繪示於第1圖中。

在第5圖的排列方式中，可發現位於柱狀體陣列中的柱狀體515排列成具有X軸和Y軸兩個橫向空間維度的規律網格。其中，X軸平行位元線520，Y軸與位元線520直交。此處所謂的「規律網格」或「規律陣列(regular array)」，是指可以被區分成相鄰單元胞的網格(陣列)。其中全體記憶胞可填滿此一網格，且全體記憶胞具有相同的形狀和尺寸。在第5圖中，單元胞是一個正方形(square)，例如圖所繪示的正方形ABCD。同時，在特定實施例中，網格本身可以包括多個柱狀體515和網格邊界，此處所使用的「網格」一詞，不需要任何規則。

此處所使用的位於規律網格中的「單元胞」一詞，被定義為一種平行四邊形，其四個頂點位在網格的四個柱狀體515上。例如，第5圖中的單元胞的平行四邊形係由A、B、C和D四個柱狀體所定義。此處所使用的定義方式，單元胞是從柱狀體A開始定義，然後在垂直字元線的方向選擇網格中最靠近柱狀體A的柱狀體B。然後選擇在網格中不與柱狀體A和B共線(non-collinear with)，但在網格中最靠近柱狀體A的柱狀體C，並選擇位於平行四邊形的第四個頂點上的柱狀體D。除非另有說明外，此處所述柱狀體之間的「距離(distance)」是指二柱狀體歐幾里德中心到中心的距離(Euclidean center-to-center distance)。另外，此處所述兩柱狀體之間「在特定方向的距離(distance in a particular dimension)」，是指兩柱狀體的坐標在該方向的差值，並忽略其他方向的座標。例如，在第5圖中，兩柱狀體A和B之間的距離為d，等於兩柱狀體A和C之間的距離。兩柱狀體B和C之間的「距離」(即，歐幾里德距離)為√2d，但兩柱狀體B和C 之間「在Y軸方向的距離」為d。另外，此處所述「最靠近」一給定柱狀體的柱狀體，是指具有離該給定柱狀體最短距離的柱狀體。假如有一個以上具有離該給定柱狀體相同最短距離的柱狀體，則其中任何一個柱狀體都符合離該給定柱狀體最短距離的條件。

在第5圖所繪示的網格中，單元胞為正方形。此處所使用的「正方形」一詞，是「矩形(rectangular)」一詞的特殊實施例。因為，正方形是一種四邊等長的矩形。同樣的，「正方形」一詞，是「菱形(rhombus)」一詞的特殊實施例。因為，正方形也是一種四個內角皆為直角(right angles)的菱形。再者，「正方形」、「矩形」和「菱形」皆係「平行四邊形(parallelogram)」一詞的特殊實施例。矩形是一種四個內角皆為直角的平行四邊形；菱形是一種四邊等長的平行四邊形；而正方形則是一種四個內角皆為直角四邊等長的平行四邊形。因此第5圖所繪示的正方形ABCD可同時被稱作菱形、矩形和平行四邊形。

第6圖係根據本發明的一實施例所繪示位於立體結構中之柱狀體陣列的上視圖。和第5圖一樣每一個圓點代表相對應之柱狀體615的橫向位置。雖然為了清楚標示起見第6圖省略了大部份元件的繪示，但此一結構仍包含第2圖中的所有其他元件。其中，第6圖繪示了五條串列選擇線612-1至612-5(統稱為串列選擇線612)和以及八條位元線620。

和第5圖類似，第6圖中的每一條串列選擇線612 分別與不同柱狀體615的子集交叉，並藉由這些交叉定義出多個選擇閘極。同樣地，每一條位元線620分別疊置於一個柱狀體615上，每一個柱狀體615位於一條位元線620下方。然而，在第6圖中，柱狀體615會排列成行而與位元線620直交。每一行中的柱狀體615與只隔行的下一條位元線交叉；且這些交錯排列的行(alternating rows)平移(shift)，以便與交錯排列的位元線的集合(alternating sets of the bit lines)交叉。第7圖係繪示第6圖之排列方式的另一種樣態。其中的柱狀體615除了數量較第1圖更多外，係根據第1圖所繪示。同時第7圖所繪示之柱狀體615、串列選擇線612和位元線620的數量少於第6圖。二圖同時都繪示有一組平行四邊形ABCD單元胞。

柱狀體615的交錯成行的排列方式以及行的平移提供了兩個好處。第一個，假如d是兩柱狀體615在垂直位元線620方向的距離，則可以採用較窄的間隔p=d/2來形成位元線620。不需要減少網格中相鄰兩柱狀體615的距離，即可容納較高密度的位元線。第二，可以減少串列選擇線612的數量。因為串列選擇線612(平行位元線的方向)的寬度，被加寬到足以與兩行的柱狀體615交叉。換句話說，每一條串列選擇線612的寬度足以與單元胞的4個柱狀體615交叉。例如，在第6圖和第7圖中，一條串列選擇線612與單元胞ABCD的4個柱狀體615交叉。此外，僅管與兩行柱狀體615交叉，這些串列選擇線612其中一者與這些位元線620其中一者的每一個交叉，仍可唯一地(uniquely)使網格中的單一個柱狀體615致能(enable)。這是因為，活化一個字元線導電層11和一條串列選擇線612仍可以在位元線620中唯一地選擇出單一個記憶胞。因此第6圖和第7圖所繪示的平行四邊形網格，皆可以達到具有高密度之位元線620的目的，進而藉由增加平行操作，以及使用較少串列選擇線612來得到更高的資料處理速率，並減少干擾、電力消耗；並且更進一步藉由降低單元胞電容，來促進資料處理速率。

第8A圖至第8D圖(統稱為第8圖)係繪示平行四邊形單元胞的多種好處。第8A圖係繪示位於如第3圖所繪示之傳統網格中的單元胞。在此例子中，柱狀體A和B中心到中心的距離，與柱狀體C和D中心到中心的距離相等，且大致上由柱狀體的直徑加上最小閘極厚度G來加以決定。但是因為設計準則(design rule)在串列選擇線812-1和812-2(統稱為串列選擇線812)之間所要求的額外空間S，以及因為更嚴格的邊緣閘極準則(edge gate rule)G，柱狀體A和C二者之間，以及柱狀體B和D二者之間，在位元線方向的距離，必需大於柱狀體A和B二者之間，以及柱狀體C和D二者之間的距離。

在第8B圖中，位於上方一行的柱狀體已被向右平移了一段距離，此段距離為二柱狀體之間距離的二分之一。此一單元胞現在變成非矩形的平行四邊形。由於，位元線不需要和串列選擇線一樣寬，甚至不需要和柱狀體一樣寬。在第8B圖的結構中，可以容納兩倍的位元線，因此藉由平行操作的增加可使資料處理速率加倍。位元線的間隔可以降低至p=d/2。其中d是柱狀體之間在垂直位元線方向的距離。但由於交錯的柱狀體位於交錯之位元線820的下方，可以藉由將串列選擇線812-1和812-2合併成如第8C圖所繪示之單一串列選擇線813的方式來一起進行解碼。藉由此一方法可以降低串列選擇線的數量，進而藉由降低單元胞電容來降低干擾、電力消耗並增進資料處理速率。最後，合併的串列選擇線以及設計準則在位元線方向的空間限制都可以被放寬。由於，不在需要額外空間S和邊緣閘極準則G，如第8D圖所繪示，兩行柱狀體在位元線方向的空間(距離)會被減少。兩條串列選擇線813在位元線方向的距離，也會因此而減少。

單元胞在位元線方向的高(height)減少，同時會使單元胞的面積變小。在第8A圖中，第8A圖所繪示之單元胞的面積變為×，大於d²，因為的長度大於d。第8B圖和第8C圖所繪示之單元胞的面積維持不變。但由於第8D圖中單元胞在位元線方向的高度短於第8B圖和第8C圖所繪示之單元胞在位元線方向的高度，因此第8D圖所繪示之單元胞的面積小於第8B圖和第8C圖所繪示之單元胞的面積。

在一個較佳的實施例之中，單元胞在位元線方向的高會被降低，直到位於平行四邊形各邊的柱狀體彼此之間的距離保持恆定。也就是說，線段、、和的長度都等於d，且這個平形四邊形維菱形。更佳地，此一菱形較窄的內角為60°，因此線段的長度也等於d。在此一實施例之中，單元胞的面積的最小值只有(3/2)×d²。

上述將排列成行的柱狀體往垂直位元線方向平移的技術，可以擴展至以不同程度(by different amounts)來平移更多行數(a larger number of rows)的柱狀體。例如第9圖繪示三行相鄰的柱狀體。每一行柱狀體相對於鄰接行(immediately adjacent row)之柱狀體平移了d/3的距離，結果可以容納3倍的字元線820，因此大幅地增加了平行操作。字元線的間隔可以降低至p=d/3，且單一的合併串列選擇線可以將網格中串列選擇線的數目減少至原來的2/3。故而，藉由降低單元胞電容來更進一步降低干擾和電力消耗，並更進一步增進資料處理速率。最後，橫跨柱狀體網格的合併串列選擇線、設計準則所要求位於串列選擇線之間(inter-SSLs)的空間S和雙閘極厚度(dual gate thicknesses)G也會減少。

類似的情形，第10圖繪示相鄰的5行柱狀體，每一行相對於鄰接行之柱狀體平移了d/5的距離，結果可以容納5倍的字元線1020，因此更大幅地增加了平行操作。字元線的間隔可以降低至p=d/5，且單一的合併串列選擇線可以將網格中串列選擇線的數目減少至原來的4/5。故而，藉由降低單元胞電容來更進一步降低干擾和電力消耗，並更進一步增進資料處理速率。最後，橫跨柱狀體網格的合併串列選擇線、設計準則所要求位於串列選擇線之間的空間S和嚴格閘極厚度設計準則(severity of the gate thicknesses design rule)G也會減少得更多。

一般而言，上述將排列成行的柱狀體往垂直位元線方向平移的技術，可以擴展至將多行柱狀體平移一段相對於鄰接行之柱狀體d/n的距離。結果可以容納n倍的字元線1020，因此大幅地增加了平行操作。字元線的間隔可以降低至p=d/n，且單一的合併串列選擇線可以將網格中串列選擇線的數目減少致原來的(n-1)/n。最後，橫跨柱狀體網格的合併串列選擇線、設計準則所要求位於串列選擇線之間的空間S和G也會減少。

請再參照第9圖，可以觀察到網格中的柱狀體係被橫向配置，而在平面圖(plan view)上形成複數條柱狀體排線(lines of pillars)，如圖之虛線所示的「柱狀體排線(pillar lines)」930-1、930-2、930-3和930-4(統稱為柱狀體排線930)(其中，柱狀體排線930本身僅係為了清楚可視起見才繪示於圖上，並不代表有實體特徵存在於元件之中)。這些柱狀體排線彼此平行，且與位元線920以θ>0°的銳角交叉。此外，還可以觀察到每一條柱狀體排線在每一條串列選擇線912的區域中都具有3個柱狀體。每一條柱狀體排線的3個柱狀體共同和單一條串列選擇線912重疊。

類似的情形，請參照第10圖，可以觀察到網格中的柱狀體係被橫向配置，而在平面圖上形成複數條柱狀體排線，如圖之虛線所示的「柱狀體排線」1030-1、1030-2、1030-3和1030-4(統稱為柱狀體排線1030)。這些柱狀體排線彼此平行，且與位元線1020以θ>0°的銳角交叉。此外，還可以觀察到每一條柱狀體排線在每一條串列選擇線1012的區域中都具有5個柱狀體。每一條柱狀體排線的5個柱狀體共同和單一條串列選擇線1012重疊。

同樣地，在一般情況下，每一個n的值是網格中柱狀體被橫向配置，而在平面圖上形成複數條柱狀體排線的個數。這些柱狀體排線彼此平行，且與位元線以θ>0°的銳角交叉。此外，每一條柱狀體排線在每一條串列選擇線的區域中都具有n個柱狀體。每一條柱狀體排線的n個柱狀體共同和單一條串列選擇線重疊。

因此，將排列成行的柱狀體往垂直位元線方向平移可以窄化位元線的間隔，同時加寬串列選擇線。然而，理想的平移距離是應避免導致位元線間距變窄的程度超過原來的1/10。這是因為，滿足最小化柱狀體-柱狀體距離的設計準則，可能不能滿足規定位元線之間距需具有最小距離的設計準則。加上，位元線之間距若變窄超過原來的1/10，可能無法達到所需的製程規格，以使預期需要疊置於柱狀體上的位元線對準柱狀體，或者是使預期需要錯開柱狀體的位元線錯開柱狀體。當n的值大於10(n>10)時，上述風險將會顯著提高。由於影響位元線間隔尺寸d/n的縮小因素係與柱狀體之間的距離d之縮小因素相同，因此n值的限制與製程尺寸的縮小(process shrinking)並無關連。n的值較佳小於或等於10(n10)。且n的值必須是整數。

本文所用的給定值(given value)係「響應(responsive)」一個先前值(predecessor value)，如果此先前值影響了給定值。如果有中間製程元件、步驟或時段，給定值仍會「響應」先前值。如果此中間製程元件或步驟與一個以上的值結合，中間製程元件或步驟的輸出信號被認為是「響應」每一個輸入值。如果給定值等於先前值，這僅僅是一個退化情況(degenerate case)，其中該給定值仍然被認為是「響應」該先前值。給定值對另一值的「依賴程度(dependency)」也可作類似的定義。

本文所用的某一資訊項目(an item of information)的「識別(identification)」，並不需要該資訊項目的直接說明(direct specification)。資訊可以藉由通過間接的一個或多層(one or more layers of indirection)簡單地參照一實體資訊(actual information)進而在某一個領域中被「識別(identified)」，或者通過識別一或多個不同的資訊項目而被識別。其中，這些不同的資訊項目整體加總起來足以確定資訊的實體項目(actual item of information)。另外，本文所用的「確定(determine)」一詞的意思和「確認(identify)」相同。

本文揭露了個別獨立的技術特徵或二個或多個該些獨立技術特徵的組合。在某個程度上，該技術領域具有通常知識者可以基於本說明書的整體說明，按照一般知識來實施該些個別獨立的技術特徵與技術特徵的組合。無論該些個別獨立的技術特徵與技術特徵的組合是否解決了本文所述的問題，且不會限制本發明的申請專利範圍。本案所揭露的實施例可以包含該些個別獨立的技術特徵與技術特徵的組合。基於前述理由，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。例如，儘管在本文的實施例中是使用垂直通道的電荷儲存記憶胞來進行描述。柱狀體和其他類型之記憶胞仍可以利用本發明的各種技術特徵，而不必實現本文所述的所有優點。尤其是，但不限於，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，都被納入本發明說明書的實施例之中。另外，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，也都被認為已被本案的其他實施例所教示。本文所描述的實施例僅係被選擇來對本發明的原理和其實際應用作最好的解釋，進而使本領域中具有通常知識者能夠理解本發明的各種實施例和各種適合於達到預期特定用途的修改與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。