TWI538167B - 三維半導體元件 - Google Patents

Description

三維半導體元件 【0001】

本發明是有關於一種三維半導體元件，且特別是有關於一種操作快速的垂直通道式三維半導體元件。

【0002】

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。相關業者已經提出各種不同結構的三維記憶體元件，例如具單閘極(Single-Gate)之記憶胞、雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等三維記憶體元件。

【0003】

相關設計者無不期望可以建構出一三維記憶體結構，不僅具有許多層堆疊平面(記憶體層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的資料保存可靠性和操作速度)，使記憶體結構可以被穩定和快速的如進行抹除和編程等操作。再者，NAND型快閃記憶體的頁(Page)尺寸係與位元線數目成比例。因此當元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進而達到更高的資料傳輸速度。以一般的三維垂直通道式記憶體元件為例，其具有更大的通孔尺寸可降低製程上的困難度。但越大的記憶胞尺寸會造成較少的位元線數目，較少的平行操作以及較慢的資料讀寫速度。而傳統的記憶胞設計，一般是以一條選擇線對同一列的記憶胞進行選取，且同一行的記憶胞係對應一條位元線。以16個記憶胞串列(cell strings)排列成4行和和4列，並具有4條位元線為例和4條選擇線，每個記憶胞串列係對應一條位元線和一條選擇線(如SSL 1/2/3/4)。如欲讀取所有記憶胞之資料，需選取選擇線SSL1該列四個串列資料，之後依序選取選擇線SSL2、SSL 3 和SSL 4以獲得另外12個串列資料。必須循環操作4次，利用選擇線SSL 1/2/3/4之選取，才能讀取所有串列資料。再者，當選擇線SSL1被選取和進行操作時，其他對應選擇線SSL 2/3/4之記憶胞串列也被施以相同的閘極偏壓，而使閘極受到干擾。此外，非選取串列(non-selected strings)也具有閘極偏壓表示有不需要的功率消耗(power consumption)存在。因此，傳統的記憶胞設計不僅具有較低的操作速度，更具有較大的功率消耗和干擾。

【0004】

本發明係有關於一種三維半導體元件。根據實施例之三維半導體元件，所有的記憶胞可被同時讀取，而可提高操作速度。再者，依據實施例之三維半導體元件其頻帶寬度(bandwidth)擴大，功率消耗(power consumption)下降，且讀取記憶胞時相鄰記憶胞之間的干擾亦可減少。

【0005】

根據實施例，係提出一種三維半導體元件，包括： 複數層記憶體層(memory layers)，垂直堆疊於一基板上且記憶體層係相互平行；複數條選擇線(selection lines)，位於記憶體層上方，且選擇線係相互平行；複數條位元線(bit lines)，位於選擇線上方，且位元線係相互平行並垂直於選擇線；複數條串列(strings) 垂直於記憶體層和選擇線，且串列(strings)係電性連接至對應之選擇線；複數個記憶胞(cells)分別由串列、選擇線和位元線所定義，且記憶胞係排列為複數列(rows)及複數行(columns)，其中位元線係平行於一行方向(column direction)，而選擇線係平行於一列方向(row direction)。其中，同一行中相鄰之記憶胞係電性連接至不同的位元線。

【0006】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

【0060】

10‧‧‧基板

11‧‧‧記憶體層

12、13、SSL、SSL1~SSL4‧‧‧選擇線

15‧‧‧串列

151‧‧‧通道層

152‧‧‧導電層

17‧‧‧串列接觸

18‧‧‧金屬部

18a‧‧‧第一部

18b‧‧‧第二部

19‧‧‧導電孔

22‧‧‧階梯接觸

BL、BL1~BL16‧‧‧位元線

Row1~Row8‧‧‧記憶胞列

Column1~Column8‧‧‧記憶胞行

L_upper‧‧‧上直線

L_lower‧‧‧下直線

Px‧‧‧記憶胞之x 節距

Py‧‧‧記憶胞之y 節距

X ‧‧‧一金屬部之寬度

Y1‧‧‧一金屬部之長度

Y2‧‧‧一金屬部之 第一部 和第二部之總長度

1a、1b、2a、2b‧‧‧位置

L1a‧‧‧對應第一行記憶胞之位置1a之直線

L1b‧‧‧對應第一行記憶胞之位置1b之直線

L2a‧‧‧對應第二行記憶胞之位置2a之直線

L2b‧‧‧對應第二行記憶胞之位置2b之直線

Xc‧‧‧一串列接觸之寬度

Yc‧‧‧一串列接觸之長度

【0007】

第1圖係為一三維半導體元件之立體圖。

第2圖係為本揭露第一實施例之三維半導體元件之記憶胞設計的上視圖。

第3A圖繪示根據本揭露第一實施例之一種矩陣陣列記憶胞之串列接觸排列的示意圖。

第3B~3D圖繪示根據本揭露第一實施例之一種電性連接串列接觸和對應位元線之實施方式。

第4圖係為本揭露第二實施例之三維半導體元件之記憶胞設計的上視圖。

第5圖係為本揭露第三實施例之三維半導體元件之記憶胞設計的上視圖。

第6A圖係繪示本揭露一實施例之一種矩陣陣列記憶胞中，金屬部之排列與設計係部分地遮蓋對應之串列接觸的示意圖。

第6B圖係繪示本揭露另一實施例之一種矩陣陣列記憶胞中，金屬部之排列與設計係完全遮蓋對應之串列接觸的示意圖。

第7圖係為本揭露第四實施例之三維半導體元件之記憶胞設計的上視圖。

第8圖係為本揭露第五實施例之三維半導體元件之記憶胞設計的上視圖。

第9圖係為本揭露第六實施例之三維半導體元件之記憶胞設計的上視圖。

第10A圖繪示本揭露一實施例之一橢圓形串列接觸的示意圖。

第10B圖繪示本揭露一實施例之一長方形串列接觸的示意圖。

【0008】

本揭露之實施例係提出一種操作快速的三維半導體元件，例如一垂直通道式(vertical-channel，VC)三維半導體元件。根據實施例之三維半導體元件，所有的記憶胞可被同時讀取，而可提高操作速度。再者，依據實施例之三維半導體元件其頻帶寬度(bandwidth)擴大(增加)，功率消耗(power consumption)下降，且讀取記憶胞時相鄰記憶胞之間的干擾亦可減少。

【0009】

本揭露 可應用至多種不同記憶胞排列方式之三維半導體元件例如垂直通道式(vertical-channel，VC)三維半導體元件。第1圖係為一三維半導體元件之立體圖。一三維半導體元件包括複數層記憶體層(memory layers)11(包括控制閘極)，垂直堆疊於一基板10上，且這些記憶體層11係相互平行；複數條選擇線(selection lines)12，位於記憶體層11上方且該些選擇線12係相互平行；複數條串列(strings)15係垂直於記憶體層11和選擇線12，且該些串列15係電性連接至對應之該些選擇線12；複數條位元線(bit lines)BLs係位於選擇線12上方，且該些位元線BLs係相互平行並垂直於選擇線12；複數個記憶胞(cells)係分別由該些串列15、該些選擇線12和該些位元線BLs定義，且這些記憶胞係排列為複數列(rows)及複數行(columns)，其中位元線BLs係平行於一行方向(column direction)而選擇線12係平行於一列方向(row direction)。再者，複數個串列接觸(string contacts)17係垂直於記憶體層11和選擇線12，且每串列接觸17之設置係對應於記憶胞之每串列15，其中串列接觸17係電性連接至對應的選擇線12和對應的位元線BL。三維半導體元件還包括其它元件，例如選擇線12是指上方選擇線(upper select lines，upper SG)，而記憶體層11下方更有下方選 擇線(lower select lines，lower SG) 13的形成。

【0010】

根據本揭露之實施例，三維半導體元件中同一行中相鄰之記憶胞係電性連接至不同的位元線。

【0011】

以下係提出其中兩種應用例，例如三維半導體元件中之記憶胞排列為一矩陣陣列(matrix array)(即相鄰列及相鄰行的記憶胞以一矩陣形式排列)，或是記憶胞排列為一蜂巢狀陣列(honeycomb array) (即相鄰列及相鄰行的記憶胞係以未對準(中心偏移)(misaligned)形式排列)，而作本揭露之實施例之說明。然而本揭露並不僅限於這兩種記憶胞之排列態樣。

【0012】

根據第一、第二和第三實施例，相鄰列及相鄰行的記憶胞係排列為一矩陣(即一矩陣陣列)。根據第四、第五和第六實施例，相鄰列及相鄰行的記憶胞係排列為一蜂巢狀陣列。實施例所敘述之細部結構係作為例示說明之用，並非作為限縮本揭露保護範圍之用。

【0013】

以下實施例係參照所附圖式敘述本揭露之相關結構與製程，然本揭露並不僅限於此。實施例中相同或類似之元件係以相同或類似的標號標示。需注意的是，本揭露並非顯示出所有可能的實施例。未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
矩陣陣列之記憶胞(Cells in a matrix array)

【0014】

在第一、第二和第三實施例中，三維半導體元件中相鄰列及相鄰行的記憶胞係以一矩陣形式排列(因此稱為一矩陣陣列)。再者，這些實施例中記憶胞之串列接觸17係透過一圖案化金屬層(patterned metal layer)和複數個導電孔(conductive vias)而電性連接至對應的位元線BLs。
<第一實施例>

【0015】

第2圖係為本揭露第一實施例之三維半導體元件之記憶胞設計的上視圖。請同時參照第1圖之三維半導體元件，其繪示記憶體層11、選擇線12、串列15、串列接觸17和位元線BL等元件。

【0016】

複數個記憶胞(cells)係分別由串列15、選擇線12和位元線BLs定義，且這些記憶胞係排列為一矩陣陣列。根據實施例，這些記憶胞係排列為複數列(rows)及複數行(columns)，其中該些行(其行方向係沿著x方向)平行於位元線BL(如BL1~BL16)，而該些列(其列方向係沿著y方向)平行於選擇線(如SSL1~SSL4)。而這些記憶胞的每一串列例如是包括一通道層(channel layer)151包圍一導電層(conductive layer)152，以作一實施例之說明。然而本揭露並不以此為限。

【0017】

根據第一實施例，同一行中相鄰之記憶胞係電性連接至不同的位元線。以第2圖的第1行之記憶胞為例，位於第1列和第2列的相鄰記憶胞係分別電性連接至位元線BL1和BL2。

【0018】

再者，第一實施例中，四條位元線係相對應地設置於同一行中之記憶胞處。以第2圖的第1行之記憶胞為例，四條位元線BL1 ~BL4係相對應地位於第1行之記憶胞處。

【0019】

再者，第一實施例中，串列接觸17之位置係偏移於對應之記憶胞之串列15的中心。如第2圖所示，串列接觸17之位置係對應於串列15的一上方部份(upper portion)或是一下方部份(lower portion)。

【0020】

再者，第一實施例中，對應於同一列之記憶胞的串列接觸17，相鄰的串列接觸17其中心係未對準地錯開排列(misaligned)。以第2圖的第1列之記憶胞為例，位於第1行和第2行之相鄰的串列接觸17係未對準地錯開排列。

【0021】

再者，對應於同一列之記憶胞的串列接觸17，每相隔一個的串列 接觸17(例如於第一行和第三行的串列接觸17)係沿著列方向排列成一直線。請參照第3A圖，其繪示根據本揭露第一實施例之一種矩陣陣列記憶胞之串列接觸排列的示意圖。對應於同一列之記憶胞的串列接觸17係沿著列方向(即x方向)分別排成一第一直線(例如上直線L_upper )和一第二直線(例如下直線L_lower )，且第一直線係位於對應該些串列15的一上方部份(upper portion)，第二直線係位於對應該些串列的一下方部份(lower portion)。因此，根據串列接觸17的位置，對應於同一列之記憶胞的串列接觸17可區分為兩個群組，第一群組和第二群組係分別由奇數行(如第一行、第三行…)和偶數行(如第二行、第四行…)的串列接觸17所組成。奇數行的串列接觸17係沿著上直線L_upper 排列，偶數行的串列接觸17係沿著下直線L_lower 排列。

【0022】

再者，第一實施例中，對應同一列記憶胞(Row1, or Row2, or Row3 or Row4)的串列接觸17係電性連接至該些選擇線之一條選擇線，例如選擇線SSL1 或SSL2或SSL3或SSL4，如第2圖所示。然而本揭露並不以此為限。在其它實施例中，至少兩相鄰列的串列接觸17，例如相鄰四列的串列接觸17，係電性連接至一條選擇線(如之後的第二和第三實施例所述)。

【0023】

再者，如第一實施例所述之矩陣陣列之記憶胞，此些串列接觸17係透過一圖案化金屬層(patterned metal layer)和複數個導電孔(conductive vias)19而電性連接至對應的該些位元線(例如BL1/BL2/…/BL16)，如第2圖所示。其中，圖案化金屬層係包括複數個金屬部(metal portions)18其分別形成於對應的該些記憶胞之串列接觸17處，各導電孔19係形成於各金屬部18上以電性連接至對應的位元線(例如BL1/BL2/…/BL16)。

【0024】

第3B~3D圖繪示根據本揭露第一實施例之一種電性連接串列接觸和對應位元線之實施方式。提供如第3B圖所示之記憶體層11、選擇線12(如SSL1~SSL4)、串列15(例如各包括一通道層151包圍一導電層152)和串列接觸17之結構後，係形成包括複數個金屬部18之一圖案化金屬層，且各金屬部18分別對應於該些串列15的各個串列接觸17處，如第3C圖所示。導電孔19係形成於金屬部18上，如第3D圖所示。之後，多條位元線(例如BL1/BL2/…/BL16)係形成於對應的導電孔19 處，而形成如第2圖所示之結構，因而建立串列接觸17和對應位元線之間的電性連接。

【0025】

一實施 例中，兩相鄰的記憶胞之間，沿著列方向之距離係為一記憶胞x 節距 Px，該些選擇線之一條選擇線係對應m列的記憶胞而設置，n條位元線係對應記憶胞x 節距 Px設置，其中m≧2, 且 m=n。根據第 2 圖(以及之後的第 4和5 圖)所示之結構， m=n=4。

【0026】

根據上述，同一列 (如第一列、第二列…)的記憶胞係電性連接至該些選擇線中之一條選擇線(例如選擇線SSL1 或SSL2或SSL3或SSL4)，如第2圖所示。然而本揭露並不以此為限。其它應用中也可以是將至少兩相鄰列的記憶胞電性連接至一條選擇線，如以下實施例所例示。
<第二實施例>

【0027】

第4圖係為本揭露第二實施例之三維半導體元件之記憶胞設計的上視圖。第二實施例中關於和第一實施例相同之元件請參照第2圖及其說明，在此不再贅述。

【0028】

第二實施例和第一實施例之三維半導體元件，其不同之處在於耦接至一選擇線的記憶胞之列數目。在第二實施例中，位於四個相鄰列之記憶胞係耦接至多條選擇線其中之一，例如第4圖中所示之SSL。根據實施例之設計，可以利用較少數目的選擇線進行元件解碼(decoding)，如此可簡化製程和擴大製程容許範圍(process window)。
<第三實施例>

【0029】

第5圖係為本揭露第三實施例之三維半導體元件之記憶胞設計的上視圖。第三實施例中關於和第一實施例相同之元件請參照第2圖及其說明，在此不再贅述。

【0030】

第三實施例和第一實施例之三維半導體元件，其不同之處在於耦接至一選擇線的記憶胞之列數目。在第三實施例中，位於四個相鄰列之記憶胞係耦接至多條選擇線其中之一。如第5圖所示，位於相鄰之第一列到第四列(Row1~Row4)之記憶胞係電性連接至選擇線SSL1，位於相鄰之第五列到第八列(Row5~Row8)之記憶胞係電性連接至選擇線SSL2。第5圖中元件更具有數個階梯接觸(staircase contacts)22於記憶體層12。根據第三實施例之設計，亦可應用於具有許多階梯接觸的元件，而用來製作選擇線的層則可分區形成多條選擇線於記憶體層12上方，如選擇線SSL1和SSL2。不需要形成許多的選擇線來單獨與每一列之記憶胞相對應。
圖案化金屬層之設計

【0031】

根據上述第一至第三實施例，圖案化金屬層(為電性連接記憶胞和相應位元線之目的)包括複數個金屬部18，各具有一長方形截面區域。如第2～4圖所示，金屬部18(即長方形的第一部)係部分地遮蓋對應的串列接觸17。然而本揭露並不以此為限。每個金屬部18亦可包括第一部和第二部以全面地遮蓋對應的串列接觸17。金屬部18的其中兩種設計係參照圖示說明如下。但本揭露亦不僅限於此兩種設計態樣。

【0032】

第6A圖係繪示本揭露一實施例之一種矩陣陣列記憶胞中，金屬部之排列與設計係部分地遮蓋對應之串列接觸的示意圖。第6B圖係繪示本揭露另一實施例之一種矩陣陣列記憶胞中，金屬部之排列與設計係完全遮蓋對應之串列接觸的示意圖。

【0033】

如第6A圖和第6B圖所示，於同一列的該些記憶胞，其相鄰的金屬部18係相互錯開地設置。例如，位於第一行和第三行之金屬部18 係位於對應之記憶胞的上方部分，而位於第二行和第四行之金屬部18 係位於對應之記憶胞的下方部分。再者，經過適當設計和安排，這些金屬部18係獨立設置於對應之記憶胞處而不造成空間上的相互干擾。

【0034】

其中兩相鄰的記憶胞 之間，沿著列方向之一距離係定義為一記憶胞x 節距Px，沿著行方向之一距離係定義為一記憶胞y 節距Py。如第6A圖所示之金屬部18其中之一，其部分地遮蓋對應之記憶胞的串列接觸，係為長方形並具有分別平行於列方向(x-方向)和行方向(y-方向)的一寬度X和一長度Y1，其中X>Px, X< 2Px, and Y1<1/2Py。

【0035】

如第6B圖所示之金屬部18其中之一，其全面地遮蓋對應之記憶胞的串列接觸，係包括一第一部(first part)18a和一第二部(second part)18b連接第一部18a。第一部18a和第二部18b的形狀並不多做限制。第二部18b的形狀例如是半圓形、長方形、正方形或其他不規則形狀。只要第一部18a和第二部18b組合後能全面地遮蓋對應之串列接觸，即為可實施之態樣。因此，雖然在第6B圖中係以半圓形的第二部18b為例做說明，但只要可以遮蓋暴露於第一部18a之外的串列接觸的任何第二部18形狀，都可應用。第一部18 a和第二部18b具有一總長度(overall length)Y2 係平行於行方向，其中Y2> 1/2Py。

【0036】

根據上述實施例之結構，所有的記憶胞可被同時讀取，而可提高操作速度。再者，實施例之三維 半導體元件其頻帶寬度( bandwidth )擴大，功率消耗(power consumption)下降，且讀取記憶胞時相鄰記憶胞之間的干擾亦可減少。
蜂巢狀陣列之記憶胞(Cells in a honeycomb array)

【0037】

在第四、第五和第六實施例中，三維半導體元件中相鄰列及相鄰行的記憶胞係以一蜂巢狀排列。蜂巢狀排列設計可得到更高的記憶胞密度。再者，這些實施例中記憶胞之串列接觸17係直接連接至對應的位元線BLs(不需要形成如第一至第三實施例所述之金屬部18和導電孔19)。根據第四～第六實施例之記憶胞設計，不需要額外製作金屬層(如金屬部18和導電孔19)，頻帶寬度可輕易地加倍。
<第四實施例>

【0038】

第7圖係為本揭露第四實施例之三維半導體元件之記憶胞設計的上視圖。請同時參照第1圖之三維半導體元件，其繪示記憶體層11、選擇線12、串列15、串列接觸17和位元線BL等元件。第7圖中，相鄰列(如Row1~Row4)和相鄰行(如Column1~Column8)之記憶胞係排列為一蜂巢狀陣列。

【0039】

根據第四實施例，同一行中相鄰之記憶胞係電性連接至不同的位元線。以第7圖的第1行(Column 1)之記憶胞為例，位於第1列(Row1)和第2列(Row2)的相鄰記憶胞係分別電性連接至位元線BL1和BL2。

【0040】

再者，第四實施例中，每一條位元線(如 BL1~BL8)係相對應地設置於同一行之記憶胞處。第四實施例中，各串列接觸17之位置係分別對應各記憶胞之中心。再者，一條選擇線係與相鄰兩列之記憶胞相對應。如第7圖所示，選擇線SSL1係對應相鄰之第一列(Row1)和第二列(Row2)之記憶胞，而選擇線SSL2係對應相鄰之第三列(Row3)和第四列(Row4)之記憶胞。

【0041】

再者，第四實施例中，在同一行之記憶胞的串列接觸17，其相鄰的串列接觸17之中心係未對準地錯開排列(misaligned)。以第7圖的第1行(Column 1)之記憶胞為例，對應第一列(Row1)和第二列(Row2)之相鄰的串列接觸17，其係未對準地錯開設置。

【0042】

再者，對同一行之蜂巢狀陣列記憶胞的串列接觸17來說，至少每相隔一個串列接觸17係沿著行方向(y-方向)排列成一直線。以第7圖的第1行(Column 1)之記憶胞為例，對應第一列(Row1)和第三列(Row3)之串列接觸17係沿著行方向(y-方向)排列成一直線。

【0043】

對蜂巢狀陣列之記憶胞而言，串列接觸17的位置除了可以如第7圖所示之對應各記憶胞之中心，也可以如下所述之偏移記憶胞的中心。
<第五實施例>

【0044】

第8圖係為本揭露第五實施例之三維半導體元件之記憶胞設計的上視圖。請同時參照第1圖之三維半導體元件，其繪示記憶體層11、選擇線12、串列15、串列接觸17和位元線BL等元件。第8圖中，相鄰列(如Row1~Row4)和相鄰行(如Column1~Column8)之記憶胞係排列為一蜂巢狀陣列。

【0045】

再者，第五實施例中，串列接觸17的位置係偏移對應記憶胞的中心，例如向左偏移和向右偏移。如第8圖所示，對應於同一行(例如第一行或第二行)記憶胞之串列接觸17，每相隔一列(例如第一列Row1和第三列Row3，或是第二列Row2和第四列Row4)的記憶胞之串列接觸17係分別偏移至一左側位置(left position)和一右側位置(right position)。因此，相鄰的兩位元線(例如BL1和BL2)係分別沿著同一行(例如第一行)記憶胞的左側位置和右側位置設置。

【0046】

根據第五實施例，同一行中相鄰之記憶胞係電性連接至不同的位元線。以第8圖的第1行(Column 1)之記憶胞為例，位於第1列(Row1)和第2列(Row2)的相鄰記憶胞係分別電性連接至位元線BL1和BL2。因此，第五實施例中位元線(如BL1~BL16)的其中兩條位元線的設置係對應同一行之記憶胞。

【0047】

根據第五實施例之設計，不需要額外製作金屬層(如金屬部18和導電孔19)，頻帶寬度可輕易地加倍。再者，相較於第四實施例，第五實施例中偏移的串列接觸17可使元件的頻帶寬度加倍。

【0048】

再者，第五實施例中，在同一行之記憶胞的串列接觸17，其相鄰的串列接觸17之中心係未對準地錯開排列(misaligned)。以第8圖的第1行(Column 1)之記憶胞為例，對應第一列(Row1)和第二列(Row2)之相鄰的串列接觸17係未對準地錯開設置。

【0049】

再者，第五實施例中，相鄰四列(如Row1~Row4)之記憶胞係經由串列接觸17而電性連接至該些選擇線的其中一條選擇線(如SSL1)。
<第六實施例>

【0050】

第9圖係為本揭露第六實施例之三維半導體元件之記憶胞設計的上視圖。第9圖中，相鄰列(例如Row1~Row8)和相鄰行(例如Column1~Column8)之記憶胞係排列為一蜂巢狀陣列。第六實施例中關於和第五實施例相同之元件請參照第8圖及其說明。

【0051】

第六實施例和第五實施例相同之元素及其特點，例如串列接觸17的偏移位置；同一行記憶胞中相鄰之串列接觸17係錯開設置；同一行之相鄰記憶胞係電性連接至不同的位元線；兩條位元線係對應同一行之記憶胞設置，其相關敘述與細節說明請參照第五實施例之說明，在此不再贅述。

【0052】

第五實施例和第六實施例之元件分別繪示排成四列和八列之記憶胞。類似於第五實施例，第六實施例中相鄰四列(如Row1~Row4)之記憶胞係電性連接至一條選擇線；例如第一列至第四列之記憶胞電性連接至選擇線SSL1，第五列至第八列之記憶胞電性連接至選擇線SSL2。根據實施例之設計，可以利用較少數目的選擇線進行元件解碼(decoding)，如此可簡化製程和擴大製程容許範圍(process window)。

【0053】

再者，第六實施例中，對同一行之蜂巢狀陣列記憶胞的串列接觸17來說，每相隔三個串列接觸17係沿著行方向(y-方向)排列成一直線。以第9圖的第1行(Column 1)之記憶胞為例，對應第一列(Row1)和第五列(Row5)之串列接觸17係沿著行方向(y-方向)排列成一直線。

【0054】

第六實施例中，如第9圖所示，根據串列接觸17的位置，對應於同一行記憶胞的串列接觸17可區分為兩個群組，對同一行如第一行之記憶胞來說，對應第一列(Row1)、第五列(Row5) (和第九列…)之串列接觸17係構成第一群組，其中第一行(Column 1)記憶胞之第一群組的串列接觸17係對應一位置1a並沿著線L1a排列。再者，對第一行(Column 1)記憶胞，對應第三列(Row3)、第七列(Row7) (和第十一列…)之串列接觸17係構成第二群組，其中第一行(Column 1)記憶胞之第二群組的串列接觸17係對應一位置1b並沿著線L1b排列。對第二行(Column 2)之記憶胞，對應第二列(Row2)、第六列(Row6) (和第十列…)之串列接觸17係構成第二行之第一群組，其中第二行記憶胞之第一群組的串列接觸17係對應一位置2a並沿著線L2a排列；再者，對應第四列(Row4)、第八列(Row8) (和第十二列…)之串列接觸17係構成第二行之第二群組，其中第二行記憶胞之第二群組的串列接觸17係對應一位置2b並沿著線L2b排列。如第9圖所示，線L1a和線L2a(a-位置)係偏移至記憶胞中心之左側，而線L1b和線L2b(b-位置)係偏移至記憶胞中心之右側。對應記憶胞的位元線(第9圖省略未繪示)係對應線L1a、線L2a、線L1b、線L2b… 等設置。

【0055】

根據第四到第六實施例之元件，其記憶胞排列為一蜂巢狀陣列，相鄰列和行的記憶胞具有重疊區域，例如第一列(Row1)第一行(Column 1)之記憶胞其導電層152之右側邊緣係與第二列(Row 2)第二行(C olumn 2)之記憶胞其導電層152之左側邊緣重疊(第9圖)，係給予應用元件可省略製作如第一～第三實施例之金屬部18和導電孔19的機會。因此，如第四、第五或第六實施例所提出之元件，其頻帶寬度可更容易地加倍。

【0056】

再者，雖然第9圖係繪示兩條位元線對應同一行之記憶胞設置(例如分別對應第一行記憶胞之線L1a和L1b設置)，但本揭露並不以此為限。對應同一行記憶胞所設置的位元線數目可以設計超過兩條(如3, 4, 5.. 條)，係可應用條件所需、成本限制和/或元件性能而定。

【0057】

再者，如第8圖和第9圖所示之串列接觸17其形狀為橢圓形，但本揭露對於串列接觸17的形狀並不特別限制。串列接觸17之形狀可以是圓形、橢圓形、長方形或其他形狀。第10A圖繪示本揭露一實施例之一橢圓形串列接觸的示意圖。第10B圖繪示本揭露一實施例之一 長方形串列接觸的示意圖。如第10A圖所示，具橢圓形截面的一串列接觸具有平行於列方向(x-方向)的一寬度Xc和平行於行方向(y-方向)的一長度Yc，其中Yc>Xc，或Yc>2Xc。如第10B圖所示，具長方形截面的一串列接觸具有一寬度Xc和一長度Yc，其中Yc>Xc，或Yc>2Xc。

【0058】

根據上述實施例所揭露之內容，其所繪示之細部結構和說明係為敘述之用，而本揭 露並不僅限制在上述結構。因此，相關領域之技藝者可知，上述實施例所提出之構造和設計皆可根據應用之實際需求而做適當修飾和調整。根據上述實施例所揭露之三維半導體元件結構，所有的記憶胞可被同時讀取，而可提高操作速度。再者，實施例之三維半導體元件其頻帶寬度( bandwidth )擴大，功率消耗下降，且讀取記憶胞時相鄰記憶胞之間的干擾亦可減少。

【0059】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧記憶體層

SSL1~SSL4‧‧‧選擇線

15‧‧‧串列

151‧‧‧通道層

152‧‧‧導電層

17‧‧‧串列接觸

18‧‧‧金屬部

19‧‧‧導電孔

BL1~BL16‧‧‧位元線

Row1~Row4‧‧‧記憶胞列

Column1~Column4‧‧‧記憶胞行

Claims (10)

1. 【第1項】

   一種三維半導體元件，包括： 複數層記憶體層(memory layers)，垂直堆疊於一基板上且該些記憶體層相互平行； 複數條選擇線(selection lines)，位於該些記憶體層上方且該些選擇線相互平行； 複數條位元線(bit lines)，位於該些選擇線上方，且該些位元線相互平行並垂直於該些選擇線； 複數條串列(strings) 垂直於該些記憶體層和該些選擇線，且該些串列(strings)係電性連接至對應之該些選擇線； 複數個記憶胞(cells)分別由該些串列、該些選擇線和該些位元線定義，且該些記憶胞係排列為複數列(rows)及複數行(columns)，其中該些位元線係平行於一行方向(column direction)而該些選擇線係平行於一列方向(row direction); 其中同一行中相鄰之該些記憶胞係電性連接至不同的該些位元線。
2. 【第2項】

   如申請專利範圍第1項所述之元件，其中至少兩條該些位元線對應地位於同一行中之該些記憶胞處。
3. 【第3項】

   如申請專利範圍第1項所述之元件，其中四條該些位元線係相對應地設置於同一行中之該些記憶胞處。
4. 【第4項】

   如申請專利範圍第1項所述之元件，其中至少相鄰的該些兩列之該些記憶胞係電性連接至該些選擇線之一。
5. 【第5項】

   如申請專利範圍第1項所述之元件，其中相鄰的該些四列之該些記憶胞係電性連接至該些選擇線之一。
6. 【第6項】

   如申請專利範圍第1項所述之元件，更包括： 複數個串列接觸(string contacts)垂直於該些記憶體層和該些選擇線，且每該串列接觸之設置係對應於該些記憶胞之每該串列，其中該些串列接觸係電性連接至對應的該些選擇線和對應的該些位元線。
7. 【第7項】

   如申請專利範圍第6項所述之元件，其中該些串列接觸之位置係偏移於相對應的該些記憶胞之中心。
8. 【第8項】

   如申請專利範圍第6項所述之元件，其中對應於同一列之該些記憶胞的該些串列接觸，相鄰的該些串列接觸其中心係未對準的排列。
9. 【第9項】

   如申請專利範圍第6項所述之元件，其中對應於同一列之該些記憶胞的該些串列接觸，每相隔一個之該些串列接觸係沿著該列方向排成一直線。
10. 【第10項】

    如申請專利範圍第9項所述之元件，其中對應於同一列之該些記憶胞的該些串列接觸係沿著該列方向分別排成一第一直線和一第二直線，且該第一直線係位於對應該些串列的一上方部份(upper portion)，且該第二直線係位於對應該些串列的一下方部份(lower portion )， 其中當該些記憶胞排列成一矩陣陣列(matrix array)，該些串列接觸係透過一圖案化金屬層(patterned metal layer)和複數個導電孔(conductive vias)而電性連接至對應的該些位元線，其中該圖案化金屬層包括複數個金屬部(metal portions)其分別形成於對應的該些記憶胞之該些串列接觸處，每該個導電孔係形成於每該金屬部上以電性連接至對應的該位元線 ， 其中該些金屬部係部份地或完全地遮蓋對應的該些串列接觸，其中於同一列的該些記憶胞，其相鄰的該些金屬部係錯開地設置， 其中，兩相鄰的該些記憶胞之間，沿著該列方向之距離係為一記憶胞x 節距 Px和沿著該行方向之距離係為一記憶胞y 節距 Py，當該些金屬部之一至少部份地遮蓋對應的該串列接觸且該金屬部係為長方形之一第一部(first part)時，該第一部具有分別平行於該列方向和該行方向的一寬度X和一長度Y1，其中2Px>X>Px and Y1<1/2Py；當該金屬部完全地遮蓋對應的該串列接觸時，該金屬部係包括該第一部和一第二部(second part)連接該第一部，該第一部和該第二部之一總長度(overall length)Y2係平行於該行方向，其中Y2> 1/2Py。