TWI534871B - 取代閘極製程及應用其製得之元件 - Google Patents
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Description
本發明是有關於一種取代閘極製程及應用其製得之元件，且特別是有關於一種可控制閘極高度的取代閘極製程及應用其製得之元件。
近年來半導體元件尺寸日益減小。對半導體業界來說，持續縮小半導體結構的尺寸之外，還可同時改善速率、效能、密度及降低成本，一直是重要的發展目標。隨著半導體元件尺寸的縮小，元件的電子特性也必須維持甚至是加以改善，以達到市場產品之要求。近年來高介電常數介電層-金屬閘極(high k-metal gate，HKMG)技術已成為高性能和低待機功率邏輯元件的主流。
高介電常數介電層-金屬閘極製程又可分為閘極先製(Gate first)製程和閘極後製(Gate last)製程。以閘極後製製程(又稱為取代閘極製程，replacement gate process)為例，是以例如多晶矽或非晶矽等材料製作虛擬閘極，之後移除虛擬閘極再置換為金屬閘極。而高介電常數(High K)薄膜在半導體工業的記憶體應用中是一重要元件，應用高介電常數之材料於記憶體內可提升記
憶體內之電容值。於HKMG製程中，高介電常數介電層可以在製作虛擬閘極之前先形成，此稱為高介電常數介電層先製(High K first)之HKMG製程；也可以在虛擬閘極製作和移除後再形成，此稱為高介電常數介電層後製(High K last)之HKMG製程。無論是何種HKMG製程，對於最終閘極高度(gate height)與表面形貌(topography)都需要極度精確的控制，使製得之半導體元件具有優異的電性表現。
第1A~1D圖係為一種傳統高介電常數介電層-金屬
閘極(HKMG)之製造方法示意圖。如第1A圖所示，提供之一基板10上例如形成有一假性閘極12(dummy gate)包括一多晶矽層121和一硬質遮罩層(hard mask layer)122，假性閘極12兩側形成間隙壁(spacers)14(可以是單層或多層間隙壁，如圖中所示之第一間隙壁141和第二間隙壁142)。基板10上還形成有接觸蝕刻停止層16覆蓋間隙壁14，和層間介電層(interlayer dielectric，ILD)17形成於接觸蝕刻停止層16上。基板10上可選擇性地成長一磊晶層(epitaxy layer)101。如第1B圖所示，例如以化學機械研磨(CMP)方式，先平坦化層間介電層17至接觸蝕刻停止層16，以暴露出接觸蝕刻停止層16之上表面。接著，如第1C圖所示，例如以乾式蝕刻方式，移除部份的層間介電層17、間隙壁14和假性閘極12，其中硬質遮罩層122完全被移除，多晶矽層121則部份被移除。之後，如第1D圖所示，剩下的多晶矽層121’則以濕式蝕刻方式去除，形成溝槽18。後續再填入金屬於溝槽18中(未顯示於
圖示)。
在目前製程中，間隙壁14(如第一間隙壁141和第
二間隙壁142)和接觸蝕刻停止層16的材料相異，例如分別是氧化物、以中空陰極放電方法(hollow cathode discharge，HCD)生長的氮化物、和氮化物，其對以乾式蝕刻或濕式蝕刻移除假性閘極12的抗蝕度低。為了保持最終閘極高度(gate height)HG在一定的高度值，因此製程中需要較高的假性閘極12高度。以目前20nm HKMG製程和應用上述第1A~1D圖製法為例，若所需製得的最終閘極高度HG是1000Å，則第1A圖中多晶矽層121和硬質遮罩層122所需形成之高度分別為1000Å。然而，過高的假性閘極高度會影響到製得元件之電性表現，例如影響到輕摻雜汲極(lightly doped drain)的摻雜能力。
本發明係有關於一種取代閘極製程及(replacement gate process)應用其製得之元件，不但可精確控制最終閘極高度與維持各層結構之表面形貌，製得之半導體元件亦具有優異的電性表現。
根據本發明，提出一種取代閘極製程，包括：提供一基板和形成一假性閘極結構於基板上，其中假性閘極結構包括一暫置層位於基板上，一硬質遮罩層位於暫置層上，間隙壁位於暫置層和硬質遮罩層之兩側，及一接觸蝕刻停
止層覆蓋基板、間隙壁和硬質遮罩層層，且間隙壁和接觸蝕刻停止層係為相同材料；移除接觸蝕刻停止層之一頂部以暴露出硬質遮罩層；移除硬質遮罩層；和移除暫置層以形成一溝槽。
根據本發明，提出一種半導體結構，包括一基板；間隙壁相對的形成於基板上且以一溝槽分隔；一圖案化接觸蝕刻停止層(patterned CESL)形成於間隙壁外側且覆蓋基板；其中間隙壁和接觸蝕刻停止層係為相同材料。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10、20、40‧‧‧基板
101、201‧‧‧磊晶層
12、22‧‧‧假性閘極
121、121’‧‧‧多晶矽層
221‧‧‧暫置層
122、222‧‧‧硬質遮罩層
222a‧‧‧硬質遮罩層之表面
14、24、44‧‧‧間隙壁
141、241‧‧‧第一間隙壁
142、242‧‧‧第二間隙壁
16、16’、26、26’、46‧‧‧接觸蝕刻停止層
26a‧‧‧接觸蝕刻停止層之上表面
17、17’、27、27’、27”、47‧‧‧層間介電層
18、28、48‧‧‧溝槽
31‧‧‧閘極介電層
41‧‧‧淺溝槽隔離
49‧‧‧鰭狀通道
491‧‧‧介電層
HG‧‧‧閘極高度
S‧‧‧源極
D‧‧‧汲極
第1A~1D圖係為一種傳統高介電常數介電層-金屬閘極(HKMG)之製造方法示意圖。
第2A~2E圖係為本揭露之第一實施例之高介電常數介電層-金屬閘極(high K-metal gate process，HKMG)之製造方法示意圖。
第3圖為本揭露之第二實施例之高介電常數介電層-金屬閘極(HKMG)製程中，於假性閘極移除後形成溝槽之一半導體元件之示意圖。
第4圖為本揭露之第三實施例之鰭狀場效電晶體製程中，於假性閘極移除後形成溝槽之一半導體元件之示意圖。
實施例係提出一取代閘極製程及應用其製得之元件，不但可精確控制最終閘極高度(gate height)與表面形貌(topography)，且使製得之半導體元件亦具有優異的電性表現。根據本揭露之製造方法，係利用材料蝕刻之高選擇比搭配特殊製程，使所需製作之假性閘極高度降低，而仍可達到以傳統製程製作(需較高的假性閘極高度)而得到的相同最終閘極高度。
以下係參照所附圖式敘述本揭露應用之相關實施例。本揭露可應用在高介電常數介電層-金屬閘極製程，而進行一般電晶體或鰭式場效電晶體等元件之製作。圖式中相同或類似的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本揭露保護範圍之用；而細部製造步驟亦不僅限於實施例之敘述與圖示，可依實際應用製程之不同而加以變化與修飾。再者，未於本揭露提出的其他實施態樣也可能可以應用。
第2A~2E圖係為本揭露之第一實施例之高介電常數介電層-金屬閘極(high K-metal gate process，HKMG)之製造方法示意圖。第一實施例中，是應用本揭露於一高介電常數介電層
後製(High K last)之HKMG製程為例作說明。
如第2A圖所示，提供一基板20和形成一假性閘極
結構(dummy gate structure)於基板20上，其中假性閘極結構包括一暫置層(dummy layer)221位於基板20上、一硬質遮罩層(hard mask layer)222位於暫置層221上、間隙壁(spacers)24位於暫置層221和硬質遮罩層222之兩側，及一接觸蝕刻停止層(contact etch stop layer，CESL)26覆蓋基板20、間隙壁24和硬質遮罩層層222。其中，暫置層221和硬質遮罩層222係構成元件中之一假性閘極22(dummy gate)。基板20上可選擇性地成長一磊晶層(epitaxy layer)201；如第2A圖中所示，接觸蝕刻停止層26亦形成於磊晶層201上。
此實施例中，假性閘極結構更包括一層間介電層
(interlayer dielectric，ILD)27覆蓋於接觸蝕刻停止層26上。實施例中，暫置層221例如是一多晶矽層或一非晶矽層；而間隙壁24可以是單層或多層間隙壁，如圖中所示之第一間隙壁241和第二間隙壁242。
再者，第一實施例中，間隙壁24和接觸蝕刻停止層
26係為相同材料，而硬質遮罩層222之材料係不同於間隙壁24和接觸蝕刻停止層26之材料。一實施例中，間隙壁24(包括第一間隙壁241和第二間隙壁242)和接觸蝕刻停止層26之材料例如是以原子層沉積(atomic layer deposition，ALD)之碳氮化矽(SiCN)。一實施例中，硬質遮罩層222之材料例如(但不限制地)
是氮化物或氧化物；一實施例中，硬質遮罩層222之材料係為氮化矽。
如第2B圖所示，平坦化層間介電層27以暴露接觸
蝕刻停止層26之一上表面26a。一實施例中，層間介電層27之材料例如是氧化物，而層間介電層27係以化學機械研磨(chemical mechanical planarization or polishing，CMP)進行平坦化之步驟。
接著，如第2C圖所示，例如是利用乾式蝕刻方式，
移除接觸蝕刻停止層26之頂部(top portion)以暴露出硬質遮罩層222之表面222a。
然後，如第2D圖所示，例如是利用濕式蝕刻方式，
移除硬質遮罩層222。一實施例中，若間隙壁24和接觸蝕刻停止層26之材料為以原子層沉積之碳氮化矽(SiCN)，硬質遮罩層222之材料例為氮化物，則硬質遮罩層222可利用一磷酸鹽系溶液(phosphate-based solution)進行濕式蝕刻。由於蝕刻液對硬質遮罩層222和間隙壁24/接觸蝕刻停止層26的高選擇比，使硬質遮罩層222進行濕式蝕刻期間不會對間隙壁24和接觸蝕刻停止層26造成損害。
之後，如第2E圖所示，移除暫置層221以形成一
溝槽(trench)28。一實施例中，例如是利用乾蝕刻或濕式蝕刻方式移除暫置層221。
應用本揭露於一高介電常數介電層後製(High K last)
之HKMG製程中，於後續步驟可形成一高介電常數介電層於溝槽
28中，和形成一金屬閘極於溝槽28。一應用例中，一界面層(interfacial layer，IL)可選擇性的形成於溝槽28中的基板20上以隔絕高介電常數介電層和基板20之接觸，而高介電常數介電層可形成於溝槽28內之側壁和底部的界面層上；接著，形成一金屬層以填滿溝槽28，並例如利用CMP對金屬層平坦化製程，以形成金屬閘極於溝槽28處，完成假性閘極之置換。
一實施例中，界面層之材料例如是一氧化物
(oxide)。高介電常數介電層之材料不限制地例如是氧化鉿(afnium oxide)、氧化鉿(hafnium silicon oxide)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)、矽氧化鋯(zirconium silicon oxide)、氧化鉭(tantalum oxide)、二氧化鈦(titanium oxide)、鋇鍶鈦氧化物(barium strontium titanium oxide)、鋇鈦氧化物(barium titanium oxide)、鍶鈦氧化物(strontium titanium oxide)、氧化釔(ttrium oxide、氧化鋁(aluminum oxide)、鉛鈧鉭氧化物(lead scandium tantalum oxide)、鈮鋅酸鉛(lead zinc niobate)，或其他適用之材料。金屬層/金屬閘極之材料例如是適合用以調整N型電晶體或P型電晶體之功函數的功函數金屬，如氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(titanium carbide，TiC)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鈦鋁(aluminum titanium nitride，TiAlN)、鋁化鈦(titanium aluminide，TiAl)、鋁化鋯(zirconium aluminide，ZrAl)、鋁化鎢(tungsten aluminide，WAl)、鋁化鉭(tantalum aluminide，TaAl)、或鋁化鉿(hafnium aluminide，
HfAl)、以及低電阻率之金屬如鋁、銅、或其他適用之金屬材料。
本揭露亦可應用於一高介電常數介電層先製(High
K first)之HKMG製程，其方法流程類似第2A~2E圖，除了在假性閘極結構中形成一閘極介電層(gate dielectric layer)位於基板20和暫置層221之間。第3圖為本揭露之第二實施例之高介電常數介電層-金屬閘極(HKMG)製程中，於假性閘極移除後形成溝槽之一半導體元件之示意圖。請同時參照第2A~2E圖和第3圖。第二實施例中，在基板20上先形成閘極介電層31再形成假性閘極於閘極介電層31上(即高介電常數介電層先製)，之後如第2A~2E圖所述之方法移除假性閘極而形成溝槽28，溝槽28中具有閘極介電層31。而依據實際應用製程，閘極介電層31可以是單層或多層結構，例如是單一高介電常數介電層(high-K dielectric layer)，或是包括一界面層(如氧化層、或前述之材料)和高介電常數介電層形成於界面層上的一多層結構，本揭露對此並不多做限制。後續步驟再形成一金屬層以填滿溝槽28，並對金屬層平坦化後而形成金屬閘極於溝槽28處，完成假性閘極之置換。
本揭露亦可應用於一鰭狀場效電晶體(FinFET)之製
程。其方法流程類似第2A~2E圖。請同時參照第2A~2E圖和第4圖。第4圖為本揭露之第三實施例之鰭狀場效電晶體製程中，於假性閘極移除後形成溝槽之一半導體元件之示意圖。第三實施例中，一鰭狀通道49(例如是一鰭狀矽，Silicon fin)形成於基板上，基板處例如是具有淺溝槽隔離(shallow trench isolation，STI)41。
鰭狀通道49之延伸方向(如平行X方向)係與溝槽48之延伸方向(如平行Y方向)垂直。且一介電層491覆蓋於鰭狀通道49和暴露的基板表面上。假性閘極結構(即後續形成溝槽48和金屬閘極之位置)則形成於鰭狀通道49和基板上且暴露出鰭狀通道49之一部份。再者，一源極S和一汲極D分別形成於鰭狀通道49之暴露部份之相對兩側，且並位於間隙壁44之外側且鄰近間隙壁44。如第2A~2E圖之製法，在具有鰭狀通道49之基板上先形成假性閘極結構(包括如暫置層、硬質遮罩層、間隙壁44、接觸蝕刻停止層46和層間介電層47)，再透過高選擇比之乾式/濕式蝕刻方式而移除假性閘極，形成溝槽48。後續步驟再形成一金屬層以填滿溝槽48，並對金屬層平坦化後而形成金屬閘極於溝槽48處，完成假性閘極之置換。所形成的金屬閘極係跨過鰭狀通道49，形成可控制電流流動的閘極環繞的立體(3D)鰭狀架構。
根據上述實施例揭露之製造方法，可降低需製作之假性閘極高度，而仍可達到以傳統製程製作(需較高的假性閘極高度)而得到的相同最終閘極高度，下降的假性閘極高度可減少離子植入製程對元件電性表現之影響，例如減少輕摻雜汲極(lightly doped drain)摻雜時之陰影效應(shadow effect)。請比對第1A圖和第2A圖，和比對第1D圖和第2E圖，假設欲製得最終閘極高度HG為1000Å，應用傳統製法需分別形成約為1000Å高度的多晶矽層121(即暫置層)和硬質遮罩層122，但應用實施例之製造方法僅需形成分別形成約為500Å高度的暫置層221和硬質遮罩層222。
一實施例中，暫置層221之厚度(/高度)例如為400 Å至1200 Å之範圍(inventor提供)，然而本露揭並不限制於該些厚度(/高度)範圍，暫置層221之厚度(/高度)係由實際應用所需之最終閘極高度而作適當選擇。再者，應用實施例揭露之製造方法，利用乾式/濕式蝕刻的高選擇比，使硬質遮罩層222進行蝕刻時也不會對間隙壁24和接觸蝕刻停止層26造成損傷，而不影響各層的表面形貌(topography)，使製得之半導體元件具有優異的電性表現。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧基板
201‧‧‧磊晶層
22‧‧‧假性閘極
221‧‧‧暫置層
222‧‧‧硬質遮罩層
222a‧‧‧硬質遮罩層之表面
24‧‧‧間隙壁
241‧‧‧第一間隙壁
242‧‧‧第二間隙壁
26’‧‧‧接觸蝕刻停止層
27”‧‧‧層間介電層
Claims (19)
- 一種取代閘極製程(replacement gate process)，包括：提供一基板和形成一假性閘極結構(dummy gate structure)於該基板上，其中該假性閘極結構包括一暫置層(dummy layer)位於該基板上，一硬質遮罩層(hard mask layer)位於該暫置層上，間隙壁(spacers)位於該暫置層和該硬質遮罩層之兩側，及一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋該基板、該些間隙壁和該硬質遮罩層，以及一層間介電層覆蓋於該接觸蝕刻停止層上，且該些間隙壁和該接觸蝕刻停止層係為相同材料；平坦化該層間介電層，以暴露出該接觸蝕刻停止層之一上表面，並形成一圖案化層間介電層，其中覆蓋該硬質遮罩層的該接觸蝕刻停止層之該上表面係與該圖案化層間介電層之一上表面齊平；乾蝕刻該接觸蝕刻停止層以移除該接觸蝕刻停止層之一頂部(top portion)，且該蝕刻步驟係停止於該硬質遮罩層之一上表面，以暴露出該硬質遮罩層；移除該硬質遮罩層；和移除該暫置層以形成一溝槽(trench)。
- 如申請專利範圍第1項所述之製程，其中該硬質遮罩層之材料係不同於該些間隙壁和該接觸蝕刻停止層之材料。
- 如申請專利範圍第1項所述之製程，其中該暫置層係為一多晶矽層或一非晶矽層。
- 如申請專利範圍第1項所述之製程，其中該些間隙壁和該接觸蝕刻停止層之材料係為以原子層沉積(atomic layer deposition，ALD)之碳氮化矽。
- 如申請專利範圍第1項所述之製程，其中該硬質遮罩層之材料係為氮化物或氧化物。
- 如申請專利範圍第5項所述之製程，其中該硬質遮罩層之材料係為氮化矽。
- 如申請專利範圍第1項所述之製程，其中係以乾式蝕刻方式移除該接觸蝕刻停止層之該頂部以暴露出該硬質遮罩層。
- 如申請專利範圍第1項所述之製程，其中係以濕式蝕刻方式移除該硬質遮罩層。
- 如申請專利範圍第1項所述之製程，其中該假性閘極結構更包括一閘極介電層(gate dielectric layer)位於該基板和該暫置層之間。
- 如申請專利範圍第9項所述之製程，其中該閘極介電層為單一高介電常數介電層(high-K dielectric layer)，或是包括一氧化層和該高介電常數介電層形成於該氧化層上的一多層結構。
- 如申請專利範圍第1項所述之製程，更包括形成一高介電常數介電層於該溝槽中。
- 如申請專利範圍第1項所述之製程，更包括形成一金屬閘極於該溝槽。
- 如申請專利範圍第1項所述之製程，其中一鰭狀通道形 成於該基板上，該假性閘極結構形成於該鰭狀通道和該基板上且暴露出該鰭狀通道之一部份，一源極和一汲極分別形成於該鰭狀通道之該暴露部份之相對兩側並鄰近該假性閘極結構。
- 如申請專利範圍第1項所述之製程，其中該暫置層之一厚度為400Å至1200Å之範圍。
- 一種半導體結構，包括：一基板；間隙壁(spacers)相對的形成於該基板上，且以一溝槽(trench)分隔；一圖案化接觸蝕刻停止層(patterned CESL)形成於該些間隙壁外側且覆蓋該基板；其中該些間隙壁和該接觸蝕刻停止層係為相同材料；一鰭狀通道形成於該基板上，該鰭狀通道之延伸方向係與該溝槽之延伸方向垂直；以及一金屬層填滿該溝槽並覆蓋部分之該鰭狀通道。
- 如申請專利範圍第15項所述之半導體結構，其中該些間隙壁和該接觸蝕刻停止層之材料係為以原子層沉積(atomic layer deposition，ALD)之碳氮化矽。
- 如申請專利範圍第15項所述之半導體結構，其中形成於該溝槽之該金屬層係做為一金屬閘極。
- 如申請專利範圍第17項所述之半導體結構，更包括一高介電常數介電層形成於該溝槽中，且位於該基板和該金屬閘極之 間。
- 如申請專利範圍第15項所述之半導體結構，更包括一源極和一汲極，該源極和該汲極分別形成於該鰭狀通道之相對兩側，並位於該些間隙壁之外側且鄰近該些間隙壁。
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