TWI532051B

TWI532051B - 堆疊式半導體記憶體裝置、包括其之記憶體系統及修復直通矽穿孔缺陷之方法

Info

Publication number: TWI532051B
Application number: TW100115493A
Authority: TW
Inventors: 吳台榮; 朴光一; 梁潤碩; 孫寧洙; 金始弘; 裵升浚
Original assignee: 三星電子股份有限公司
Priority date: 2010-06-01
Filing date: 2011-05-03
Publication date: 2016-05-01
Also published as: CN102270504B; JP2011253607A; US20110292742A1; CN102270504A; TW201201218A; KR101728068B1; KR20110131976A; JP5982097B2; US8654593B2

Description

堆疊式半導體記憶體裝置、包括其之記憶體系統及修復直通矽穿孔缺陷之方法

本發明概念之實施例係關於一種半導體記憶體裝置，且更特定言之，係關於一種以三維方式堆疊有複數個記憶體晶片之堆疊式半導體記憶體裝置，及一種包括其之記憶體系統。

已研究了以三維方式堆疊有記憶體晶片之堆疊式半導體記憶體裝置，其使用直通矽穿孔(TSV)作為通信構件以用於半導體積體電路之間的超高速通信。

在製造TSV以連接堆疊式半導體記憶體裝置中之記憶體晶片的程序中，可能出現缺陷。因此，製造具有較高製造良率之TSV係有益的。

本發明概念之實例實施例係關於一種能夠修復TSV缺陷及改良製造良率之堆疊式半導體記憶體裝置。

本發明概念之實例實施例另外係關於一種包括一堆疊式半導體記憶體裝置之記憶體系統。

本發明概念之實例實施例進一步係關於一種修復一堆疊式半導體記憶體裝置中之TSV缺陷的方法。

應理解，本發明概念不限於本文中具體揭示之彼等內容。更確切而言，對於一般熟習此項技術者，其他態樣可基於以下描述而變得顯而易見。

根據本發明概念之非限制性態樣，一種堆疊式半導體記憶體裝置可包括複數個堆疊式記憶體晶片。複數個直通矽穿孔(TSV)可穿過所有該等記憶體晶片。I/O緩衝器可耦接於該等記憶體晶片中之全部或部分與該等TSV中之全部或部分之間。該等I/O緩衝器可經組態以基於該等TSV之缺陷狀態而選擇性地啟動。

在一些實施例中，該等I/O緩衝器可包括於該等記憶體晶片內部。

在一些實施例中，當該等TSV中之部分存在缺陷時，可啟動連接至一缺陷TSV之I/O緩衝器之中的位於一缺陷點下方之一記憶體晶片中所包括的一I/O緩衝器。

在一些實施例中，當該等TSV中之部分存在缺陷時，可不啟動連接至一缺陷TSV之I/O緩衝器之中的位於一缺陷點上方之一記憶體晶片中所包括的I/O緩衝器。

在一些實施例中，該等記憶體晶片中之每一者可包括一緩衝器控制電路，該緩衝器控制電路用於基於該等TSV之該等缺陷狀態而啟用該等記憶體晶片中之每一者內部的I/O緩衝器。

在一些實施例中，該緩衝器控制電路可包括一非揮發性記憶體裝置。

在一些實施例中，該緩衝器控制電路可為OTP或EEPROM。

在一些實施例中，該等記憶體晶片中之每一者可針對每一I/O緩衝器獨立地具有一緩衝器控制電路，該緩衝器控制電路用以基於該等TSV之該等缺陷狀態而啟用該等記憶體晶片中之每一者內部的I/O緩衝器。

在一些實施例中，當包括針對一位址/命令之複數個TSV及針對資料之複數個TSV且該資料匯流排映射歸因於針對該資料之該等TSV中之部分的一缺陷而改變時，該位址/命令匯流排映射亦可改變。

在一些實施例中，當包括針對一位址/命令之複數個TSV及針對資料之複數個TSV且該位址/命令匯流排映射歸因於針對該位址/命令之該等TSV中之部分的一缺陷而改變時，該資料匯流排映射亦可改變。

在根據本發明概念之另一非限制性實施例中，一種堆疊式半導體記憶體裝置可包括：複數個記憶體晶片，其堆疊於一第一方向上；複數個I/O緩衝器，其安置於該複數個記憶體晶片中之每一者中；及複數個直通矽穿孔(TSV)，其在該第一方向上延伸穿過該複數個記憶體晶片，該複數個TSV中之每一者耦接至該複數個I/O緩衝器中之至少兩者，該複數個I/O緩衝器經組態以在該複數個TSV中之一或多者中存在一缺陷的情況下選擇性地啟動。

根據本發明概念之另一非限制性態樣，一種記憶體系統可包括一處理器晶片。複數個記憶體晶片可堆疊於該處理器晶片上方。複數個TSV可穿過所有該等記憶體晶片，且可連接至該處理器晶片。I/O緩衝器可耦接於該等記憶體晶片中之全部或部分與該等TSV中之全部或部分之間。該等I/O緩衝器可經組態以基於該等TSV之缺陷狀態而選擇性地啟動。

在一些實施例中，該處理器晶片可包括一修復電路，該修復電路用於將該經改變之資料匯流排映射恢復至一原始資料匯流排映射。

在一些實施例中，該修復電路可包括於該處理器晶片內部之一記憶體控制器中。

根據本發明概念之又一非限制性態樣，一種修復一堆疊式半導體記憶體裝置中之TSV缺陷的方法可包括將I/O緩衝器耦接於複數個記憶體晶片中之全部或部分與複數個TSV中之全部或部分之間。可基於該等TSV之缺陷狀態而選擇性地啟動該等I/O緩衝器。

在一些實施例中，選擇性地啟動該等I/O緩衝器可包括：啟動連接至一缺陷TSV之該等I/O緩衝器之中的位於一缺陷點下方之一記憶體晶片中所包括的一I/O緩衝器；及啟動連接至非缺陷TSV之I/O緩衝器。

在一些實施例中，選擇性地啟動該等I/O緩衝器可包括：歸因於針對資料之TSV中之部分的一缺陷而改變該資料匯流排映射，且亦改變該位址/命令匯流排映射。

本發明概念之前述及其他特徵及優點將自如隨附圖式中所說明的本發明概念之非限制性實施例之更特定描述而顯而易見，其中相同參考字元貫穿不同視圖指代相同部件。該等圖式未必按比例繪製，而是重點說明本發明概念之原理。

現將參看隨附圖式更充分地描述各種實施例，在該等隨附圖式中展示一些實例。然而，此等本發明概念可以不同形式體現，且不應被解釋為限於本文中所闡述之實施例。更確切而言，僅提供此等實施例以確保本發明為透徹且完整的，且向熟習此項技術者充分地傳達本發明概念。在該等圖式中，可能為清晰起見而誇示層及區域之大小及相對大小。

應理解，當一元件或層被稱作「在另一元件或層上」、「連接至另一元件或層」或「耦接至另一元件或層」時，該元件或層可直接位於另一元件或層上、連接至或耦接至另一元件或層，或可存在介入元件或層。相比而言，當一元件被稱作「直接在另一元件或層上」、「直接連接至另一元件或層」或「直接耦接至另一元件或層」時，不存在介入元件或層。在全文中相似數字指代相似元件。如本文中所使用，術語「及/或」包括相關聯之所列項目中之一或多者的任何及所有組合。

應理解，雖然可能在本文中使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個元件、組件、區域、層或區段與另一區域、層或區段。因此，在不偏離本發明概念之教示的情況下，可將下文所論述之第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。

為了便於描述，本文中可能使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及其類似者之空間相對術語來描述如諸圖中所說明之一個元件或特徵與另一(另一些)元件或特徵之關係。應理解，除諸圖中所描繪之定向之外，該等空間相對術語亦意欲涵蓋使用或操作中之裝置之不同定向。舉例而言，若將圖中之裝置翻轉，則描述為在其他元件或特徵「下方」或「之下」之元件則將定向於該等其他元件或特徵「上方」。因此，術語「在...下方」可涵蓋上方與下方兩種定向。可以其他方式來定向裝置(旋轉90度或處於其他定向)且可相應地解譯本文中所使用之空間相對描述詞。

本文中所使用之術語僅用於達成描述特定實施例之目的，且不意欲限制本發明概念。如本文中所使用，除非上下文另外清楚指示，否則單數形式「一」及「該」意欲亦包括複數形式。應進一步理解，術語「包含」、「包括」在用於本說明書中時指定所陳述之特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。

在本文中參考橫截面說明來描述實施例，該等橫截面說明為理想化實施例(及中間結構)之示意性說明。因而，預期由於(例如)製造技術及/或容差而存在的該等說明之形狀的變化。因此，實施例不應被解釋為限於本文中所說明之特定區域形狀，而應包括由於(例如)製造引起之形狀偏差。舉例而言，說明為矩形之植入區域通常將具有修圓或彎曲之特徵及/或在其邊緣處之植入濃度的梯度而非自植入區域至非植入區域之二元改變。同樣，藉由植入形成之內埋區域可導致在內埋區域與藉以進行植入之表面之間的區域中的一些植入。因此，諸圖中所說明之區域本質上為示意性的且該等區域之形狀並不意欲說明裝置之區域之實際形狀且並不意欲限制本發明概念之範疇。

除非另外定義，否則本文中所使用之所有術語(包括技術及科學術語)具有與一般熟習本發明概念所屬之技術者通常所理解之意義相同的意義。應進一步理解，應將術語(諸如，常用辭典中所定義之彼等術語)解譯為具有與其在相關技術背景中之意義一致的意義，且除非在本文中如此明確地定義，否則將並不以理想化或過度正式意義來進行解譯。

亦應注意，在一些替代實施中，所述功能/動作可能不按諸圖中所述之次序發生。舉例而言，取決於所涉及之功能性/動作，連續展示之兩張圖實際上可大體上同時執行或有時可按相反次序執行。

現將參看隨附圖式來描述本發明概念之非限制性實施例。

圖1為展示根據本發明概念之第一實施例的包括堆疊式半導體記憶體裝置之記憶體系統100的示意性橫截面圖。

參看圖1，記憶體系統100包括一處理器晶片110、記憶體晶片120、130、140及150，以及TSV 161。記憶體晶片120、130、140及150堆疊於處理器晶片110上方，且構成堆疊式半導體記憶體裝置。TSV 161穿過所有記憶體晶片120、130、140及150，且連接至處理器晶片110。記憶體晶片120、130、140及150包括耦接於該等記憶體晶片120、130、140及150中之全部或部分與該等TSV 161中之全部或部分之間的輸入/輸出(I/O)緩衝器。基於該等TSV 161之狀態而選擇性地啟動該等I/O緩衝器。

圖2為展示圖1之記憶體系統100中所包括的記憶體晶片之結構之一實例的平面圖。

參看圖2，記憶體晶片120a包括TSV 161a，及包括記憶體組121、122、123及124之記憶體核心。如圖1中所展示之I/O緩衝器連接於記憶體組121、122、123及124與TSV 161a之間，但為方便描述起見在圖2中省略該等I/O緩衝器。內部電極配置於記憶體組121、122、123及124上，該等內部電極將TSV 161電連接至該等記憶體組121、122、123及124內之電路區塊。為方便起見，在圖2中針對每一記憶體組展示一個內部電極。在圖1中將TSV 161配置於記憶體晶片120、130、140及150之中央部分中，但該等TSV 161可配置於記憶體晶片120、130、140及150之其他位置中。

圖3為展示圖1之記憶體系統之三維結構的示意性透視圖。

參看圖3，記憶體系統100a包括處理器晶片110，以及藉由TSV 161而電連接之記憶體晶片120、130、140及150。雖然在圖3中展示配置成兩列之TSV 161，但應理解，記憶體系統100a可具有TSV之其他合適組態。

圖4為展示根據本發明概念之第二實施例的包括堆疊式半導體記憶體裝置之記憶體系統200的橫截面圖。

參看圖4，記憶體系統200包括一處理器晶片210，及一半導體記憶體裝置，該半導體記憶體裝置包括堆疊於該處理器晶片210上方之記憶體晶片220、230、240及250。處理器晶片210可包括一記憶體控制器211。

第1記憶體晶片220堆疊於處理器晶片210上方，第2記憶體晶片230堆疊於第1記憶體晶片220上方，第3記憶體晶片240堆疊於第2記憶體晶片230上方，且第4記憶體晶片250堆疊於第3記憶體晶片240上方。TSV TSV1、TSV2、TSV3及TSV4自第4記憶體晶片250穿過至第1記憶體晶片220，且連接至處理器晶片210。

第1至第4 I/O緩衝器221、222、223及224包括於第1記憶體晶片220中，其分別連接至第1至第4 TSV TSV1、TSV2、TSV3及TSV4，且藉由作為4位元信號之第1緩衝器啟用信號EN_BUF_1<0:3>而選擇性地啟動。

第5至第8 I/O緩衝器231、232、233及234包括於第2記憶體晶片230中，其分別連接至第1至第4 TSV TSV1、TSV2、TSV3及TSV4，且藉由作為4位元信號之第2緩衝器啟用信號EN_BUF_2<0:3>而選擇性地啟動。

第9至第12 I/O緩衝器241、242、243及244包括於第3記憶體晶片240中，其分別連接至第1至第4 TSV TSV1、TSV2、TSV3及TSV4，且藉由作為4位元信號之第3緩衝器啟用信號EN_BUF_3<0:3>而選擇性地啟動。

第13至第16 I/O緩衝器251、252、253及254包括於第4記憶體晶片250中，其分別連接至第1至第4 TSV TSV1、TSV2、TSV3及TSV4，且藉由作為4位元信號之第4緩衝器啟用信號EN_BUF_4<0:3>而選擇性地啟動。

圖4之記憶體系統在第2 TSV TSV2之點DP1中具有缺陷(諸如，斷開狀態)，且在第4 TSV TSV4之點DP2中具有缺陷。在第2 TSV TSV2之DP1與處理器晶片210之間可能存在通信。因此，在連接至具有缺陷之第2 TSV TSV2的I/O緩衝器222、232、242及252之中，啟動位於缺陷點DP1正下方之第1記憶體晶片220中所包括的第2 I/O緩衝器222。又，在第4 TSV TSV4之DP2與處理器晶片210之間可能存在通信。因此，在連接至具有缺陷之第4 TSV TSV4的I/O緩衝器224、234、244及254之中，啟動位於缺陷點DP2正下方之第3記憶體晶片240中所包括的第12 I/O緩衝器244。

由於第1記憶體晶片220中所包括之第2 I/O緩衝器222已啟動，因此在連接至第1 TSV TSV1之I/O緩衝器221、231、241及251之中，啟動第2記憶體晶片230中所包括的第5 I/O緩衝器231。又，由於第3記憶體晶片240中所包括之第12 I/O緩衝器244已啟動，因此在連接至第3 TSV TSV3之I/O緩衝器223、233、243及253之中，啟動第4記憶體晶片250中所包括的第15 I/O緩衝器253。

圖5為展示根據本發明概念之第三實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖。

參看圖5，記憶體系統200a包括一處理器晶片210a及一半導體記憶體裝置，該半導體記憶體裝置包括堆疊於該處理器晶片210a上方之記憶體晶片220a、230a、240a及250a。處理器晶片210a可包括一記憶體控制器211。TSV TSV1、TSV2、TSV3及TSV4自第4記憶體晶片250a穿過至第1記憶體晶片220a，且連接至處理器晶片210a。

在圖5之堆疊式半導體記憶體裝置及包括該堆疊式半導體記憶體裝置之記憶體系統中，一緩衝器控制電路包括於記憶體晶片220a、230a、240a及250a中之每一者內部。包括於第1記憶體晶片220a中之第1緩衝器控制電路225產生一第1緩衝器啟用信號EN_BUF_1，且啟動或撤銷啟動包括於第1記憶體晶片220a中之I/O緩衝器221、222、223及224。包括於第2記憶體晶片230a中之第2緩衝器控制電路235產生一第2緩衝器啟用信號EN_BUF_2，且啟動或撤銷啟動包括於第2記憶體晶片230a中之I/O緩衝器231、232、233及234。包括於第3記憶體晶片240a中之第3緩衝器控制電路245產生一第3緩衝器啟用信號EN_BUF_3，且啟動或撤銷啟動包括於第3記憶體晶片240a中之I/O緩衝器241、242、243及244。包括於第4記憶體晶片250a中之第4緩衝器控制電路255產生一第4緩衝器啟用信號EN_BUF_4，且啟動或撤銷啟動包括於第4記憶體晶片250a中之I/O緩衝器251、252、253及254。

圖6為展示構成圖5中所示之堆疊式半導體記憶體裝置的一個晶片之結構之一實例的示意性電路圖。

參看圖6，第1記憶體晶片220a之緩衝器控制電路225經由第1連接線CL1而連接至I/O緩衝器BUF11、BUF21、...、BUFn1。該等I/O緩衝器BUF11、BUF21、...、BUFn1分別連接至TSV TSV11、TSV21、...、TSVn1。緩衝器控制電路225經由第2連接線CL2而連接至I/O緩衝器BUF12、BUF22、...、BUFn2。該等I/O緩衝器BUF12、BUF22、...、BUFn2分別連接至TSV TSV12、TSV22、...、TSVn2。緩衝器控制電路225經由第3連接線CL3而連接至I/O緩衝器BUF13、BUF23、...、BUFn3。該等I/O緩衝器BUF13、BUF23、...、BUFn3分別連接至TSV TSV13、TSV23、...、TSVn3。緩衝器控制電路225經由第4連接線CL4而連接至I/O緩衝器BUF14、BUF24、...、BUFn4。該等I/O緩衝器BUF14、BUF24、...、BUFn4分別連接至TSV TSV14、TSV24、...、TSVn4。

該等I/O緩衝器BUF11、BUF21、...、BUFn1經由TSV TSV11、TSV21、...、TSVn1而輸出輸出資料DQ0_0、DQ0_1、...、DQ0_n。該等I/O緩衝器BUF12、BUF22、...、BUFn2經由TSV TSV12、TSV22、...、TSVn2而輸出輸出資料DQ1_0、DQ1_1、...、DQ1_n。該等I/O緩衝器BUF13、BUF23、...、BUFn3經由TSV TSV13、TSV23、...、TSVn3而輸出輸出資料DQ2_0、DQ2_1、...、DQ2_n。該等I/O緩衝器BUF14、BUF24、...、BUFn4經由TSV TSV14、TSV24、...、TSVn4而輸出輸出資料DQ3_0、DQ3_1、...、DQ3_n。

緩衝器控制電路225產生4位元之第1緩衝器啟用信號EN_BUF_1<0:3>。該第1緩衝器啟用信號EN_BUF_1<0:3>之第1位元EN_BUF_1<0>經由第1連接線CL1而啟動I/O緩衝器BUF11、BUF21、...、BUFn1。該第1緩衝器啟用信號EN_BUF_1<0:3>之第2位元EN_BUF_1<1>經由第2連接線CL2而啟動I/O緩衝器BUF12、BUF22、...、BUFn2。該第1緩衝器啟用信號EN_BUF_1<0:3>之第3位元EN_BUF_1<2>經由第3連接線CL3而啟動I/O緩衝器BUF13、BUF23、...、BUFn3。該第1緩衝器啟用信號EN_BUF_1<0:3>之第4位元EN_BUF_1<3>經由第4連接線CL4而啟動I/O緩衝器BUF14、BUF24、...、BUFn4。

圖7及圖8為展示圖6之電路圖中所包括的緩衝器控制電路之非限制性實施例的電路圖。

參看圖7，可使用單次程式化(OTP)來實施緩衝器控制電路225a。或者，參看圖8，可使用電可抹除可程式化唯讀記憶體(EEPROM)來實施緩衝器控制電路225b。

圖9為展示構成圖5中所示之堆疊式半導體記憶體裝置的一個晶片之結構之另一實例的示意性電路圖。

參看圖9，記憶體晶片220b針對每一I/O緩衝器獨立地包括一緩衝器控制電路。舉例而言，I/O緩衝器BUF11由緩衝器控制電路BCC11控制，I/O緩衝器BUF12由緩衝器控制電路BCC12控制，I/O緩衝器BUF13由緩衝器控制電路BCC13控制，且I/O緩衝器BUF14由緩衝器控制電路BCC14控制。類似地，I/O緩衝器BUF21由緩衝器控制電路BCC21控制，I/O緩衝器BUF22由緩衝器控制電路BCC22控制，I/O緩衝器BUF23由緩衝器控制電路BCC23控制，且I/O緩衝器BUF24由緩衝器控制電路BCC24控制。同樣地，I/O緩衝器BUFn1由緩衝器控制電路BCCn1控制，I/O緩衝器BUFn2由緩衝器控制電路BCCn2控制，I/O緩衝器BUFn3由緩衝器控制電路BCCn3控制，且I/O緩衝器BUFn4由緩衝器控制電路BCCn4控制。

圖10及圖11為展示圖9之電路圖中所包括的緩衝器控制電路之非限制性實施例的電路圖。參看圖10，可使用OTP來實施緩衝器控制電路BCC11。或者，參看圖11，可使用EEPROM來實施緩衝器控制電路BCC11。

圖12為展示根據本發明概念之第四實施例的包括堆疊式半導體記憶體裝置之記憶體系統300的橫截面圖。

參看圖12，記憶體系統300包括一處理器晶片310及一半導體記憶體裝置，該半導體記憶體裝置包括堆疊於該處理器晶片310上方之記憶體晶片320、330、340及350。處理器晶片310可包括一記憶體控制器311。

第1記憶體晶片320堆疊於處理器晶片310上方，第2記憶體晶片330堆疊於第1記憶體晶片320上方，第3記憶體晶片340堆疊於第2記憶體晶片330上方，且第4記憶體晶片350堆疊於第3記憶體晶片340上方。TSV TSV1、TSV2、TSV3及TSV4自第4記憶體晶片350穿過至第1記憶體晶片320，且連接至處理器晶片310。

第1 I/O緩衝器321及第2 I/O緩衝器322包括於第1記憶體晶片320中，其分別連接至第1 TSV TSV1及第2 TSV TSV2，且藉由作為2位元信號之第1緩衝器啟用信號EN_BUF_1<0:1>而選擇性地啟動。

第3 I/O緩衝器331及第4 I/O緩衝器332包括於第2記憶體晶片330中，其分別連接至第3 TSV TSV3及第4 TSV TSV4，且藉由作為2位元信號之第2緩衝器啟用信號EN_BUF_2<0:1>而選擇性地啟動。

第5 I/O緩衝器341及第6 I/O緩衝器342包括於第3記憶體晶片340中，其分別連接至第1 TSV TSV1及第2 TSV TSV2，且藉由作為2位元信號之第3緩衝器啟用信號EN_BUF_3<0:1>而選擇性地啟動。

第7 I/O緩衝器351及第8 I/O緩衝器352包括於第4記憶體晶片350中，其分別連接至第3 TSV TSV3及第4 TSV TSV4，且藉由作為2位元信號之第4緩衝器啟用信號EN_BUF_4<0:1>而選擇性地啟動。

因此，包括圖12之堆疊式半導體記憶體裝置的記憶體系統可不同於圖4之實例。舉例而言，記憶體晶片320、330、340及350並未連接至所有該等TSV TSV1、TSV2、TSV3及TSV4。實情為，記憶體晶片320、330、340及350中之每一者連接至該等TSV TSV1、TSV2、TSV3及TSV4中之兩者，但實例實施例不限於此。

圖12之記憶體系統在第2 TSV TSV2之點DP1中具有缺陷(諸如，斷開狀態)，且在第4 TSV TSV4之點DP2中具有缺陷。在第2 TSV TSV2之DP1與處理器晶片310之間可能存在通信。因此，在連接至具有缺陷之第2 TSV TSV2的I/O緩衝器322及342之中，啟動位於缺陷點DP1正下方之第1記憶體晶片320中所包括的第2 I/O緩衝器322。又，在第4 TSV TSV4之DP2與處理器晶片310之間可能存在通信。因此，在連接至具有缺陷之第4 TSV TSV4的I/O緩衝器332及352之間，啟動位於缺陷點DP2正下方之第2記憶體晶片330中所包括的第4 I/O緩衝器332。

由於第1記憶體晶片320中所包括之第2 I/O緩衝器322已啟動，因此在連接至第1 TSV TSV1之I/O緩衝器321及341之間，啟動第3記憶體晶片340中所包括的第5 I/O緩衝器341。由於第2記憶體晶片330中所包括之第4 I/O緩衝器332已啟動，因此在連接至第3 TSV TSV3之I/O緩衝器331及351之間，啟動第4記憶體晶片350中所包括的第7 I/O緩衝器351。

圖13為展示根據本發明概念之第五實施例的包括堆疊式半導體記憶體裝置之記憶體系統400的橫截面圖。

參看圖13，記憶體系統400包括一處理器晶片410及一堆疊式半導體記憶體裝置，該堆疊式半導體記憶體裝置包括堆疊於該處理器晶片410上方之記憶體晶片420、430、440及450。處理器晶片410可包括一記憶體控制器411。

第1記憶體晶片420堆疊於處理器晶片410上方，第2記憶體晶片430堆疊於第1記憶體晶片420上方，第3記憶體晶片440堆疊於第2記憶體晶片430上方，且第4記憶體晶片450堆疊於第3記憶體晶片440上方。TSV TSV11、TSV12、TSV13、TSV14、TSV15、TSV16、TSV17及TSV18自第4記憶體晶片450穿過至第1記憶體晶片420，且連接至處理器晶片410。TSV TSV11、TSV12、TSV13及TSV14傳送位址/命令ADD/CMD，且TSV TSV15、TSV16、TSV17及TSV18傳送資料DQ。

第1至第4 I/O緩衝器421、422、423及424包括於第1記憶體晶片420中，其分別連接至第1至第4 TSV TSV11、TSV12、TSV13及TSV14，且藉由作為4位元信號之第1緩衝器啟用信號EN_ABUF_1<0:3>而選擇性地啟動。第5至第8 I/O緩衝器425、426、427、428包括於第1記憶體晶片420中，其分別連接至第5至第8 TSV TSV15、TSV16、TSV17及TSV18，且藉由作為4位元信號之第2緩衝器啟用信號EN_DBUF_1<0:3>而選擇性地啟動。

第9至第12 I/O緩衝器431、432、433及434包括於第2記憶體晶片430中，其分別連接至第1至第4 TSV TSV11、TSV12、TSV13及TSV14，且藉由作為4位元信號之第3緩衝器啟用信號EN_ABUF_2<0:3>而選擇性地啟動。第13至第16 I/O緩衝器435、436、437、438包括於第2記憶體晶片430中，其分別連接至第5至第8 TSV TSV15、TSV16、TSV17及TSV18，且藉由作為4位元信號之第4緩衝器啟用信號EN_DBUF_2<0:3>而選擇性地啟動。

第17至第20 I/O緩衝器441、442、443及444包括於第3記憶體晶片440中，其分別連接至第1至第4 TSV TSV11、TSV12、TSV13及TSV14，且藉由作為4位元信號之第5緩衝器啟用信號EN_ABUF_3<0:3>而選擇性地啟動。第21至第24 I/O緩衝器445、446、447、448包括於第3記憶體晶片440中，其分別連接至第5至第8 TSV TSV15、TSV16、TSV17及TSV18，且藉由作為4位元信號之第6緩衝器啟用信號EN_DBUF_3<0:3>而選擇性地啟動。

第25至第28 I/O緩衝器451、452、453及454包括於第4記憶體晶片450中，其分別連接至第1至第4 TSV TSV11、TSV12、TSV13及TSV14，且藉由作為4位元信號之第7緩衝器啟用信號EN_ABUF_4<0:3>而選擇性地啟動。第29至第32 I/O緩衝器455、456、457、458包括於第4記憶體晶片450中，其分別連接至第5至第8 TSV TSV15、TSV16、TSV17及TSV18，且藉由作為4位元信號之第8緩衝器啟用信號EN_DBUF_4<0:3>而選擇性地啟動。

在圖13之實施例中，第1緩衝器啟用信號EN_ABUF_1<0:3>、第3緩衝器啟用信號EN_ABUF_2<0:3>、第5緩衝器啟用信號EN_ABUF_3<0:3>及第7緩衝器啟用信號EN_ABUF_4<0:3>控制連接至針對命令/位址之第1至第4 TSV TSV11、TSV12、TSV13及TSV14的I/O緩衝器。第2緩衝器啟用信號EN_DBUF_1<0:3>、第4緩衝器啟用信號EN_DBUF_2<0:3>、第6緩衝器啟用信號EN_DBUF_3<0:3>及第8緩衝器啟用信號EN_DBUF_4<0:3>控制連接至針對資料之第5至第8 TSV TSV15、TSV16、TSV17及TSV18的I/O緩衝器。

若第6 TSV TSV16在第1記憶體晶片420與第2記憶體晶片430之間的點DP1中存在缺陷，且第8 TSV TSV18在第3記憶體晶片440與第4記憶體晶片450之間的點DP2中存在缺陷，則啟動連接至第6 TSV TSV16之第1記憶體晶片420的第6 I/O緩衝器426，且啟動連接至第8 TSV TSV18之第3記憶體緩衝器440的第24 I/O緩衝器448。

由於第1記憶體晶片420中所包括之第6 I/O緩衝器426已啟動，因此在連接至第5 TSV TSV15之I/O緩衝器425、435、445及455之中，啟動第2記憶體晶片430中所包括的第13 I/O緩衝器435。又，由於第3記憶體晶片440中所包括之第24 I/O緩衝器448已啟動，因此在連接至第7 TSV TSV17之I/O緩衝器427、437、447及457之中，啟動第4記憶體晶片450中所包括的第31 I/O緩衝器457。

若資料映射由於缺陷TSV而改變，則位址/命令(ADD/CMD)映射亦根據該經改變之資料映射而改變。在圖13之實例中，在連接至針對資料之TSV的I/O緩衝器之中，啟動連接至第5 TSV TSV15之第13 I/O緩衝器435，啟動連接至第6 TSV TSV16之第6 I/O緩衝器426，啟動連接至第7 TSV TSV17之第31 I/O緩衝器457，且啟動連接至第8 TSV TSV18之第24 I/O緩衝器448。因此，在連接至針對位址/命令(ADD/CMD)之TSV的I/O緩衝器之中，可啟動連接至第1 TSV TSV11之第9 I/O緩衝器431，可啟動連接至第12 TSV TSV12之第2 I/O緩衝器422，可啟動連接至第3 TSV TSV13之第27 I/O緩衝器453，且可啟動連接至第4 TSV TSV14之第20 I/O緩衝器444。

圖14為展示根據本發明概念之第六實施例的包括堆疊式半導體記憶體裝置之記憶體系統400a的橫截面圖。

在圖14之記憶體系統400a中，用於產生緩衝器啟用信號之緩衝器控制電路429、439、449及459分別建置於記憶體晶片420a、430a、440a及450a中。可如結合圖13之處理器晶片410來描述圖14之處理器晶片410a。由於圖14之記憶體系統400a之操作類似於圖13中所展示之記憶體系統400的操作，因此為簡潔起見已省略對圖14之記憶體系統400a之操作的描述。

圖15為展示根據本發明概念之第七實施例的包括堆疊式半導體記憶體裝置之記憶體系統400b的橫截面圖。

可如結合圖13之處理器晶片410來描述圖15之處理器晶片410b。又，可如結合圖13之記憶體晶片420、430、440及450來描述記憶體晶片420b、430b、440b及450b。參看圖15，若在記憶體系統400b中針對位址/命令(ADD/CMD)之TSV存在缺陷，則資料映射改變。

圖15之記憶體系統400b在第2 TSV TSV12之點DP3及第4 TSV TSV14之點DP4中存在缺陷。在連接至針對位址/命令(ADD/CMD)之TSV的I/O緩衝器之中，啟動連接至第1 TSV TSV11之第9 I/O緩衝器431，啟動連接至第2 TSV TSV12之第2 I/O緩衝器422，啟動連接至第3 TSV TSV13之第27 I/O緩衝器453，且啟動連接至第4 TSV TSV14之第20 I/O緩衝器444。因此，在連接至針對資料之TSV的I/O緩衝器之中，可啟動連接至第5 TSV TSV15之第13 I/O緩衝器435，可啟動連接至第6 TSV TSV16之第6 I/O緩衝器426，可啟動連接至第7 TSV TSV17之第31 I/O緩衝器457，且可啟動連接至第8 TSV TSV18之第24 I/O緩衝器448。

若堆疊式半導體記憶體裝置之資料映射改變，則處理器晶片410b應將經改變之資料匯流排映射恢復至原始資料匯流排映射。

圖16為展示圖13、圖14及圖15之記憶體系統中用於將經改變之資料映射恢復至原始資料匯流排映射的修復電路412之電路圖。

參看圖16，修復電路412包括連接至TSV TSV15、TSV16、TSV17及TSV18之解多工器DM1、DM2、DM3及DM4。回應於控制信號CTRL，修復電路412將資料DQ0、DQ1、DQ2及DQ3提供至TSV TSV15、TSV16、TSV17及TSV18中之一者。該控制信號CTRL可基於映射表而獲得，且可由處理器晶片410對記憶體晶片執行訓練操作而獲得。

圖17為展示根據本發明概念之實例實施例的修復堆疊式半導體記憶體裝置中之TSV缺陷之方法的流程圖。

參看圖17，可經由以下步驟來修復堆疊式半導體記憶體裝置之TSV缺陷。

在步驟S10中，將I/O緩衝器耦接於記憶體晶片中之全部或部分與TSV中之全部或部分之間。

在步驟S20中，基於該等TSV之狀態而選擇性地啟動I/O緩衝器。

圖18為展示圖17之TSV缺陷修復方法中的選擇性地啟動I/O緩衝器之步驟之一實例的流程圖。

參看圖18，選擇性地啟動I/O緩衝器之步驟可包括以下步驟。

在步驟S21中，在連接至缺陷TSV之I/O緩衝器之中，啟動位於缺陷點下方之記憶體晶片中所包括的I/O緩衝器。

在步驟S22中，啟動連接至非缺陷TSV之I/O緩衝器。

圖19為展示圖17之TSV缺陷修復方法中的選擇性地啟動I/O緩衝器之步驟之另一實例的流程圖。

參看圖19，選擇性地啟動I/O緩衝器之步驟可包括以下步驟。

在步驟S23中，歸因於針對資料之TSV中之部分的缺陷而改變資料匯流排映射。

在步驟S24中，改變位址/命令匯流排映射。

在步驟S25中，將經改變之資料匯流排映射恢復至原始資料匯流排映射。

如本文中所論述，本發明概念之若干實施例可應用於包括堆疊式半導體記憶體裝置之記憶體系統。

根據本發明概念之非限制性實施例，堆疊式半導體裝置基於TSV之缺陷狀態而選擇性地啟動連接至TSV之記憶體晶片中所包括的I/O緩衝器。

根據本發明概念之非限制性實施例，堆疊式半導體記憶體裝置及包括其之記憶體系統可增加製造良率。

前述內容僅說明各種實施例，且不應被解釋為限於該等實施例。雖然已描述了一些非限制性實施例，但熟習此項技術者將易於瞭解，在實質上不脫離本文中之新穎教示及優點的情況下，許多修改係可能的。因此，所有此等修改均意欲包括於如申請專利範圍中所界定之本發明概念之範疇中。在申請專利範圍中，裝置附加功能子句意欲涵蓋本文中經描述為執行所述功能之結構，且不僅涵蓋結構等效物而且亦涵蓋等效結構。因此，應理解，前述內容僅說明各種實施例，且不應被解釋為限於所揭示之特定實施例，且對所揭示實施例之修改以及其他實施例意欲包括於隨附申請專利範圍之範疇中。

100．．．記憶體系統

100a．．．記憶體系統

110．．．處理器晶片

120．．．記憶體晶片

120a．．．記憶體晶片

121．．．記憶體組

122．．．記憶體組

123．．．記憶體組

124．．．記憶體組

130．．．記憶體晶片

140．．．記憶體晶片

150．．．記憶體晶片

161．．．直通矽穿孔(TSV)

161a．．．直通矽穿孔(TSV)

200．．．記憶體系統

200a．．．記憶體系統

210．．．處理器晶片

210a．．．處理器晶片

211．．．記憶體控制器

220．．．記憶體晶片

220a．．．記憶體晶片

220b．．．記憶體晶片

221．．．第1 I/O緩衝器

222．．．第2 I/O緩衝器

223．．．第3 I/O緩衝器

224．．．第4 I/O緩衝器

225．．．第1緩衝器控制電路

225a．．．緩衝器控制電路

225b．．．緩衝器控制電路

230．．．記憶體晶片

230a．．．記憶體晶片

231．．．第5 I/O緩衝器

232．．．第6 I/O緩衝器

233．．．第7 I/O緩衝器

234．．．第8 I/O緩衝器

235．．．第2緩衝器控制電路

240．．．記憶體晶片

240a．．．記憶體晶片

241．．．第9 I/O緩衝器

242．．．第10 I/O緩衝器

243．．．第11 I/O緩衝器

244．．．第12 I/O緩衝器

245．．．第3緩衝器控制電路

250．．．記憶體晶片

250a．．．記憶體晶片

251．．．第13 I/O緩衝器

252．．．第14 I/O緩衝器

253．．．第15 I/O緩衝器

254．．．第16 I/O緩衝器

255．．．第4緩衝器控制電路

300．．．記憶體系統

310．．．處理器晶片

311．．．記憶體控制器

320．．．記憶體晶片

321．．．第1 I/O緩衝器

322．．．第2 I/O緩衝器

330．．．記憶體晶片

331．．．第3 I/O緩衝器

332．．．第4 I/O緩衝器

340．．．記憶體晶片

341．．．第5 I/O緩衝器

342．．．第6 I/O緩衝器

350．．．記憶體晶片

351．．．第7 I/O緩衝器

352．．．第8 I/O緩衝器

400．．．記憶體系統

400a．．．記憶體系統

400b．．．記憶體系統

410．．．處理器晶片

410a．．．處理器晶片

410b．．．處理器晶片

411．．．記憶體控制器

412．．．修復電路

420．．．記憶體晶片

420a．．．記憶體晶片

420b．．．記憶體晶片

421．．．第1 I/O緩衝器

422．．．第2 I/O緩衝器

423．．．第3 I/O緩衝器

424．．．第4 I/O緩衝器

425．．．第5 I/O緩衝器

426．．．第6 I/O緩衝器

427．．．第7 I/O緩衝器

428．．．第8 I/O緩衝器

429．．．緩衝器控制電路

430．．．記憶體晶片

430a．．．記憶體晶片

430b．．．記憶體晶片

431．．．第9 I/O緩衝器

432．．．第10 I/O緩衝器

433．．．第11 I/O緩衝器

434．．．第12 I/O緩衝器

435．．．第13 I/O緩衝器

436．．．第14 I/O緩衝器

437．．．第15 I/O緩衝器

438．．．第16 I/O緩衝器

439．．．緩衝器控制電路

440．．．記憶體晶片

440a．．．記憶體晶片

440b．．．記憶體晶片

441．．．第17 I/O緩衝器

442．．．第18 I/O緩衝器

443．．．第19 I/O緩衝器

444．．．第20 I/O緩衝器

445．．．第21 I/O緩衝器

446．．．第22 I/O緩衝器

447．．．第23 I/O緩衝器

448．．．第24 I/O緩衝器

449．．．緩衝器控制電路

450．．．記憶體晶片

450a．．．記憶體晶片

450b．．．記憶體晶片

451．．．第25 I/O緩衝器

452．．．第26 I/O緩衝器

453．．．第27 I/O緩衝器

454．．．第28 I/O緩衝器

455．．．第29 I/O緩衝器

456．．．第30 I/O緩衝器

457．．．第31 I/O緩衝器

458．．．第32 I/O緩衝器

459．．．緩衝器控制電路

BCC11．．．緩衝器控制電路

BCC12．．．緩衝器控制電路

BCC13．．．緩衝器控制電路

BCC14．．．緩衝器控制電路

BCC21．．．緩衝器控制電路

BCC22．．．緩衝器控制電路

BCC23．．．緩衝器控制電路

BCC24．．．緩衝器控制電路

BCCn1．．．緩衝器控制電路

BCCn2．．．緩衝器控制電路

BCCn3．．．緩衝器控制電路

BCCn4．．．緩衝器控制電路

BUF11．．．I/O緩衝器

BUF12．．．I/O緩衝器

BUF13．．．I/O緩衝器

BUF14．．．I/O緩衝器

BUF21．．．I/O緩衝器

BUF22．．．I/O緩衝器

BUF23．．．I/O緩衝器

BUF24．．．I/O緩衝器

BUFn1．．．I/O緩衝器

BUFn2．．．I/O緩衝器

BUFn3．．．I/O緩衝器

BUFn4．．．I/O緩衝器

CL1．．．第1連接線

CL2．．．第2連接線

CL3．．．第3連接線

CL4．．．第4連接線

DM1．．．解多工器

DM2．．．解多工器

DM3．．．解多工器

DM4．．．解多工器

DP1．．．缺陷點

DP2．．．缺陷點

DP3．．．缺陷點

DP4．．．缺陷點

TSV1．．．第1直通矽穿孔(TSV)

TSV11．．．直通矽穿孔(TSV)

TSV12．．．直通矽穿孔(TSV)

TSV13．．．直通矽穿孔(TSV)

TSV14．．．直通矽穿孔(TSV)

TSV15．．．直通矽穿孔(TSV)

TSV16．．．直通矽穿孔(TSV)

TSV17．．．直通矽穿孔(TSV)

TSV18．．．直通矽穿孔(TSV)

TSV2．．．第2直通矽穿孔(TSV)

TSV21．．．直通矽穿孔(TSV)

TSV22．．．直通矽穿孔(TSV)

TSV23．．．直通矽穿孔(TSV)

TSV24．．．直通矽穿孔(TSV)

TSV3．．．第3直通矽穿孔(TSV)

TSV4．．．第4直通矽穿孔(TSV)

TSVn1．．．直通矽穿孔(TSV)

TSVn2．．．直通矽穿孔(TSV)

TSVn3．．．直通矽穿孔(TSV)

TSVn4．．．直通矽穿孔(TSV)

圖1為展示根據本發明概念之第一實施例的包括堆疊式半導體記憶體裝置之記憶體系統的示意性橫截面圖；

圖2為展示圖1之記憶體系統中所包括之記憶體晶片的結構之一實例的平面圖；

圖3為展示圖1之記憶體系統之三維結構的示意性透視圖；

圖4為展示根據本發明概念之第二實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖5為展示根據本發明概念之第三實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖6為展示構成圖5中所展示之堆疊式半導體記憶體裝置的晶片之結構之一實例的示意性電路圖；

圖7為展示圖6之電路圖中所包括的緩衝器控制電路之一非限制性實施例的電路圖；

圖8為展示圖6之電路圖中所包括的緩衝器控制電路之另一非限制性實施例的電路圖；

圖9為展示構成圖5中所展示之堆疊式半導體記憶體裝置的晶片之結構之另一實例的示意性電路圖；

圖10為展示圖9之電路圖中所包括的緩衝器控制電路之一實例的電路圖；

圖11為展示圖9之電路圖中所包括的緩衝器控制電路之另一實例的電路圖；

圖12為展示根據本發明概念之第四實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖13為展示根據本發明概念之第五實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖14為展示根據本發明概念之第六實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖15為展示根據本發明概念之第七實施例的包括堆疊式半導體記憶體裝置之記憶體系統的橫截面圖；

圖16為展示圖13、圖14及圖15之記憶體系統中的用於將經改變之資料映射恢復至原始資料匯流排映射之修復電路的電路圖；

圖17為展示根據本發明概念之實施例的修復堆疊式半導體記憶體裝置中之TSV缺陷之方法的流程圖；

圖18為展示圖17之TSV缺陷修復方法中的選擇性地啟動I/O緩衝器之步驟之一實例的流程圖；及