TWI543188B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明之多種具體實施例關於一種半導體裝置。尤其是某些具體實施例關於一種三維(3D,3-dimensional)半導體裝置，其包括在其中堆疊的複數晶片。

在增加半導體裝置整合度之工作當中，已經發展出一種三維半導體裝置，其中為已堆疊與封裝之複數晶片。因為在其中堆疊兩個或更多的晶片，該三維半導體裝置可在相同空間中達到最大的整合度。

已存在有多種架構來實施該三維半導體裝置。在其中存在有一種架構，其中堆疊具有相同結構的複數晶片，且該等堆疊的晶片使用如金屬線的電線彼此耦合，使得它們可做為一單一半導體裝置來操作。

同時，近年來在本技術中已揭示一種矽穿孔(TSV,through-silicon via)式的半導體裝置，其中矽穿孔形成直通複數堆疊的晶片，使得所有該等晶片彼此以電性連接。因為在TSV式的半導體裝置中該等晶片經由垂直直通該等晶片的矽穿孔而彼此電性連接，相較於個別的晶片經由環繞該等晶片邊緣所提供之接合線路而彼此電性連接的一種半導體裝置，其有可能有效率地減少封裝的尺寸。但是，該等TSV連接在該等晶片中需要通孔，當該等TSV的數目增加時，會降低一晶片的配線限度。

第1圖為一種半導體裝置之典型組態的架構圖。在第1圖中，一半導體裝置10具有一種結構，其中兩個晶片，即主控晶片(Master)與從屬晶片(Slave)經由TSV 11彼此電性連接。概言之，因為一三維半導體裝置係經由操作成為一主控晶片的一晶片而與其它裝置連接，該第二晶片Slave經由TSV 11傳送儲存在一記憶胞區塊12中的資料，且該資料經由該第一晶片Master的一讀取控制單元13輸出至一墊15。該第二晶片Slave經由該墊15、該第一晶片Master的一寫入控制單元14與TSV 11接收資料，並將接收的資料儲存在該記憶胞區塊12中。在此方面，TSV 11電性連接該第一晶片Master的資料輸入/輸出線GIO1<0:n>至該第二晶片Slave的資料輸入/輸出線GIO2<0:n>。但是在這種案例中，由於大量的資料輸入/輸出線GIO1<0:n>與GIO2<0:n>，TSV 11的數目即會增加。該半導體裝置接收一序列資料，轉換該序列資料成為一並列資料，並將該並列資料儲存在一組記憶胞，或是轉換該並列資料成為序列資料，並經由一墊輸出該序列資料。因此，用於傳送該並列資料的該等資料輸入/輸出線之數目例如可為64、128、256或更多。因此，用於將該等資料輸入/輸出線連接在一起的TSV數目亦會由於該等大量的資料輸入/輸出線而增加。由於該等增加的TSV，可能難以充份地確保一晶片製造面積。

第2圖所示為一種半導體裝置之另一典型組態的示意圖。在第2圖中，組成半導體裝置20之兩個晶片Master、Slave所示為具有相同的結構，不同於第1圖。意即，半導體裝置20之組態中，資料輸入/輸出線GIO1<0:n>與GIO2<0:n>並未個別地經由TSV 21電性互連，而是墊22與23經由TSV 21彼此電性連接。因此，所需要之TSV 21的數目對應於墊22與墊23的數目。概言之，因為墊22與墊23的數目小於資料輸入/輸出線GIO1<0:n>與GIO2<0:n>的數目，半導體裝置20相較於第1圖所示的半導體裝置10只需較少數目的TSV。但是，半導體裝置20的組態使其非常難以調整該輸出資料的時序，並會增加電流消耗量。意即，因為在每個晶片中多種資料信號行經不同長度的路徑，在該資料的輸出時序可能發生偏離。另外，因為對於TSV 21所承受的負載非常大，用於驅動在TSV 21上傳送的資料之電流消耗量會增加。

因此，有需要一種改良的半導體裝置，其能夠改善其作業效能，並減少TSV的數目。

為了達成這些優點並根據本發明之目的，如此處所實施與廣泛之說明，本發明的一種示例性態樣可以提供一種包括多晶片模組的半導體裝置，該多晶片模組包括一第一晶片與一第二晶片，其包含：在該第一晶片中的一第一資料線，其用於承載第一讀取資料；在該第一晶片中的一第一控制器，其配置成基於自該第一資料線傳送的第一讀取資料，在該第一晶片中的一第一輸出資料線上產生第一輸出資料；一第一資料傳送器，其配置成電性連接該第一輸出資料線至該第二晶片。

在本發明另一示例性態樣中，一種半導體裝置可包含：一第一晶片資料輸入/輸出線；一第一晶片寫入控制單元，其配置成經由一墊接收資料輸入，以產生一第一晶片輸入資料，且傳送該第一晶片輸入資料至該第一晶片資料輸入/輸出線；及一寫入資料傳輸單元，其配置成在該墊與該第一晶片寫入控制單元之間電性連接一第一晶片至一第二晶片，且經由該墊傳送該資料輸入至該第二晶片。

在本發明另一示例性態樣中，一種半導體裝置可包含：一第一晶片寫入控制單元，其配置成經由一墊接收資料輸入，以產生一第一晶片輸入資料，且傳送該第一晶片輸入資料至一第一晶片資料輸入/輸出線；一第一晶片讀取控制單元，其配置成接收自該第一晶片資料輸入/輸出線傳送的資料，以產生第一晶片輸出資料；一第二晶片寫入控制單元，其配置成經由該墊接收該資料輸入，以產生第二晶片輸入資料，且傳送該第二晶片輸入資料至一第二晶片資料輸入/輸出線；一第二晶片讀取控制單元，其配置成接收自該第二晶片資料輸入/輸出線傳送的資料，以產生第二晶片輸出資料；一寫入資料傳輸單元，其配置成將該墊、該第一晶片寫入控制單元及該第二晶片寫入控制單元彼此電性連接；及一讀取資料傳輸單元，其配置成將該墊、該第一晶片讀取控制單元及該第二晶片讀取控制單元彼此電性連接。

在本發明另一示例性態樣中，一種半導體裝置可包含：一第一晶片讀取控制單元，其配置成基於儲存在一第一晶片的一記憶胞中的資料產生第一晶片輸出資料；一第一晶片墊，其配置成耦合至該第一晶片讀取控制單元，並輸出該第一晶片輸出資料；一讀取資料傳輸單元，其配置成耦合至該第一晶片讀取控制單元與該第一晶片墊，並傳送該第一晶片輸出資料至一第二晶片；及一第一晶片墊控制單元，其配置成控制是否要啟動該第一晶片墊以回應晶片資訊。

本發明之額外目的與好處將在以下的說明當中部份地提出，而一部份亦可由說明當中瞭解，或可由實施本發明中習得。本發明的目的與好處將藉由在附屬申請專利範圍中特定指出的元件及組合進行瞭解與取得。

應可瞭解到前述的揭示說明及以下的詳細說明皆僅為範例性及說明性，並非如申請專利範圍一般限制本發明。

現在將對符合本發明之示例性具體實施例進行詳細參照，其示例皆例示於該等附屬圖式當中。只要可能的話，相同的參考編號將於所有圖式中用於參照到相同或類似的零件。

第3圖為根據本發明一示例性具體實施例之一半導體裝置的組態之架構圖。在第3圖中，半導體裝置100示例性地顯示包括一主控晶片Master與一從屬晶片Slave，其中該主控晶片Master與該從屬晶片Slave被堆疊以形成一單一半導體裝置，並經由TSV彼此電性連接。在該示例性具體實施例中，為了方便起見，該等兩個晶片顯示成堆疊如第3圖所示。但是，可堆疊兩個以上的從屬晶片來形成一單一半導體裝置。在第3圖中，該從屬晶片Slave與該主控晶片Master具有相同的組態。但是，本發明並不限於此。例如，該等晶片之組態可根據應用而改變，除了本發明的基本元件之外。半導體裝置100配置成經由該主控晶片Master的一第一晶片墊114與外部連接。

做為一例示性示例，該主控晶片Master例示為包括一記憶胞區塊111、一第一晶片寫入控制單元112、一第一晶片讀取控制單元113與一第一晶片墊114。同樣地，該從屬晶片Slave例示為包括一記憶胞區塊121、一第二晶片寫入控制單元122、一第二晶片讀取控制單元123與一第二晶片墊124。

在該示例性示例中，該主控晶片Master與該從屬晶片Slave經由一寫入資料傳輸單元(WTSV,Write data transmission unit)101與一讀取資料傳輸單元(RTSV,Read data transmission unit)102彼此電性連接。該寫入資料傳輸單元101電性連接該第一晶片寫入控制單元112與該第一晶片墊114之間的一資料線至該第二晶片寫入控制單元122與該第二晶片墊124之間的一資料線。該讀取資料傳輸單元102電性連接該第一晶片讀取控制單元113與該第一晶片墊114之間的一資料線至該第二晶片讀取控制單元123與該第二晶片墊124之間的一資料線。因此，在根據該具體實施例的半導體裝置中，該第一晶片墊114與該第二晶片墊124彼此未電性連接。而是不同於該典型的組態，該電性連接是在第一晶片墊114與第二晶片墊124之前。另外，因為該半導體裝置之每一者獨立地包括該寫入資料傳輸單元101與該讀取資料傳輸單元102，要儲存之資料的一傳輸路徑被設定為獨立於要被輸出之資料的一傳輸路徑。利用這種組態，在一寫入作業中的資料傳輸與在一讀取作業中的資料傳輸由獨立的傳輸單元來執行，使得其有可能以高速準確地執行該寫入作業與該讀取作業。

在該示例性具體實施例中，該寫入資料傳輸單元101與該讀取資料傳輸單元102例示為矽穿孔(TSV)。但是，本發明並不限於此。該寫入資料傳輸單元101與該讀取資料傳輸單元102示例性地個別包括一或多個TSV。當該寫入資料傳輸單元101與該讀取資料傳輸單元102包括兩個或更多的TSV，其有可能在該寫入作業與該讀取作業中以高速準確地傳送資料。

該第一晶片寫入控制單元112配置成基於由該第一晶片墊114輸入的資料來產生一第一晶片輸入資料DIN1，並傳送該第一晶片輸入資料DIN1至一第一資料輸入/輸出線GIO1<0:n>。該傳送的資料被儲存在該記憶胞區塊111中。經由該第一晶片墊114輸入的資料為序列資料，而該第一晶片輸入資料DIN1為並列資料。因此，用於連接該第一晶片寫入控制單元112至該第一晶片墊114的線，其數目遠小於該第一資料輸入/輸出線GIO1<0:n>。因此，在根據該具體實施例的半導體裝置100中，相較於第1圖所示之典型的半導體裝置10，其有可能減少用於晶片之間電性連接的TSV數目。

同時，儲存在該記憶胞區塊111中的資料可經由該等第一資料輸入/輸出線GIO1<0:n>被傳送至該第一晶片讀取控制單元113，而該第一晶片讀取控制單元113配置成基於在該等第一資料輸入/輸出線GIO1<0:n>上傳送的資料來產生一第一晶片輸出資料DOUT1。在該等第一資料輸入/輸出線GIO1<0:n>上傳送的資料為並列資料，而該第一晶片輸出資料DOUT1為序列資料。

在某些實例中，在該從屬晶片Slave中提供的第二晶片寫入控制單元122並未自該第二晶片墊124接收資料，而是經由寫入資料傳輸單元101。該第二晶片寫入控制單元122配置成接收經由該第一晶片墊114與寫入資料傳輸單元101傳送的資料。該第二晶片寫入控制單元122配置成基於自該寫入資料傳輸單元101傳送的資料產生一第二晶片輸入資料DIN2，並輸出該第二晶片輸入資料DIN2至一第二資料輸入/輸出線GIO2<0:n>。在該等第二資料輸入/輸出線GIO2<0:n>上傳送的該第二晶片輸入資料DIN2被儲存在該記憶胞區塊121中。經由該第一晶片墊114與該第二晶片寫入控制單元122傳送的資料為序列資料，且該第二晶片輸入資料DIN2為並列資料。

同時，儲存在該記憶胞區塊121中的資料在該等第二資料輸入/輸出線GIO2<0:n>上被傳送至該第二晶片讀取控制單元123。該第二晶片讀取控制單元123配置成基於在該等第二資料輸入/輸出線GIO2<0:n>上傳送的資料產生一第二晶片輸出資料DOUT2。在某些實例中，該第二晶片輸出資料DOUT2並未經由該第二晶片墊124傳送至該主控晶片Master，而是經由讀取資料傳輸單元102。該第二晶片輸出資料DOUT2可經由讀取資料傳輸單元102被傳送至該主控晶片Master，並經由該第一晶片墊114輸出至外部。在該等第二資料輸入/輸出線GIO2<0:n>上傳送的資料為並列資料，且該第二晶片輸出資料DOUT2為並列資料。

在第3圖中，根據該示例性具體實施例的半導體裝置100例示為額外地包括輸出時序調整單元115、125。在第3圖中，因為半導體裝置100顯示為包括具有相同結構的兩個晶片，該輸出時序調整單元115提供在該主控晶片Master中，而該輸出時序調整單元125提供在該從屬晶片Slave中。但是，輸出時序調整單元115與125僅可提供在該主控晶片Master中。該輸出時序調整單元115配置成使得該第一晶片輸出資料DOUT1之輸出時序實質上符合於該第二晶片輸出資料DOUT2的輸出時序。意即，該輸出時序調整單元115配置成使得由一讀取作業的開始至該第一晶片輸出資料DOUT1的輸出之時間實質地符合由該讀取作業的開始至該第二晶片輸出資料DOUT2的輸出之時間。在第3圖中，因為由該主控晶片Master產生的第一晶片輸出資料DOUT1被傳送至該第一晶片墊114所通過的路徑之長度短於由該從屬晶片Slave產生的該第二晶片輸出資料DOUT2被傳送至該第一晶片墊114所通過的路徑之長度，在該讀取作業開始之後該第一晶片輸出資料DOUT1到達該第一晶片墊114的時間與該第二晶片輸出資料DOUT2到達該第一晶片墊114的時間之間可能會發生偏離。在此方面，該輸出時序調整單元115可被提供來補償該偏離。該輸出時序調整單元115可包括一延遲電路。在該示例性具體實施例中，該輸出時序調整單元115執行一項作業以使得第一晶片輸出資料DOUT1被延遲與該第二晶片輸出資料DOUT2一樣多，使得其有可能使得該第一晶片輸出資料DOUT1到達該第一晶片墊114的時間實質上相同於當該第二晶片輸出資料DOUT2到達該第一晶片墊114的時間。

第4圖為根據另一示例性具體實施例之一半導體裝置的組態之架構圖。在第4圖中，一半導體裝置200顯示為除了第3圖所示的半導體裝置100之該等元件之外，額外地包括第一晶片墊控制單元216與第二晶片墊控制單元226。另外，第一晶片寫入控制單元212與第二晶片寫入控制單元222配置成個別地由第一晶片選擇信號CS1與第二晶片選擇信號CS2進行控制。第一晶片墊控制單元216與第二晶片墊控制單元226配置成基於晶片資訊個別地決定是否要啟動第一晶片墊214與第二晶片墊224。該晶片資訊用於在複數晶片當中指定一主控晶片與一從屬晶片。例如，因為該第一晶片墊控制單元216提供在該主控晶片Master中，該第一晶片墊控制單元216基於指定該主控晶片的晶片資訊啟動該第一晶片墊214。因為該第二晶片墊控制單元226提供在該從屬晶片Slave中，該第二晶片墊控制單元226基於指定該從屬晶片的晶片資訊關閉該第二晶片墊224。第一晶片墊控制單元216與第二晶片墊控制單元226配置成接收相對應的晶片資訊，並個別地產生第一晶片墊控制信號CP1與第二晶片墊控制信號CP2。該半導體裝置200關閉該第二晶片墊224，藉此使得由一第二晶片讀取控制單元223產生的該第二晶片輸出資料DOUT2經由一讀取資料傳輸單元(RTSV)202傳送至該主控晶片Master。另外，半導體裝置200僅啟動該第一晶片墊214，藉此使得該等第一晶片輸出資料DOUT1與第二晶片輸出資料DOUT2經由該第一晶片墊214輸出。

該等第一晶片選擇信號CS1與第二晶片選擇信號CS2為一種命令信號，用於在該主控晶片Master與該從屬晶片Slave當中指定要操作的一晶片，例如為一種可由一控制器輸入的信號。因此，該第一晶片寫入控制單元212在當該第一晶片選擇信號CS1輸入時即被啟動，而該第二晶片寫入控制單元222在當該第二晶片選擇信號CS2輸入時即被啟動。因此，雖然資料經由該第一晶片墊214與一寫入資料傳輸單元(WTSV)201接收，並傳送至第一晶片寫入控制單元212與第二晶片寫入控制單元222，僅有由該等晶片選擇信號CS1與CS2啟動的該寫入控制單元可執行寫入作業。

第5圖為根據該示例性具體實施例中如第4圖所示之該第二晶片墊控制單元之組態的示意圖。該第一晶片墊控制單元216可與該第二晶片墊控制單元226具有相同的組態。在第5圖中，該第二晶片墊控制單元226可以包括一晶片資訊產生區段510、一晶片資訊識別區段520與一墊控制信號產生區段530。該晶片資訊產生區段510配置成輸出晶片資訊INF2以回應一控制信號CTRL。該晶片資訊識別區段520配置成接收該晶片資訊INF2，並產生一晶片資訊識別信號CI2。該墊控制信號產生區段530配置成產生該第二晶片墊控制信號CP2，其決定是否要啟動該第二晶片墊224以回應該晶片資訊識別信號CI2。

該晶片資訊產生區段510可以包括一NMOS電晶體NM與一熔絲零件。該NMOS電晶體NM由該控制信號CTRL開啟與關閉。該熔絲零件耦合至該NMOS電晶體NM。該熔絲零件透過一熔絲具有晶片資訊。例如，當包括一墊控制單元的一晶片為該從屬晶片Slave時，該熔絲零件的熔絲已被切斷，而當包括該墊控制單元的一晶片為該主控晶片Master時，該熔絲零件的熔絲可能並未切斷。當該熔絲零件的熔絲已經被切斷時，該晶片資訊產生區段510未輸出信號至一節點Nd。但是，當該熔絲零件的熔絲未被切斷時，該晶片資訊產生區段510可以輸出位在低位準的晶片資訊INF2至該節點Nd。

該晶片資訊識別區段520可以包括一PMOS電晶體PM。該PMOS電晶體PM藉由經由其一閘極接收一接地電壓VSS而持續被開啟。該PMOS電晶體PM輸出一外部電壓VDD至處於開啟狀態下的節點Nd。在該具體實施例中，該PMOS電晶體PM的驅動力被設定為小於該晶片資訊產生區段510的NMOS電晶體NM。因此，當未產生該晶片資訊INF2時，該晶片資訊識別區段520可以產生位在一高位準的晶片資訊識別信號CI2。當產生位在低位準之晶片資訊INF2時，該晶片資訊識別區段520可以產生位在低位準之晶片資訊識別信號CI2。

該墊控制信號產生區段530可包括一閂鎖零件LAT，與第一及第二反向器IV1與IV2。該閂鎖零件LAT反轉該晶片資訊識別信號CI2，並儲存一反轉的晶片資訊識別信號，且該等第一反向器IV1與第二反向器IV2驅動該反轉的晶片資訊識別信號來產生該第二晶片墊控制信號CP2。

在該具體實施例中，因為將包括該第二晶片墊控制單元226的晶片操作成該從屬晶片Slave，該熔絲零件的熔絲被切斷。因此，當該控制信號CTRL被輸入時，該晶片資訊產生區段510未輸出信號至該節點Nd。因此，該晶片資訊識別區段520產生位在一高位準的晶片資訊識別信號CT2，而該墊控制信號產生區段530產生一關閉的第二晶片墊控制信號CP2。但是，該第一晶片墊控制單元216產生一啟動的第一晶片墊控制信號CP1。

同時，該控制信號CTRL可以使用關於該半導體裝置200之一啟動作業的任何信號。例如，該控制信號CTRL可為一功率增強信號，用於初始化半導體裝置，或是經由在該晶片製造程序中形成的一接合墊所接收的一接合信號。

根據該具體實施例之半導體裝置200的作業將在以下參照第4圖與第5圖做說明。首先，當該半導體裝置200的啟動作業開始時，因為該控制信號CTRL被啟動，該第一晶片墊控制單元216產生該啟動的第一晶片墊控制信號CP1，而該第二晶片墊控制單元226產生該關閉的第二晶片墊控制信號CP2。

為了執行該主控晶片Master的一寫入作業，當該第一晶片選擇信號CS1被啟動且該第二晶片選擇信號CS2被關閉時，該第一晶片寫入控制單元212被啟動。因此，該第一晶片寫入控制單元212可以經由該第一晶片墊214由外部接收資料，以產生第一晶片輸入資料DIN1，且該第一晶片輸入資料DIN1可在該等第一資料輸入/輸出線GIO1<0:n>上被傳送，並儲存在一記憶胞區塊211中。為了執行該從屬晶片Slave的一寫入作業，當該第一晶片選擇信號CS1被關閉而該第二晶片選擇信號CS2被啟動時，該第二晶片寫入控制單元222被啟動。因此，經由該第一晶片墊214接收的資料經由寫入資料傳輸單元201被傳送至該第二晶片寫入控制單元222。該第二晶片寫入控制單元222可以接收該傳送的資料以產生第二晶片輸入資料DIN2，而第二晶片輸入資料DIN2可在該等第二資料輸入/輸出線GIO2<0:n>上傳送，並儲存在一記憶胞區塊221中。

當執行該主控晶片Master的一讀取作業時，儲存在該記憶胞區塊211中的資料被傳送至該等第一資料輸入/輸出線GIO1<0:n>，且一第一晶片讀取控制單元213由該傳送的資料產生第一晶片輸出資料DOUT1。該第一晶片輸出資料DOUT1在已經由一輸出時序調整單元215延遲一段預定時間之後經由該第一晶片墊214輸出。當執行該從屬晶片Slave的一讀取作業時，儲存在該記憶胞區塊221中的資料被傳送至該等第二資料輸入/輸出線GIO2<0:n>，且該第二晶片讀取控制單元223由該傳送的資料產生第二晶片輸出資料DOUT2。該第二晶片輸出資料DOUT2可經由讀取資料傳輸單元202被傳送至設置在該主控晶片Master中的輸出時序調整單元215，並在已經由該輸出時序調整單元215延遲之後經由該第一晶片墊214輸出。

在該等具體實施例中，兩個晶片係做為一示例來說明。但是，必須注意到本發明之範圍亦可應用到一單一半導體裝置藉由堆疊三個或更多晶片來形成的案例。

以上已經說明一些具體實施例，本技術專業人士將可瞭解到所述的具體實施例僅做為示例。因此，此處所述的半導體裝置並不受限於所述之具體實施例。而是此處所述的裝置必須僅受限於配合以上說明及附屬圖式所依據的申請專利範圍。

10．．．半導體裝置

11．．．矽穿孔

12．．．記憶胞區塊

13．．．讀取控制單元

14．．．寫入控制單元

15．．．墊

20．．．半導體裝置

21．．．矽穿孔

22、23．．．墊

100．．．半導體裝置

101．．．寫入資料傳輸單元

102．．．讀取資料傳輸單元

111．．．記憶胞區塊

112．．．第一晶片寫入控制單元

113．．．第一晶片讀取控制單元

114．．．第一晶片墊

115．．．輸出時序調整單元

121．．．記憶胞區塊

122．．．第二晶片寫入控制單元

123．．．第二晶片讀取控制單元

124．．．第二晶片墊

125．．．輸出時序調整單元

200．．．半導體裝置

201．．．寫入資料傳輸單元

202．．．讀取資料傳輸單元

211．．．記憶胞區塊

212．．．第一晶片寫入控制單元

213．．．第一晶片讀取控制單元

214．．．第一晶片墊

215．．．輸出時序調整單元

216．．．第一晶片墊控制單元

221．．．記憶胞區塊

222．．．第二晶片寫入控制單元

223．．．第二晶片讀取控制單元

224．．．第二晶片墊

225．．．輸出時序調整單元

226．．．第二晶片墊控制單元

510．．．晶片資訊產生區段

520．．．晶片資訊識別區段

530．．．墊控制信號產生區段

該等附屬圖式係加入到本說明書中，並構成為其一部份，該附屬圖式例示符合於本發明之多種具體實施例，並連同該說明用於解釋本發明的原理：

第1圖為一種半導體裝置之典型組態的架構圖。

第2圖所示為一種半導體裝置之另一典型組態的架構圖。

第3圖為根據本發明一具體實施例之一半導體裝置的組態之架構圖。

第4圖為根據本發明另一具體實施例之一半導體裝置的組態之架構圖。

第5圖為根據一具體實施例如第4圖所示之該第二晶片墊控制單元之組態的示意圖。

100．．．半導體裝置

101．．．寫入資料傳輸單元

102．．．讀取資料傳輸單元

111．．．記憶胞區塊

112．．．第一晶片寫入控制單元

113．．．第一晶片讀取控制單元

114．．．第一晶片墊

115．．．輸出時序調整單元

121．．．記憶胞區塊

122．．．第二晶片寫入控制單元

123．．．第二晶片讀取控制單元

124．．．第二晶片墊

125．．．輸出時序調整單元

Claims (13)

1. 一種半導體裝置，其包含：一第一晶片寫入控制單元，其配置成經由一第一晶片墊接收資料輸入以產生第一晶片輸入資料，並傳送該第一晶片輸入資料至第一晶片資料輸入/輸出線；一第一晶片讀取控制單元，其配置成接收自該第一晶片資料輸入/輸出線傳送的資料以產生第一晶片輸出資料；一第二晶片寫入控制單元，其配置成經由該第一晶片墊接收資料輸入以產生第二晶片輸入資料，並傳送該第二晶片輸入資料至第二晶片資料輸入/輸出線；一第二晶片讀取控制單元，其配置成接收自該第二晶片資料輸入/輸出線傳送的資料以產生第二晶片輸出資料；一寫入資料傳輸單元，其配置成將該第一晶片墊和該第一晶片寫入控制單元之間的一資料線，及一第二晶片墊和該第二晶片寫入控制單元之間的一資料線彼此電性連接；及一讀取資料傳輸單元，其配置成將該第一晶片墊和該第一晶片讀取控制單元之間的一資料線，及該第二晶片墊和該第二晶片讀取控制單元之間的一資料線彼此電性連接。
2. 如申請專利範圍第1項所述之半導體裝置，另包含：一輸出時序調整單元，其配置成使得由一讀取作業 的開始時間點至該第一晶片輸出資料的一輸出時間點之時間，實質上相符於由該讀取作業的開始時間點至該第二晶片輸出資料的一輸出時間點之時間。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一晶片輸出資料與該第二晶片輸出資料係經由該第一晶片墊輸出。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第一晶片寫入控制單元配置成被啟動以回應第一晶片選擇信號，而該第二晶片寫入控制單元配置成被啟動以回應第二晶片選擇信號。
5. 如申請專利範圍第1項所述之半導體裝置，其中在該等第一晶片寫入控制單元與第二晶片寫入控制單元中接收的資料為序列資料，而自該等第一晶片寫入控制單元與第二晶片寫入控制單元輸出的該等第一輸入資料與第二輸入資料為並列資料。
6. 如申請專利範圍第1項所述之半導體裝置，其中在該等第一晶片讀取控制單元與第二晶片讀取控制單元中接收的資料為並列資料，而自該等第一晶片讀取控制單元與第二晶片讀取控制單元輸出的該等第一輸出資料與第二輸出資料為序列資料。
7. 一種半導體裝置，其包含：一第一晶片讀取控制單元，其配置成基於儲存在第一晶片的一記憶胞中的資料以產生第一晶片輸出資料；一第一晶片墊，其配置成耦合至該第一晶片讀取控 制單元，且輸出該第一晶片輸出資料；一讀取資料傳輸單元，其配置成耦合至該第一晶片讀取控制單元與該第一晶片墊之間的一資料線，且傳送該第一晶片輸出資料至第二晶片；及一第一晶片墊控制單元，其配置成控制是否要啟動該第一晶片墊以回應晶片資訊，其中該第一晶片墊控制單元配置成當該第一晶片為一主控晶片時根據該晶片資訊啟動該第一晶片墊，且當該第一晶片為一從屬晶片時關閉該第一晶片墊。
8. 如申請專利範圍第7項所述之半導體裝置，其中該第一晶片墊控制單元包含：一晶片資訊產生區段，其配置成產生該晶片資訊以回應一控制信號；一晶片資訊識別區段，其配置成接收該晶片資訊以產生一晶片資訊識別信號；及一墊控制信號產生區段，其配置成產生第一墊控制信號，用於控制是否要啟動該第一晶片墊以回應該晶片資訊識別信號。
9. 如申請專利範圍第8項所述之半導體裝置，其中該控制信號包括該半導體裝置之一功率增強信號與一接合信號中一或多者。
10. 如申請專利範圍第7項所述之半導體裝置，其中該讀取資料傳輸單元包括一或多個矽穿孔。
11. 如申請專利範圍第7項所述之半導體裝置，其中該第二 晶片包含：一第二晶片墊，其配置成輸出該第一晶片輸出資料與第二晶片輸出資料；及一第二晶片讀取控制單元，其配置成基於儲存在該第二晶片的一記憶胞中的資料以產生該第二晶片輸出資料。
12. 如申請專利範圍第11項所述之半導體裝置，其中該第二晶片另包含：一輸出時序調整單元，其配置成使得由一讀取作業的開始時間點至該第一晶片輸出資料經由該第二晶片墊的一輸出時間點之時間，實質上相符於由該讀取作業的開始時間點至該第二晶片輸出資料經由該第二晶片墊的一輸出時間點之時間。
13. 如申請專利範圍第7項所述之半導體裝置，其中在該第一晶片讀取控制單元中接收的資料為並列資料，而自該等第一晶片讀取控制單元輸出的第一晶片輸出資料為並列資料。