TWI529931B - 半導體裝置及其製造方法 - Google Patents
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Description
本發明係有關於一種半導體裝置，特別係有關於一種具有高電壓場效電晶體與低接通電阻的半導體裝置及其製造方法。
雙極-互補式金屬氧化物半導體-射頻橫向擴散金氧半場效電晶體(Bipolar-CMOS-LDMOS,BCD)廣泛地運用於電源管理積體電路(power management integrated circuit,PMIC)應用中。BCD技術係將雙極裝置、互補式金屬氧化物半導體(CMOS)與射頻橫向擴散金氧半場效電晶體(laterally diffused metal-oxide semiconductor,LDMOS)整合於單一晶片中。在一個BCD裝置中，雙極裝置係用來驅動高電流，CMOS可使降低數位電路的能耗(power consumption)，而LDMOS具有高電壓處理能力。
LDMOS裝置廣泛地運用於日常應用中。而接通電阻是LDMOS裝置之能耗的一個重要因子，LDMOS裝置的接通電阻與能耗成正比。隨著省電與高效能的電子裝置之需求日益增加，製造商不斷地尋求降低LDMOS裝置的接通電阻與漏電的方法。然而，降低接通電阻與斷態崩潰電壓(off-state breakdown voltage)息息相關。具體而言，降低接通電阻會使斷
態崩潰電壓大幅地降低。因此，傳統的LDMOS裝置可傳遞高斷態崩潰電壓，卻不能使接通電阻降低。
LDMOS裝置包括漂移(drift)區與主體(body)區。經實驗發現，當漂移區的摻雜濃度提高，可使LDMOS裝置的接通電阻降低。然而，LDMOS裝置的斷態崩潰電壓亦隨著漂移區的摻雜濃度提高而降低。
因此，業界仍需一種改良的半導體裝置及其製造方法。
本發明一實施例提供一種半導體裝置，包括：一基底，具有一第一導電型態，其包括：一主體區，具有第一導電型態；一源極區域，形成於主體區中；一漂移區，具有一第二導電型態；以及一汲極區域型，形成於漂移區中；一多重(multiple)表面電場降低(reduced surface field,RESURF)結構，埋植於基底之漂移區中；以及一閘介電層，形成於基底之上其中第一導電型態相反於第二導電型態。
本發明另一實施例提供一種半導體裝置的製造方法，包括：提供具有一第一導電型態的一基底；植入帶有第一導電型態的一摻質於基底中，以定義一主體區；植入帶有一第二導電型態的一摻質於基底中，以定義一漂移區；形成一多重(multiple)表面電場降低(reduced surface field,RESURF)結構於漂移區中；形成一閘介電層於基底之上；形成一源極區域於主體區中；以及形成一汲極區域於漂移區中，其中第一導電型態相反於第二導電型態。
100‧‧‧LDMOS裝置
200‧‧‧半導體裝置
110、210‧‧‧基底
120、220‧‧‧磊晶層
122、212、222‧‧‧主體區
124、214、224‧‧‧漂移區
130‧‧‧淺溝隔離
150、250‧‧‧源極區域
160、260‧‧‧汲極區域
20、30、40、50‧‧‧遮罩層
300、400、600‧‧‧摻雜製程
500‧‧‧離子佈植
700‧‧‧熱成長製程
230‧‧‧多重表面電場降低(RESURF)結構
230a‧‧‧第一離子區域
230b‧‧‧第二離子區域
232‧‧‧第一離子層
234‧‧‧第二離子層
x‧‧‧第一水平方向
y‧‧‧第二水平方向
270‧‧‧第一閘介電層
270a‧‧‧階形(step)
272‧‧‧第二閘介電層
280‧‧‧階形閘介電層
252‧‧‧源極電極
262‧‧‧汲極電極
282‧‧‧閘電極
290‧‧‧層間介電層
第1圖繪示出傳統的LDMOS裝置100；第2a~5h圖係根據本發明實施例繪示出半導體裝置200之製造方法的流程圖；第6a~6d圖根據一範例實施例繪示出階形閘介電結構280的形成方法；第7a~7d圖係根據另一範例實施例繪示出階形閘介電結構280的形成方法；第8圖係根據本發明實施例繪示出半導體裝置200的剖面示意圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
以下配合圖式說明詳細的實施例。如果可能的話，圖式及說明中使用相同的標號來表示相同或相似的部件。在圖式中，為了清楚及方便性，而擴大形狀及厚度。以下說明將特別針對本發明實施例之裝置或是其中元件的形成部分。可以理解的是未特別繪示或說明的元件可具有各種不同的型式。可以理解的是以下的圖式並未依照比例繪示，而僅僅提供說明之用。
請參照第1圖，其繪示出傳統的LDMOS裝置100。
LDMOS裝置100包括基底110，基底110具有一主體區122以及一漂移區124形成於其中。基底110更包括多個淺溝隔絕(shallow trench isolation,STI)130形成於其中。在LDMOS裝置100中，因為STI 130的阻撓，使從源極150流至汲極160的電流須繞道而行(如第1圖之虛線所示)。這樣的電流路徑的偏差使LDMOS裝置100產升高接通電阻。
第2a~5e圖係根據本發明實施例繪示出半導體裝置200之製造方法的流程圖。
第2a~2d圖係根據實施例繪示出半導體裝置200之主體區與漂移區的製造方法。請參考第2a圖，提供具有第一導電型態的基底210。基底210可為矽主體(bulk)基底、或矽覆絕緣體(silicon-on-insulator,SOI)基底等。一些實施例中，基底210可具有p型的第一導電型態，例如摻雜硼的基體。另一些實施例中，基底210可具有n型的第一導電型態，例如磷或砷基底。亦可使用其他合適的基底。
請參照第2b圖，在基底210上形成一遮罩層20。遮罩層20可為經圖案化的光阻層或硬遮罩層(例如，氮化矽、或氮氧化矽等)。形成遮罩層20後，實施一摻雜製程300以選擇性地(selectively)將一第一導電型態的摻質摻入基底210中，進而定義出主體區212。一些範例實施例中，基底210的濃度可高於主體區212的濃度。舉例來說，當主體區為p型時，基底210可為高度摻雜的p型(p+)。接著，在形成主體區212後將遮罩層20移除。
請參照第2c圖，在基底之上形成另一遮罩層30。
遮罩層30可為經圖案化的光阻層或硬遮罩層(例如，氮化矽、或氮氧化矽等)。形成遮罩層20後，實施一摻雜製程400以選擇性地(selectively)將一第二導電型態的摻質摻入基底210中，進而定義出漂移區214。第二導電型態相反於第一導電型態。
一些實施例中，漂移區214可為形成於主體區212之前一寬廣的區域。如第3a圖所示，藉由佈植製程而形成主體區212於漂移區域214中。
另一些實施例中，可在基底210上視需要地(optionally)形成一磊晶層，且主體區與漂移區係形成於磊晶層中。請參照第3b圖，一具有第一導電型態的磊晶層220形成於基底210上。此外，基底210之摻雜濃度大於磊晶層220之摻雜濃度。舉例來說，當第一導電型態為n型時，半導體基底210可為高度摻雜的n型(N+)基底，而磊晶層220則為輕度摻雜n型(n-)磊晶層。可藉由磊晶生長(epitaxial growth)形成厚度為3~10um的磊晶層220。在這樣的實施例中，主體區222與漂移區224系形成於磊晶層220中。主體區222與漂移區224的形成方法相似於主體區212與漂移區214，故在此不再贅述以防重複。
接著，在形成主體區212與漂移區214後，執行形成多重(multiple)表面電場降低(reduced surface field,RESURF)結構的步驟。
第4a~4b圖根據實施例繪示出多重(multiple)表面電場降低(reduced surface field,RESURF)結構的製造方法。請參照第3a圖，在半導體基底210(或磊晶層220)上形成一遮罩層40以露出定義為表面電場降低區域的範圍。遮罩層40可為經圖
案化的光阻層或硬遮罩層(例如，氮化矽、或氮氧化矽等)。形成遮罩層40後，進行多道離子佈植(ion implantation)製程500以形成多重RESURF結構230。多重RESURF結構230係形成於漂移區214(或224)中。請參照第4b圖，在形成多重RESURF結構230後，移除遮罩層40並執行一退火製程以活化被植入的離子。
第5a~5h圖根據本發明實施例繪示出不同排列組合的多重RESURF結構230。請參照第5a圖，其根據一範例實施例繪示出多重RESURF結構230的剖面示意圖。此實施例中，多重RESURF結構230為一多層結構，其包括多個第一離子區域230a與多個第二離子區域230b。多重RESURF結構230係由該些第一離子區域230a與第二離子區域230b於垂直方向交錯排列而成。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
第5b圖係根據另一範例實施例繪示出多重RESURF結構230的剖面示意圖。請參照第5b圖，多重RESURF結構230為一多層結構，其包括多個第一導電型態的第一離子區域230a與多個第二導電型態的第二離子區域230b。在此實施例中，係由該些第一離子區域230a與第二離子區域230b於一第一水平方向x交錯排列而成。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的
導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
請參照第5c圖，其係根據又一範例實施例繪示出多重RESURF結構230的三維透視圖。多重RESURF結構230為一多層結構，其包括多個第一導電型態的第一離子區域230a與多個第二導電型態的第二離子區域230b。在此實施例中，係由該些第一離子區域230a與第二離子區域230b於一第二水平方向y交錯排列而成。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
請參照第5d圖，其係根據又另一範例實施例繪示出多重RESURF結構230的剖面示意圖。在此實施例中，多重RESURF結構230係由多個第一離子層232與第二離子層234交錯排列而形成。該些第一離子層232係由第一離子區域230a所形成。一些實施例中，該些第一離子層232可由第二離子區域230b所形成。該些第二離子層234為由多個第一離子區域230a與多個第二離子區域230b於第一水平方向x交錯排列而組成的複合區域。第一與二離子區域230a、230b具有不同的導電型
態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
一些實施例中，如第5e圖所示，多重RESURF結構230係由多個第一離子區域230a與多個第二離子區域230b於第一水平方向x與一垂直方向交錯排列而組成的多層結構。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
請參照第5f圖，其係根據一範例實施例繪示出多重RESURF結構230的三維透視圖。多重RESURF結構230多重RESURF結構230係由多個第一離子層232與多個第二離子層234於第一水平方向x交錯排列而組成的多層結構。該些第一離子層232為多個第一離子區域230a與多個第二離子區域230b於第二水平方向y交錯排列而組成的複合區域。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的
導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
請參照第5g圖，其係根據一範例實施例繪示出多重RESURF結構230的三維透視圖。多重RESURF結構230多重RESURF結構230係由多個第一離子層232與多個第二離子層234於第一水平方向y交錯排列而組成的多層結構。該些第一離子層232為多個第一離子區域230a與多個第二離子區域230b於第二水平方向x交錯排列而組成的複合區域。該些第二離子層234係由多個第一離子區域230a所形成。一些實施例中，該些第二離子層234係由多個第二離子區域230b所形成。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域230b的導電型態為第一導電型態。
一些實施例中，如第5h圖所示，多重RESURF結構230係由多個第一離子區域230a與多個第二離子區域230b於第一水平方向y與一垂直方向交錯排列而組成的多層結構。第一與二離子區域230a、230b具有不同的導電型態。一些實施例中，該些第一離子區域230a的導電型態為相同於主體區212的第一導電型態，而該些第二離子區域230b的導電型態為相同於漂移區214的第二導電型態。另一些實施例中，該些第一離子區域230a的導電型態為第二導電型態，而該些第二離子區域
230b的導電型態為第一導電型態。
應理解的是，雖然上述實施例係有關於特定排列的多重RESURF結構230，然而，本發明並不限於第5a~5h圖所示的排列組合。相反地，本發明涵蓋各種修改與排列組合。舉例來說，只要能縮短源極區域到汲極區域的電流路徑，多重RESURF結構的離子區域或離子層的數量可多漁獲少於第5a~5h圖所示的多重RESURF結構230，且多重RESURF結構的各個離子區域或離子層可具有不同的厚度或尺寸。此外，第5a~5h圖所示的多重RESURF結構亦可形成於如第3b圖的磊晶層之漂移區224中。
接著，具有一階形(step)形成於其邊緣的閘介電結構將根據一實施例在以下作敘述。
第6a~6d圖根據一範例實施例繪示出階形閘介電結構280的形成方法。
請參照第6a圖，在形成多重RESURF結構230後，在半導體基底210上(或磊晶層220)形成一第一閘介電層270。第一閘介電層270可包括氧化矽、氮化矽、氮氧化矽、高介電常數材料(high-k dielectrics)、其他合適的介電材料、或前述之組合。其中，高介電常數材料可包括金屬氧化物，例如，Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、或前述之組合等金屬的氧化物。第一金屬介電層270可由此領域習知技術而形成，例如原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical
vapor deposition,PVD)、熱氧化(thermal oxidation)、紫外光-臭氧氧化(UV-ozone oxidation)、或前述之組合。第一閘介電層270之厚度可為約400~5000埃。第一閘介電層270可同時覆蓋主體區212與漂移區214(或222與224)。
請參照第6b圖，利用一遮罩層50進行一蝕刻製程600以移除一部份的第一閘介電層270，進而在第一閘介電層270至少一邊緣上形成一階形270a(如第6c圖所示)。遮罩層50可為經圖案化的光阻層或硬遮罩層(例如，氮化矽、或氮氧化矽等)。蝕刻製程600可為乾蝕刻或濕蝕刻。應理解的是，雖然第6c圖所示的階形270a為一崖形，階形270a亦可為圓形或其他適合的形狀。在形成階形270a於第一閘介電層270之邊緣上後，將遮罩層50移除。
接著，請參照第6d圖，在半導體基底210(或磊晶層220)上形成一第二閘介電層272，第二閘介電層272之厚度小於第一閘介電層270。第一閘介電層270與第二閘介電層272組成階形閘介電結構280。第二閘介電層272鄰接於第一閘介電層270。第二閘介電層272之厚度為約30~1000埃。可由相同於形成第一閘介電層270的方法而形成第二閘介電層272，例如，原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、熱氧化(thermal oxidation)、紫外光-臭氧氧化(UV-ozone oxidation)、或前述之組合。第二閘介電層272的材料可相同於第一閘介電層270，例如，氧化矽、氮化矽、氮氧化矽、高介電常數材料(high-k dielectrics)、其他合適的介
電材料、或前述之組合。
第7a~7d圖係根據另一範例實施例繪示出階形閘介電結構280的形成方法。
請參照第7a圖，在半導體基底210上(或磊晶層220)形成一第一閘介電層270。第一閘介電層270可包括氧化矽、氮化矽、氮氧化矽、高介電常數材料(high-k dielectrics)、其他合適的介電材料、或前述之組合。其中，高介電常數材料可包括金屬氧化物，例如，Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、或前述之組合等金屬的氧化物。第一金屬介電層270可由此領域習知技術而形成，例如原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、熱氧化(thermal oxidation)、紫外光-臭氧氧化(UV-ozone oxidation)、或前述之組合。第一閘介電層270之厚度可為約400~5000埃。第一閘介電層270可同時覆蓋主體區212與漂移區214(或222與224)。
請參照第7b圖，在第一閘介電層270上形成遮罩層60，罩層60具有至少一開口60a以選擇性(selectively)暴露出一部份的第一閘介電層270。開口60a可由一蝕刻製程形成。
請參照第7c圖，在暴露於該口中的部份第一閘介電層270上進行一熱成長(thermal growth)製程700。該部份的第一閘介電層270(進行熱成長製程700的部份)膨脹至一較大的厚度。一些實施例中，可視情況地進行一第二熱成長製程，以使
該部份的第一閘介電層270更進一步地膨脹。膨脹的部份第一閘介電層270之厚度為約2000~6000埃。在一些實施例中，嚅地7圖所示，一部份的第一閘介電層270延伸至基底210(或壘晶層220)中。
請參照第7d圖，移除遮罩層60及一部份的第一閘介電層270以形成階形閘介電結構280。
在形成階形閘介電結構280後，進行一製程以形成源極與汲極區域。請參照第8圖，在主體區212(或222)中形成一源極區域250，以及在漂移區214(或224)中形成一汲極區域260。源極與汲極區域250、260可由此技藝習知的摻雜製程而形成，例如離子佈植製程。
接著，形成一個傳統半導體裝置中常見的元件已完成半導體裝置200的製造，例如，層間介電(inter-layer dielectric,ILD)層290、源極/汲極電極252與262、以及閘電極282。請參照第8圖，層間介電層290可覆蓋於半導體基底210上並具有接觸孔(contact holes)以露出源極/汲極區域250、260。應注意的是，根據裝置的設計，接觸孔的數量可為二或更多。閘電極282可包括一單層或多層結構形成於階形閘介電結構280上。形成閘電極282的材料可包括金屬、摻雜的多晶矽、或前述之組合。形成閘電極282的製程可包括低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、電漿增強化學氣相沉積(plasma enhaced chemical vapor deposition,PECVD)、其他合適的製程、或前述之組合。源極電極252係形成於源極區域250上，而汲極電極262係形成於汲極區域260上。
相較於傳統LDMOS裝置，本發明實施例至少提供以下優點。首先，多重RESURF結構230提供一個從源極區域250到汲極區域260的一個較短的電流路徑(如第8圖之虛線所示)，這降低了半導體裝置200的接通電阻。再者，當接通電阻降低時，閘介電結構280的階形設計，能有效地維持崩潰電壓值。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。
200‧‧‧半導體裝置
210‧‧‧基底
212‧‧‧主體區
214‧‧‧漂移區
250‧‧‧源極區域
260‧‧‧汲極區域
230‧‧‧多重表面電場降低(RESURF)結構
270‧‧‧第一閘介電層
270a‧‧‧階形(step)
272‧‧‧第二閘介電層
280‧‧‧階形閘介電層
252‧‧‧源極電極
262‧‧‧汲極電極
282‧‧‧閘電極
290‧‧‧層間介電層
Claims (24)
- 一種半導體裝置，包括：一基底，具有一第一導電型態，其包括：一主體區，具有該第一導電型態；一源極區域，形成於該主體區中；一漂移區，具有一第二導電型態；以及一汲極區域型，形成於該漂移區中；一多重(multiple)表面電場降低(reduced surface field,RESURF)結構，埋植於該基底之該漂移區中，其中該多重表面電場降低結構為一多層結構，該多層結構包括多個第一離子區域與多個第二離子區域，其中該多個第一離子區域具有該第一導電型態，而該多個第二離子區域具有該第二導電型態，其中該多個第一離子區域與該多個第二離子區域彼此間隔一距離；以及一閘介電層，形成於該基底之上；其中該第一導電型態相反於該第二導電型態。
- 如申請專利範圍第1項所述之半導體裝置，其中該多個第一離子區域與該多個第二離子區域於一垂直方向交錯排列。
- 如申請專利範圍第1項所述之半導體裝置，其中該多個第一離子區域與該多個第二離子區域於一水平方向交錯排列。
- 如申請專利範圍第1項所述之半導體裝置，其中該多個第一離子區域與該多個第二離子區域於一水平方向以及一垂直方向交錯排列。
- 如申請專利範圍第1項所述之半導體裝置，其中該多重RESURF結構係形成於該源極區域與該汲極區域之間。
- 如申請專利範圍第5項所述之半導體裝置，其中該閘介電層的邊緣包括一階形(step)或一曲形。
- 如申請專利範圍第6項所述之半導體裝置，其中一部份的該閘介電層從該基底之一上表面延伸至該基底中。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型態為n型而該第二導電型態為p型。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型態為p型而該第二導電型態為n型。
- 如申請專利範圍第1項所述之半導體裝置，更包括一源極電極，形成於該源極區域上，以及一汲極電極，形成於該汲極區域上。
- 如申請專利範圍第1項所述之半導體裝置，其中該基底更包括一磊晶層，且其中該主體與漂移區係形成於該磊晶層中，且該閘介電層係形成於該磊晶層上。
- 一種半導體裝置的製造方法，包括：提供具有一第一導電型態的一基底；植入帶有該第一導電型態的一摻質於該基底中，以定義一主體區；植入帶有一第二導電型態的一摻質於該基底中，以定義 一漂移區；形成一多重(multiple)表面電場降低(reduced surface field,RESURF)結構於該漂移區中，其中該多重表面電場降低結構為一多層結構，該多層結構包括多個第一離子區域與多個第二離子區域，其中該多個第一離子區域具有該第一導電型態，而該多個第二離子區域具有該第二導電型態，其中該多個第一離子區域與該多個第二離子區域彼此間隔一距離；形成一閘介電層於該基底之上；形成一源極區域於該主體區中；以及形成一汲極區域於該漂移區中；其中該第一導電型態相反於該第二導電型態。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該多重RESURF裝置係藉由植入該多個第一離子區域與該多個第二離子區域於該漂移區中而形成。
- 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該多個第一離子區域與該多個第二離子區域於一垂直方向交錯排列。
- 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該多個第一離子區域與該多個第二離子區域於一水平方向交錯排列。
- 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該多個第一離子區域與該多個第二離子區域於一水平方向以及一垂直方向交錯排列。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該多重RESURF結構係形成於該源極區域與該汲極區域之間。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中形成該閘介電層的方法包括：形成一第一閘介電層於該基底上；形成一圖案化遮罩於該第一閘介電層上，以定義出該第一閘介電層的一階形區域；藉由一乾蝕刻或一濕蝕刻製程移除一部份的該第一閘介電層，以在該第一閘介電層的至少一邊緣形成一階形或一圓形；移除該圖案化遮罩；以及形成一第二閘介電層於該基底上，該第二閘介電層鄰接該第一閘介電層；其中該第二閘介電層之厚度小於該第一閘介電層之厚度，且該第一閘介電層與該第二閘介電層組成該閘介電層。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中形成該閘介電層的方法包括：形成一介電層於該基底上；形成一具有一開口的圖案遮罩於該介電層上；對該開口中的一部份該介電層進行一熱成長製程，其中該部份的介電層膨脹至較厚的一厚度，且其中該部份的介電層從基底之表面延伸至基底中；以及 移除該圖案化遮罩。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該閘介電層包括氧化矽、氮化矽、碳化矽、氮氧化矽、或前述之組合。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該第一導電型態為n型而該第二導電型態為p型。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該第一導電型態為p型而該第二導電型態為n型。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括：形成一源極電極於該源極區域上；形成一汲極電極於該汲極區域上；以及形成一閘電極於該閘介電層上，其中該閘電極電性連接至該源極電極與汲極電極。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括形成一磊晶層於該基底上，其中該主體與漂移區係形成於該磊晶層中，且該閘介電層係形成於該磊晶層之上。
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