[go: up one dir, main page]

TWI528500B - 包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法 - Google Patents

包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法 Download PDF

Info

Publication number
TWI528500B
TWI528500B TW102103796A TW102103796A TWI528500B TW I528500 B TWI528500 B TW I528500B TW 102103796 A TW102103796 A TW 102103796A TW 102103796 A TW102103796 A TW 102103796A TW I528500 B TWI528500 B TW I528500B
Authority
TW
Taiwan
Prior art keywords
memory
input
output
bus
external
Prior art date
Application number
TW102103796A
Other languages
English (en)
Other versions
TW201340256A (zh
Inventor
戎博斗
夏濬
Original Assignee
鈺創科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 鈺創科技股份有限公司 filed Critical 鈺創科技股份有限公司
Publication of TW201340256A publication Critical patent/TW201340256A/zh
Application granted granted Critical
Publication of TWI528500B publication Critical patent/TWI528500B/zh

Links

Classifications

    • H10P54/00—
    • H10W20/01—
    • H10W46/00—
    • H10W70/65—
    • H10W72/019—
    • H10W90/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H10P74/273—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法
本發明是有關於一種包裹式記憶體(bundled memory)和用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法，尤指一種利用至少一個形成於複數條切割線上的光罩層以形成耦接於任二記憶體晶粒的輸入輸出匯流排之間的電性連接部份的包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法。
請參照第1圖，第1圖是為先前技術說明具有複數個記憶體晶粒的晶圓11和記憶體晶粒12的放大結構的示意圖，其中晶圓11包含複數個稱為記憶體晶粒12的重複單元。如第1圖所示，在晶圓11中，記憶體晶粒12是被隔離於其他晶粒，以及透過切割線13和鄰近的記憶體晶粒14分開。另外，記憶體晶粒12和記憶體晶粒14之間是沒有訊號越過晶粒邊界連接。在晶圓11製造完成後，晶圓11是被切割成複數個記憶體晶粒(例如記憶體晶粒12和記憶體晶粒14)成為個別的記憶體裝置。如第1圖所示，在記憶體晶粒12從晶圓11被切割下來後，記憶體晶粒12具有一輸入/輸出電路16和一組完整的焊接襯墊17，以和外界電路溝通。
然而，在晶圓11製造完成後，記憶體晶粒12和記憶體晶粒14 的記憶深度(memory depth)和匯流排寬度(bus width)都已被限定。例如記憶體晶粒12和記憶體晶粒14的記憶深度和匯流排寬度是為2Mx32bit。因此，先前技術所提供的記憶體晶粒對於使用者而言，使用彈性不是很大。
本發明的一實施例提供一種包裹式記憶體。該包裹式記憶體包含一基板、一第一記憶體晶粒、一第二記憶體晶粒、一切割線和一電性連接部份。該第一記憶體晶粒具有一第一輸入輸出匯流排，其中該第一記憶體晶粒是形成於該基板之上；該第二記憶體晶粒具有一第二輸入輸出匯流排，其中該第二記憶體晶粒是形成於該基板之上；該切割線是形成於該第一記憶體晶粒和第二記憶體晶粒之間；該電性連接部份是形成於該切割線之上，用以電性連接該第一輸入輸出匯流排和該第二輸入輸出匯流排，其中該電性連接部份電性連接至一外部輸入輸出匯流排，且該外部輸入輸出匯流排的寬度是大於或等於該第一輸入輸出匯流排的寬度及該第二輸入輸出匯流排的寬度。
本發明的另一實施例提供一種用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法。該方法包含：提供一基板；形成複數個記憶體晶粒於該基板之上以及在該複數個記憶體晶粒之間形成複數條切割線，其中每一記憶體晶粒具有一輸入輸出匯流排；形成複數組焊接襯墊在每一記憶體晶粒的輸入輸出匯流排上；及形成 至少一光罩層於該複數條切割線上以電性連接該複數個記憶體晶粒的該複數組焊接襯墊，其中該外部輸入輸出匯流排電性連接於該至少一光罩層，且該外部輸入輸出匯流排是大於或等於該輸入輸出匯流排。
本發明提供一種包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法。該包裹式記憶體和該製造方法是利用至少一個形成於複數條切割線上的光罩層以形成耦接於任二記憶體晶粒的輸入輸出匯流排之間的電性連接部份。因此，本發明所提供的包裹式記憶體將不會受限於一記憶體晶粒原始的記憶深度和匯流排寬度，亦即本發明所提供的包裹式記憶體可根據一使用者的需求，改變該包裹式記憶體的記憶深度和匯流排寬度。如此，相較於先前技術，本發明所提供的包裹式記憶體對於該使用者而言，使用彈性很大。
請參照第2圖，第2圖是為本發明的一實施例說明具有複數個記憶體晶粒的一晶圓101以及記憶體晶粒的放大結構的示意圖。如第2圖所示，晶圓101包含複數個重複可分離的記憶體晶粒。晶圓101是可為一矽基板，以及複數個記憶體晶粒可根據常規半導體製程形成在矽基板之上。如第2圖所示，每一記憶體晶粒是通過一水平切割線131和一垂直切割線141和相鄰的其他記憶體晶粒隔開。然而，在本發明的實施例中，一第一記憶體晶粒121和一第二記憶 體晶粒122可結合在一起形成一包裹式記憶體123，其中第一記憶體晶粒121和第二記憶體晶粒122是可為任何記憶體晶粒，例如單倍資料速率(Single-Data-Rate,SDR)記憶體晶粒、雙倍資料速率(Double-Data-Rate,DDR)記憶體晶粒、第二代雙倍資料速率(Double-Data-Rate Two,DDR2)記憶體晶粒、第三代雙倍資料速率(Double-Data-Rate Three,DDR3)記憶體晶粒、第四代雙倍資料速率(Double-Data-Rate Four,DDR4)記憶體晶粒或其他記憶體晶粒。如第2圖所示，第一記憶體晶粒121的第一輸入輸出匯流排1211是電性連接於第二記憶體晶粒122的第二輸入輸出匯流排1221，以及第一記憶體晶粒1221和第二記憶體晶粒122之間的電性連接部份是形成在第一記憶體晶粒121和第二記憶體晶粒122之間的切割線15之上，其中該電性連接部份可電性連接至包裹式記憶體123的外部輸入輸出匯流排，其中用以連接至包裹式記憶體123的外部輸入輸出匯流排的一外部連結區可位於第二輸入輸出匯流排1221、第一輸入輸出匯流排1211或切割線15上之電性連接部份。第一記憶體晶粒121的第一輸入輸出匯流排1211包含一第一資料匯流排和一第一位址匯流排，第二記憶體晶粒122的第二輸入輸出匯流排1221包含一第二資料匯流排和一第二位址匯流排，包裹式記憶體123的外部輸入輸出匯流排包含一外部資料匯流排和一外部位址匯流排，其中，該外部資料匯流排可大於或等於該第一資料匯流排及該第二資料匯流排，該外部位址匯流排可大於或等於該第一位址匯流排及該第二位址匯流排。舉例而言，如果第一記憶體晶粒121和第二記憶體晶粒122的記憶深度是為2M和匯流排寬度是為32位元，且第一輸入 輸出匯流排1211內的第一資料匯流排是電性連接於第二輸入輸出匯流排1221內的第二資料匯流排，則包裹式記憶體123的記憶深度是為4M和匯流排寬度是為32位元。然而，如果第一輸入輸出匯流排1211內的第一位址匯流排是電性連接於第二輸入輸出匯流排1221內的第二位址匯流排，則包裹式記憶體123的記憶深度是為2M和匯流排寬度是為64位元。
在本發明的另一實施例中，第一記憶體晶粒121的記憶深度和匯流排寬度可不同於第二記憶體晶粒122的記憶深度和匯流排寬度。例如，第一記憶體晶粒121的記憶深度和匯流排寬度是為2M和32位元，以及第二記憶體晶粒122的記憶深度和匯流排寬度是為4M和32位元。因此，第一記憶體晶粒121的第一資料匯流排電性連接第二記憶體晶粒122的第二資料匯流排以形成一包裹式記憶體後，包裹式記憶體的記憶深度和匯流排寬度是為6M和32位元。另一方面，如果第一記憶體晶粒121的記憶深度和匯流排寬度是為2M和32位元，以及第二記憶體晶粒122的記憶深度和匯流排寬度是為2M和64位元，則在第一記憶體晶粒121的第一位址匯流排電性連接第二記憶體晶粒122的第二位址匯流排以形成一包裹式記憶體後，包裹式記憶體的記憶深度和匯流排寬度是為2M和96位元。
另外，形成在切割線15之上的電性連接部份是可為引線接合連接(wire bonding connection)、重新分配層(Redistribution layer,RDL) 連接或其他可用半導體製程實現的連接方式。例如首先提供由多層光罩製作的具有複數個重複可分離的記憶體晶粒的晶圓101。然後第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊各自形成在第一記憶體晶粒121和第二記憶體晶粒122之上。另外，至少一光罩是形成在切割線15之上，如此，第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊才可透過形成在切割線15之上的至少一光罩電性連接。形成在切割線15之上的至少一光罩是可為一金屬層、一多晶矽層或其他半導體層。
在本發明的另一實施例中，至少一個由半導體製程製造的光罩層可設置於切割線15之上。如此，第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊可互相電性連接，以及包裹式記憶體123的外部連結區可重新分配或位於切割線15之上。請參照第3圖，第3圖是為說明第一記憶體晶粒121、第二記憶體晶粒122與切割線15的耦接部分的示意圖。如第3圖所示，一鈍化材料(passivation material)層32、一第一聚亞醯胺(polyimide)層34、一第二聚亞醯胺層36和一金屬層(或一多晶矽層)38是設置於切割線15之上。第二輸入輸出匯流排1221的焊接襯墊是設置於第二記憶體晶粒122上，以及第一輸入輸出匯流排1211的焊接襯墊是設置於第一記憶體晶粒121上。另外，金屬層38是電性連接於第二輸入輸出匯流排1221的焊接襯墊和第一輸入輸出匯流排1211的焊接襯墊。如第3圖所示，包裹式記憶體123具有一重新安置的外部焊 接點40，所以在外部焊接點40可形成一外部焊接襯墊以電性連接於第二輸入輸出匯流排1221的焊接襯墊和第一輸入輸出匯流排1211的焊接襯墊。但本發明之外部焊接點40不限於安置在切割線15之上，在其他實施例中，外部焊接點40亦可安置於第二輸入輸出匯流排1221的焊接襯墊或第一輸入輸出匯流排1211的焊接襯墊之上。再者，多個測試襯墊(未繪示於第3圖)可設置於第二聚亞醯胺層36之上和位於切割線15的範圍內以測試包裹式記憶體123，其中多個測試襯墊是連接於包裹式記憶體123的外部輸入輸出匯流排。另外，複數個測試電路亦可設置於在包裹式記憶體123之內的切割線15之上。
請參照第4圖，第4圖是為本發明的另一實施例說明具有複數個記憶體晶粒的一晶圓101以及一包裹式記憶體423的示意圖。如第4圖所示，四個可分離的記憶體晶粒421、422、424和425結合形成一包裹式記憶體423，其中記憶體晶粒421的輸入輸出匯流排4211是電性連接於記憶體晶粒422、424和425的輸入輸出匯流排。四個記憶體晶粒421、422、424和425之間的電性連接部份是形成在四個記憶體晶粒421、422、424和425之間的水平切割線18及/或垂直切割線20之上。如果四個記憶體晶粒421、422、424和425中的每一記憶體晶粒的記憶深度是為2M和匯流排寬度是為32位元，且四個記憶體晶粒421、422、424和425的輸入輸出匯流排的資料匯流排互相電性連接，則包裹式記憶體423的記憶深度是為8M和匯流排寬度是為32位元；如果四個記憶體晶粒421、422、424 和425的輸入輸出匯流排的位址匯流排互相電性連接，則包裹式記憶體423的記憶深度是為2M和匯流排寬度是為128位元。另外，用以連結包裹式記憶體423的外部輸入輸出匯流排的外部連結區可位於四個記憶體晶粒421、422、424和425的輸入輸出匯流排、水平切割線18或垂直切割線20。
另外，本發明的包裹式記憶體並不受限於由兩個可分離的記憶體晶粒和四個可分離的記憶體晶粒組成，亦即本發明的包裹式記憶體可由複數個可分離的記憶體晶粒組成。
請參照第2圖和第5圖，第5圖是為本發明的另一實施例說明一種用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法的流程圖。第5圖的方法是利用第2圖晶圓101、水平切割線131、垂直切割線141和包裹式記憶體123說明，詳細步驟如下：步驟500：開始；步驟502：提供一基板；步驟504：形成複數個記憶體晶粒於基板之上；步驟506：形成複數條切割線於複數個記憶體晶粒之間；步驟508：形成複數組焊接襯墊在每一記憶體晶粒的輸入輸出匯流排上；步驟510：形成至少一光罩層於複數條切割線上，以電性連接該複數個記憶體晶粒的輸入輸出匯流排； 步驟512：結束。
在步驟502中，如第2圖所示，提供基板(例如晶圓101)，其中晶圓101是可為一矽基板。在步驟504和步驟506中，複數個記憶體晶粒可根據常規半導體製程形成在矽基板(晶圓101)之上，以及複數條切割線可形成於複數個記憶體晶粒之間。例如第2圖所示的水平切割線131和垂直切割線141。在步驟508中，形成複數組焊接襯墊在每一記憶體晶粒的輸入輸出匯流排上。例如，如第2圖所示，第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊各自形成在第一記憶體晶粒121和第二記憶體晶粒122之上。在步驟510中，形成至少一光罩層於複數條切割線上。例如，形成至少一光罩於切割線15之上。如此，第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊才可透過形成在切割線15之上的至少一光罩電性連接，其中形成在切割線15之上的至少一光罩是可為一金屬層、一多晶矽層或其他半導體層。
如第2圖所示，第一記憶體晶粒121和第二記憶體晶粒122可透過第5圖的方法結合在一起形成包裹式記憶體123。因此，第一記憶體晶粒121的第一輸入輸出匯流排1211是電性連接於第二記憶體晶粒122的第二輸入輸出匯流排1221，以及第一記憶體晶粒121和第二記憶體晶粒122之間的電性連接部份是形成在第一記憶體晶粒121和第二記憶體晶粒122之間的切割線15之上。如果第一輸入輸出匯流排1211內的第一資料匯流排是電性連接於第二輸入輸出 匯流排1221內的第二資料匯流排，則包裹式記憶體123的記憶深度是大於第一記憶體晶粒121和第二記憶體晶粒122的記憶深度。然而，如果第一輸入輸出匯流排1211內的第一位址匯流排是電性連接於第二輸入輸出匯流排1221內的第二位址匯流排，則包裹式記憶體123的匯流排寬度是大於第一記憶體晶粒121和第二記憶體晶粒122的匯流排寬度。另外，用以連結包裹式記憶體123的輸入輸出匯流排的外部連結區可位於第二輸入輸出匯流排1221、第一輸入輸出匯流排1211或切割線15。
在本發明的另一實施例中，至少一個由半導體製程製造的光罩層可設置於切割線15之上。如此，第一輸入輸出匯流排1211的焊接襯墊和第二輸入輸出匯流排1221的焊接襯墊可透過金屬層38互相電性連接，以及包裹式記憶體123的外部連結區可重新分配或位於第一輸入輸出匯流排1211、第二輸入輸出匯流排1221或切割線15之上。例如，如第3圖所示，包裹式記憶體123具有一重新安置的外部焊接點40(第3圖未繪示包裹式記憶體123的其餘外部焊接點)，所以在外部焊接點40可形成一外部焊接襯墊以電性連接於第二輸入輸出匯流排1221的焊接襯墊和第一輸入輸出匯流排1211的焊接襯墊，其中外部焊接點40是分布於切割線15之上。再者，多個測試襯墊(未繪示於第3圖)可設置於第二聚亞醯胺層36之上和位於切割線15的範圍內以測試包裹式記憶體123，其中多個測試襯墊是連接於包裹式記憶體123的外部輸入輸出匯流排。另外，複數個測試電路亦可設置於在包裹式記憶體123之內的切割線15之上。
綜上所述，本發明所提供的包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法，是利用至少一個形成於複數條切割線上的光罩層以形成耦接於任二記憶體晶粒的輸入輸出匯流排之間的電性連接部份。因此，本發明所提供的包裹式記憶體將不會受限於記憶體晶粒原始的記憶深度和匯流排寬度，亦即本發明所提供的包裹式記憶體可根據一使用者的需求，改變包裹式記憶體的記憶深度和匯流排寬度。如此，相較於先前技術，本發明所提供的包裹式記憶體對於使用者而言，使用彈性很大。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
11、101‧‧‧晶圓
12、14、421、422、424、425‧‧‧記憶體晶粒
13、15‧‧‧切割線
16‧‧‧輸入/輸出電路
17‧‧‧焊接襯墊
32‧‧‧鈍化材料層
34‧‧‧第一聚亞醯胺層
36‧‧‧第二聚亞醯胺層
38‧‧‧金屬層
40‧‧‧外部焊接點
121‧‧‧第一記憶體晶粒
122‧‧‧第二記憶體晶粒
123、423‧‧‧包裹式記憶體
131、18‧‧‧水平切割線
141、20‧‧‧垂直切割線
1211‧‧‧第一輸入輸出匯流排
1221‧‧‧第二輸入輸出匯流排
4211‧‧‧輸入輸出匯流排
500-512‧‧‧步驟
第1圖是為先前技術說明具有複數個記憶體晶粒的晶圓和記憶體晶粒的放大結構的示意圖。
第2圖是為本發明的一實施例說明具有複數個記憶體晶粒的晶圓以及記憶體晶粒的放大結構的示意圖。
第3圖是為說明第一記憶體晶粒、第二記憶體晶粒與切割線的耦接部分的示意圖。
第4圖是為本發明的另一實施例說明具有複數個記憶體晶粒的晶圓以及包裹式記憶體的示意圖。
第5圖是為本發明的另一實施例說明一種用於製造具有一外部輸入 輸出匯流排的包裹式記憶體的製造方法的流程圖。
15‧‧‧切割線
101‧‧‧晶圓
121‧‧‧第一記憶體晶粒
122‧‧‧第二記憶體晶粒
123‧‧‧包裹式記憶體
131‧‧‧水平切割線
141‧‧‧垂直切割線
1211‧‧‧第一輸入輸出匯流排
1221‧‧‧第二輸入輸出匯流排

Claims (11)

  1. 一種包裹式記憶體，包含：一基板；一第一記憶體晶粒，具有一第一輸入輸出匯流排，其中該第一記憶體晶粒是形成於該基板之上；一第二記憶體晶粒，具有一第二輸入輸出匯流排，其中該第二記憶體晶粒是形成於該基板之上；一切割線，形成於該第一記憶體晶粒和第二記憶體晶粒之間；及一電性連接部份，形成於該切割線之上，用以電性連接該第一輸入輸出匯流排和該第二輸入輸出匯流排，其中該電性連接部份電性連接至一外部輸入輸出匯流排，且該外部輸入輸出匯流排的寬度是大於或等於該第一輸入輸出匯流排的寬度及該第二輸入輸出匯流排的寬度；其中該電性連接部份包含複數個光罩層用以當成一重新分配層連接以穩固該電性連接部份。
  2. 如請求項1所述的包裹式記憶體，其中該第一輸入輸出匯流排包含一第一資料匯流排和一第一位址匯流排，該第二輸入輸出匯流排包含一第二資料匯流排和一第二位址匯流排，該外部輸入輸出匯流排包含一外部資料匯流排和一外部位址匯流排，其中該第一資料匯流排和該第二資料匯流排是電性連接，以及該外部位址匯流排是大於或等於該第一位址匯流排及該第二位址 匯流排。
  3. 如請求項1所述的包裹式記憶體，其中該第一輸入輸出匯流排包含一第一資料匯流排和一第一位址匯流排，該第二輸入輸出匯流排包含一第二資料匯流排和一第二位址匯流排，該外部輸入輸出匯流排包含一外部資料匯流排和一外部位址匯流排，其中該第一位址匯流排和該第二位址匯流排是電性連接，以及該外部資料匯流排是大於或等於該第一資料匯流排及該第二資料匯流排。
  4. 如請求項1所述的包裹式記憶體，其中該包裹式記憶體的記憶深度(memory depth)大於或等於該第一記憶體晶粒的記憶深度及該第二記憶體晶粒的記憶深度。
  5. 如請求項1所述的包裹式記憶體，其中該第一記憶體晶粒和該第二記憶體晶粒是為單倍資料速率(Single-Data-Rate,SDR)記憶體晶粒、雙倍資料速率(Double-Data-Rate,DDR)記憶體晶粒、第二代雙倍資料速率(Double-Data-RateTwo,DDR2)記憶體晶粒、第三代雙倍資料速率(Double-Data-Rate Three,DDR3)記憶體晶粒或第四代雙倍資料速率(Double-Data-Rate Four,DDR4)記憶體晶粒。
  6. 如請求項1所述的包裹式記憶體，其中用以電性連接至該外部 輸入輸出匯流排的一外部連結區係分佈於該第一輸入輸出匯流排、該第二輸入輸出匯流排或該切割線上之該電性連接部份。
  7. 如請求項1所述的包裹式記憶體，其中複數個測試襯墊形成在該複數個光罩層之上和位於該切割線之上，且該複數個測試襯墊是連接於該外部輸入輸出匯流排。
  8. 如請求項1所述的包裹式記憶體，其中該複數個光罩層是為一金屬層、一多晶矽層或其他半導體層。
  9. 一種用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法，包含：提供一基板；形成複數個記憶體晶粒於該基板之上以及在該複數個記憶體晶粒之間形成複數條切割線，其中每一記憶體晶粒具有一輸入輸出匯流排；形成複數組焊接襯墊在每一記憶體晶粒的輸入輸出匯流排上；及形成包含複數個光罩層的一電性連接部份於該複數條切割線上以電性連接該複數個記憶體晶粒的該複數組焊接襯墊，其中該外部輸入輸出匯流排電性連接於該電性連接部份，該外部輸入輸出匯流排是大於或等於該輸入輸出匯流排，且該複數個光罩層是用以當成一重新分配層連接以穩固該電 性連接部份。
  10. 如請求項9所述的製造方法，另包含：形成複數個外部焊接襯墊於該複數個光罩層之上，其中該複數個外部焊接襯墊是分布於該切割線或該複數個記憶體晶粒的該輸入輸出匯流排之上。
  11. 如請求項10所述的製造方法，另包含：形成複數個測試襯墊於該複數個光罩層之上和位於該切割線之上，其中該複數個測試襯墊是連接該複數個外部焊接襯墊。
TW102103796A 2012-03-20 2013-01-31 包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法 TWI528500B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201261612987P 2012-03-20 2012-03-20

Publications (2)

Publication Number Publication Date
TW201340256A TW201340256A (zh) 2013-10-01
TWI528500B true TWI528500B (zh) 2016-04-01

Family

ID=49062930

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102103796A TWI528500B (zh) 2012-03-20 2013-01-31 包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法

Country Status (3)

Country Link
US (3) US9070558B2 (zh)
CN (1) CN103280445B (zh)
TW (1) TWI528500B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601456B2 (en) 2014-01-20 2017-03-21 Etron Technology, Inc. System-in-package module and manufacture method for a system-in-package module
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating
JP6368845B1 (ja) * 2017-12-05 2018-08-01 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
US11531765B2 (en) 2020-07-16 2022-12-20 Allstate Insurance Company Dynamic system profiling based on data extraction
US20240170410A1 (en) * 2022-11-17 2024-05-23 Nanya Technology Corporation Memory device package having scribe line and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07147386A (ja) * 1993-09-29 1995-06-06 Toshiba Micro Electron Kk 半導体装置とその製造方法およびそれに用いる器具
US20020157082A1 (en) * 1997-09-30 2002-10-24 Jeng-Jye Shau Inter-dice wafer level signal transfer methods for integrated circuits
US6427222B1 (en) * 1997-09-30 2002-07-30 Jeng-Jye Shau Inter-dice wafer level signal transfer methods for integrated circuits
DE10125029B4 (de) * 2001-05-22 2008-08-21 Qimonda Ag Verwendung einer Halbleitervorrichtung mit Nebenschaltung im Kerf-Bereich und Verfahren
JP2003338193A (ja) * 2002-05-21 2003-11-28 Mitsubishi Electric Corp 半導体メモリモジュール
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
JP2006124171A (ja) 2004-09-29 2006-05-18 Toshiba Tec Corp 用紙後処理装置

Also Published As

Publication number Publication date
US9589931B2 (en) 2017-03-07
US9070558B2 (en) 2015-06-30
US9214448B2 (en) 2015-12-15
CN103280445A (zh) 2013-09-04
US20130248860A1 (en) 2013-09-26
CN103280445B (zh) 2015-12-09
US20140308809A1 (en) 2014-10-16
US20150228620A1 (en) 2015-08-13
TW201340256A (zh) 2013-10-01

Similar Documents

Publication Publication Date Title
TWI528500B (zh) 包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體 的製造方法
CN101621055B (zh) 多管芯集成电路器件和方法
CN103985648B (zh) 半导体的晶圆级封装方法和半导体封装件
US10644826B2 (en) Flexibile interfaces using through-silicon via technology
CN101814480B (zh) 一种芯片封装结构及其封装方法
US6462427B2 (en) Semiconductor chip, set of semiconductor chips and multichip module
TWI509745B (zh) 高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置
TW200409328A (en) Stack semiconductor chip package and lead frame suitable for such a stack package
CN106898589B (zh) 集成电路
JP2009260158A (ja) 半導体集積回路装置における配線方法及び半導体集積回路装置
US9601456B2 (en) System-in-package module and manufacture method for a system-in-package module
US20120025377A1 (en) Semiconductor device and method of designing a wiring of a semiconductor device
CN112435991A (zh) 半导体存储装置及其制造方法
CN204216034U (zh) 一种虚拟重布线层结构
CN103700598A (zh) 支持多种芯片封装形式的方法
CN105374694B (zh) 芯片装置及其凸块配置方法
CN105990261A (zh) 封装基板的整版面结构
JP5113509B2 (ja) 半導体装置
CN102214632A (zh) 一种用以替代融合结构引线框的引线框
TW200929494A (en) Leadframe package and leadframe
TW200830484A (en) Chip package structure
JPS6156441A (ja) 半導体装置
TW201234551A (en) Area efficient arrangement of interface devices within an integrated circuit
KR20120129652A (ko) 반도체 장치
JP2011171480A (ja) 半導体装置