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TWI525752B - 非揮發性記憶體及其製作方法 - Google Patents

非揮發性記憶體及其製作方法 Download PDF

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TWI525752B
TWI525752B TW102109666A TW102109666A TWI525752B TW I525752 B TWI525752 B TW I525752B TW 102109666 A TW102109666 A TW 102109666A TW 102109666 A TW102109666 A TW 102109666A TW I525752 B TWI525752 B TW I525752B
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TW102109666A
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陳輝煌
陳志遠
王子嵩
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力晶科技股份有限公司
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Description

非揮發性記憶體及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種非揮發性記憶體及其製作方法。
非揮發性記憶體由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
在典型的非揮發性記憶體中，多個記憶胞配置於記憶胞區中，且同一行的記憶胞的閘極結構串聯連接而形成字元線。此外，在記憶胞區的相對兩側具有選擇線區，且在記憶胞區中配置有字元線，而選擇線區中配置有選擇線。
一般來說，選擇線的線寬大於字元線的線寬。因此，在製作過程中，在使用光罩定義選擇線以及字元線的圖案時，光罩的設計困難度較高且光學鄰近效應(optical proximity effect)不易控制，而可能需要進行多次的光學鄰近修正(optical proximity correction,OPC)才能得到精確的圖案線寬以及圖案間隙。
本發明提供一種非揮發性記憶體，其選擇線的線寬與字元線的線寬相同，且相鄰的字元線之間的間距、相鄰的選擇線之間的間距以及相鄰的選擇線與字元線之間的間距相同。
本發明提供一種非揮發性記憶體的製作方法，其不需要進行多次的光學鄰近修正就能得到精確的圖案線寬以及圖案間隙。
本發明提出一種非揮發性記憶體的製作方法。此方法是先提供基底，此基底具有記憶胞區與二個選擇線區。選擇線區分別位於記憶胞區的相對兩側。然後，於基底上依序形成第一介電層、電荷儲存層(charge storage layer)以及第二介電層。接著，至少移除於選擇線區中的第二介電層。接著，於基底上形成導體層。而後，進行圖案化製程以圖案化第一介電層、電荷儲存層、第二介電層以及導體層，以於記憶胞區中定義出多個字元線，以及於選擇線區中定義出多個選擇線。每一個字元線的線寬與每一個選擇線的線寬相同。相鄰的字元線之間的間距、相鄰的選擇線之間的間距以及相鄰的選擇線與字元線之間的間距相同。繼之，於每一個字元線兩側以及於每一選擇線區兩側的基底中形成多個摻雜區。
依照本發明實施例所述之非揮發性記憶體的製作方法， 其中圖案化製程例如是二次圖案化(double patterning)製程。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中至少移除選擇線區中的第二介電層的步驟包括移除選擇線區中的第二介電層以及部分電荷儲存層。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中至少移除選擇線區中的第二介電層的步驟包括移除選擇線區中的第二介電層以及電荷儲存層。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中基底更具有源極區以及汲極區，源極區與汲極區分別鄰近對應的選擇線區，在圖案化製程之後，所述之非揮發性記憶體的製作方法更包括於源極區以及汲極區中形成摻雜區。接著，分別於源極區形成至少一源極線接點以及於汲極區中形成至少一位元線接點。摻雜區位於每一源極線接點的下方以及兩側的基底中且源極線接點與源極區中的摻雜區連接。摻雜區位於每一位元線接點的下方以及兩側的基底中且位元線接點與汲極區中的摻雜區連接。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中基底更具有源極區以及汲極區，源極區與汲極區分別鄰近對應的選擇線區，在進行圖案化製程時，所述之非揮發性記憶體的製作方法更包括於源極區中定義出至少一條狀的第一堆疊結構。每一第一堆疊結構的線寬與每一字元線的線寬相同，且相鄰的第一堆疊結構之間的間距以及相鄰的第一堆疊結構與選擇線之間的 間距與相鄰的選擇線之間的間距相同。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中在圖案化製程之後，更包括於每一個第一堆疊結構兩側的基底中形成摻雜區，且於汲極區中形成摻雜區。接著，於汲極區中形成至少一位元線接點，摻雜區位於每一位元線接點的下方以及兩側的基底中且且位元線接點與汲極區中的摻雜區連接。
依照本發明實施例所述之非揮發性記憶體的製作方法，其中電荷儲存層例如是導體層或氮化物層。
本發明另提出一種非揮發性記憶體，包括基底、多個字元線、多個選擇線以及多個摻雜區。基底具有記憶胞區與二個選擇線區，且選擇線區分別位於記憶胞區的相對兩側。字元線設置於記憶胞區中。選擇線設置於選擇線區中。每一個字元線的線寬與每一個選擇線的線寬相同。相鄰的字元線之間的間距、相鄰的選擇線之間的間距以及相鄰的選擇線與字元線之間的間距相同。摻雜區位於每一個字元線兩側以及每一個選擇線區兩側的基底中。
依照本發明實施例所述之非揮發性記憶體，其中源極區鄰近其中一個選擇線區且位於選擇線區遠離記憶胞區的一側，汲極區鄰近另一個選擇線區且位於選擇線區遠離記憶胞區的一側，摻雜區更位於源極區以及汲極區中。
依照本發明實施例所述之非揮發性記憶體，更包括位於源極區中的至少一源極線接點以及位於汲極區中的至少一位元線 接點，摻雜區位於每一源極線接點的下方以及兩側的基底中且源極線接點與源極區中的摻雜區連接，摻雜區位於每一位元線接點的下方以及兩側的基底中且位元線接點與汲極區中的摻雜區連接。
依照本發明實施例所述之非揮發性記憶體，更包括位於源極區中的至少一條狀的第一堆疊結構以及位於汲極區中的至少一位元線接點，其中摻雜區位於每一第一堆疊結構的兩側的基底中，摻雜區位於每一位元線接點的下方以及兩側的基底中且位元線接點連接汲極區中的摻雜區。
依照本發明實施例所述之非揮發性記憶體，其中每一第一堆疊結構的線寬與每一字元線的線寬相同。
依照本發明實施例所述之非揮發性記憶體，其中相鄰的第一堆疊結構之間的間距、相鄰的第一堆疊結構與選擇線之間的間距與相鄰的選擇線之間的間距相同。
基於上述，在本發明之非揮發性記憶體中，選擇線的線寬與字元線的線寬相同，且相鄰的字元線之間的間距、相鄰的選擇線之間的間距以及相鄰的選擇線與字元線之間的間距相同。換言之，選擇線與字元線之圖案密度的均勻性高，因此用來定義這些圖案的光罩的設計簡單，進而降低製作困難度並節省製作成本，且易於形成精確的圖案。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100a‧‧‧非揮發性記憶體
110‧‧‧基底
112‧‧‧記憶胞區
114‧‧‧選擇線區
116‧‧‧源極區
118‧‧‧汲極區
120‧‧‧第一介電層
130‧‧‧電荷儲存層
140‧‧‧第二介電層
142‧‧‧開口
150‧‧‧導體層
160a‧‧‧字元線
160b‧‧‧選擇線
160c‧‧‧第一堆疊結構
160s‧‧‧堆疊結構
170‧‧‧摻雜區
180‧‧‧第三介電層
190‧‧‧源極線接點
200‧‧‧位元線接點
L1、L2、L3、L4‧‧‧線寬
S1、S2、S3、S4、S5、S6、S7‧‧‧間距
圖1A至圖1F為依照本發明之實施例所繪示的非揮發性記憶體之製作流程剖面示意圖。
圖2A至圖2B為依照本發明之實施例所繪示的非揮發性記憶體之製作流程剖面示意圖。
圖3繪示本發明的實例1之非揮發性記憶體的選擇線為非等電位的運作情形。
圖4繪示本發明的實例1之非揮發性記憶體的選擇線為等電位的運作情形。
圖1A至圖1F為依照本發明一實施例所繪示的非揮發性記憶體之製作流程剖面示意圖。首先，請參照圖1A，提供基底110。基底110具有記憶胞區112、二個選擇線區114、源極區116以及汲極區118，其中選擇線區114分別位於記憶胞區112的相對兩側。源極區116鄰近其中一個選擇線區114，且源極區116位於選擇線區114遠離記憶胞區112的一側。汲極區118鄰近另一個選擇線區114，且汲極區118位於選擇線區114遠離記憶胞區112的一側。
然後，於基底110上依序形成第一介電層120、電荷儲存層130以及第二介電層140。第一介電層120例如是氧化物層。電 荷儲存層130例如是導體層。第二介電層140例如是氧化物層。第一介電層120、電荷儲存層130以及第二介電層140的形成方法為本領域具有通常知識者所熟知，因此不再贅述。
接著，請參照圖1B，移除選擇線區114中的第二介電層140以及部分電荷儲存層130而形成開口142。開口142的形成方法例如是進行非等向性蝕刻製程。在本實施例中，由於電荷儲存層130為導體層且其可與後續形成的另一導體層共同作為選擇線中的閘極，因此僅移除了第二介電層140以及部分電荷儲存層130。當然，在其他實施例中，也可以僅移除第二介電層140，或是移除第二介電層140以及其下方的全部電荷儲存層130。
之後，請參照圖1C，於整個基底110上形成導體層150，且導體層150填滿開口142。
特別一提的是，在本實施例中，電荷儲存層130為導體層，但本發明不限於此。在其他未繪示的實施例中，電荷儲存層130也可以是氮化物層。在電荷儲存層130為氮化物層的實施例中，由於後續必須於選擇線區114中的第一介電層120上形成導體層來作為閘極，因此所形成的開口142必須貫穿第二介電層140與電荷儲存層130以暴露出第一介電層120。
而後，請參照圖1D，進行圖案化製程，以圖案化第一介電層120、電荷儲存層130、第二介電層140以及導體層150。藉此，同時於記憶胞區112中定義出多個字元線160a，於選擇線區114中定義出多個選擇線160b。
在本實施例中，以圖案化製程定義出字元線160a以及選擇線160b時，就一併移除位於源極區116以及位於汲極區118上的堆疊層(包括第一介電層120、電荷儲存層130以及第二介電層140)。詳細而言，可先以第一道曝光顯影及非等向性蝕刻程序在所有區域(包括記憶胞區112、選擇線區114、源極區116以及汲極區118)中形成圖案規律的圖案化硬罩幕。接著，再以第二道曝光顯影及非等向性蝕刻程序移除位於源極區116以及汲極區118中的圖案化硬罩幕。再來，藉由非等向性蝕刻製程移除部分堆疊層後形成字元線160a以及選擇線160b，以形成如圖1D所示的結構。
在本發明之另一實施例中，也可以是以圖案化製程定義出字元線160a以及選擇線160b時，同時於源極區116以及汲極區118中定義出多個與字元線160a以及選擇線160b的線寬相同的至少一個堆疊結構160s，如圖1D’所示。接著，再另外藉由移除製程移除上述位於源極區116以及汲極區118的堆疊結構160s，以形成如圖1D所示的結構。詳細而言，可先以第一道曝光以及顯影程序在所有區域(包括記憶胞區112、選擇線區114、源極區116以及汲極區118)中形成圖案規律的圖案化光阻。接著，以第一道非等向性蝕刻製程移除部分堆疊層後，形成字元線160a、選擇線160b以及位於源極區116以及汲極區118中的多個堆疊結構160s。接著，再進行第二道曝光以及顯影程序，移除位於源極區116以及汲極區118的圖案化光阻，並進行第二道非等 向性蝕刻製程以移除位於源極區116以及汲極區118中的該些堆疊結構160s，以形成如圖1D所示的結構。
請同時參照圖1C以及圖1D，在字元線160a中，第一介電層120作為穿隧介電層，電荷儲存層130(導體層)作為浮置閘極，第二介電層140作為閘間介電層，且導體層150作為控制閘極。在選擇線160b中，第一介電層120作為選擇電晶體的閘介電層，且電荷儲存層130(導體層)與導體層150共同作為選擇電晶體的閘極。
圖1D中僅繪示4個字元線160a以作說明。然而，本發明不限於此。在其他實施例中，字元線160a的個數可以是32個、64個、96個或128個等，此領域具有通常知識者可依其需求自行設計字元線160a的個數。
選擇線160b與字元線160a之間例如是未設置虛擬字元線。不過，在其他實施例中，也可以於選擇線160b與字元線160a之間設置至少一虛擬字元線(dummy word line)。
在本實施例中，每一個字元線160a的線寬L1以及每一個選擇線160b的線寬L2皆相同，且相鄰的字元線160a之間的間距S1、相鄰的選擇線160b之間的間距S2以及相鄰的選擇線160b與字元線160a之間的間距S3皆相同。在本實施例中，圖案化製程例如為二次圖案化製程，其可以容易地定義出線寬相同以及間距相同的圖案，但本實施例並不限於此，只要是可以定義出線寬相同且間距相同之圖案的圖案化製程都可以作為本發明的圖案化 製程。
對於習知之非揮發性記憶體來說，通常是於選擇線區中製作一個選擇線，且選擇線的線寬大於字元線的線寬。如此一來，圖案並不規律因而不易形成，且所形成的圖案的精確度較差。在本實施例中，圖案的線寬皆相同，且圖案之間的間距也皆相同，因此圖案規律。據此，在圖案化製程中用來定義這些圖案的光罩之設計簡單，而且也不需要進行多次的光學鄰近修正就可以得到精確的圖案。以另一方面來看，由於字元線160a與選擇線160b具有規律的圖案，因此位於邊緣的字元線160a的不易有嚴重的關鍵尺寸之偏差(critical dimension variation,CD variation)且能夠減少位於邊緣的字元線160a的線寬粗糙度(line width roughness)以及線邊緣粗糙度(line edge roughness)。
繼之，請參照圖1E，進行離子植入製程，以於記憶胞區112、選擇線區114、源極區116以及汲極區118中形成多個摻雜區170。具體而言，摻雜區170形成於記憶胞區112中的每一個字元線160a兩側的基底110中。此外，摻雜區170也形成於選擇線區114兩側的基底110中，且摻雜區170例如是形成於最外側的兩個選擇線160b的外側的基底110中，如圖1E所示。換言之，摻雜區170形成於最左側的選擇線160b的左側的基底中以及形成於最右側的選擇線160b的右側的基底110中。而且，相鄰的選擇線160b之間的基底110中則未形成有摻雜區170。如此一來，在選擇線區114中，摻雜區170之間的通道長度仍可維持與習知技 術中線寬較大的單一選擇線的通道長度相同而具有相同的功效。
值得一提的是，在本實施例中，選擇線區114中形成有三個選擇線160b，但本發明並不限於此。在其他實施例中，也可以於選擇線區114中製作出兩個或四個以上的選擇線160b。具體來說，本發明不限定選擇線區114中選擇線160b的個數。只要位於摻雜區170之間的通道長度符合需求，就算是選擇線區114中具有多個選擇線160b也可以達到與習知只具有單一個選擇線時相同的電性表現。
在本發明的一實施例(未繪示)中，非揮發性記憶體選擇線區中具有三個選擇線，其中每一個選擇線的寬度為28nm，且選擇線區的寬度為140nm。在本發明的另一實施例中(未繪示)，非揮發性記憶體選擇線區中具有四個選擇線，其中每一個選擇線的寬度為20nm，且選擇線區的寬度為140nm。比較例為選擇線區中只具有一個選擇線的非揮發性記憶體，其中選擇線的寬度為140nm，且選擇線區的寬度為140nm。
以另一方面來看，本實施例之選擇線區114包括三個寬度較窄的選擇線160b，其中每一個寬度較窄的選擇線160b可以獨立地施加偏壓來驅動，因此可以增加記憶體的操作窗(operation window)。當然，這些寬度較窄的選擇線160b也可以共同地施加偏壓來驅動。換言之，本實施例可利用多個較細且等電位之選擇線160b取代習知單一個較寬的選擇線，而且各選擇線160b的線寬L2與各字元線160a的線寬L1相同。
再來，請參照圖1F，於基底110上形成第三介電層180。然後，分別於非揮發性記憶體100的源極區116以及汲極區118的第三介電層180中形成多個源極線接點(source line contact)190以及多個位元線接點(bit line contact)200，其中源極線接點190例如是孔洞型接點(hole type contact)。後續製程中所形成的源極線(未繪示)會藉由該些源極線接點190與源極區116的摻雜區170連接。後續製程中所形成的位元線(未繪示)會藉由該些位元線接點200與汲極區118的摻雜區170連接。
此外，本實施例是以形成多個孔洞型源極線接點190，再形成一條源極線與該些孔洞型源極線接點連接為例說明。然而，本發明不限於此。在其他實施例中，也可以是形成單一個線型源極線接點(line type source line contact)，且此線型源極線接點即可作為源極線使用。
值得一提的是，本實施例之非揮發性記憶體100的各個選擇線160b彼此之間是並聯的，因此各個選擇線160b彼此之間可以具有相同的電位，即等電位驅動。此外，本實施例之各個選擇線160b也可以是具有不同的電位，即非等電位驅動。換言之，藉由各個選擇線160b的獨立驅動，可以調整各個選擇線160b的電位以使非揮發性記憶體100得到較大的操作區間(operation window)。
圖2A至圖2B為依照本發明另一實施例所繪示的非揮發性記憶體之製作流程剖面示意圖。在本實施例中，與圖1A至圖 1F相同的元件將標示相同的標號。
首先，進行與圖1A至圖1D相似的步驟，其中不同的是，在圖1B所示的步驟中，移除了選擇線區114中的第二介電層140以及部分電荷儲存層130，而在本實施例中，則是進一步移除了源極區116中的第二介電層140以及部分電荷儲存層130。
此外，在圖1D所示的步驟中，在定義字元線160a以及選擇線160b的同時，更於源極區116中定義了至少一條狀的第一堆疊結構160c(繪示於圖2A中)。第一堆疊結構160c的線寬可與字元線160a的線寬L1以及選擇線160b的線寬L2相同，且第一堆疊結構160c與相鄰的選擇線160b之間的間距可與相鄰選擇線160b之間的間距S2相同。在本實施例中，以圖案化製程定義出字元線160a以及選擇線160b時，就一併移除位於汲極區118上的堆疊層(包括第一介電層120、電荷儲存層130以及第二介電層140)。詳細而言，可先以第一道曝光顯影及非等向性蝕刻程序在所有區域(包括記憶胞區112、選擇線區114、源極區116以及汲極區118)中形成圖案規律的圖案化硬罩幕。接著，再以第二道曝光顯影及非等向性蝕刻程序移除位於汲極區118中的圖案化硬罩幕。再來，藉由非等向性蝕刻製程移除部分堆疊層後形成字元線160a、選擇線160b以及第一堆疊結構160c，以形成如圖2A所示的結構。
在本發明之另一實施例中，也可以是以圖案化製程定義出字元線160a以及選擇線160b時，同時於源極區116中定義出 多個與字元線160a以及選擇線160b的線寬相同的第一堆疊結構160c，並且於汲極區118中定義出多個與字元線160a以及選擇線160b的線寬相同的堆疊結構(未繪示)，接著，再另外藉由移除製程移除上述位於汲極區118的堆疊結構。詳細而言，可先以第一道曝光以及顯影程序在所有區域(包括記憶胞區112、選擇線區114、源極區116以及汲極區118)中形成圖案規律的圖案化光阻。接著，以第一道非等向性蝕刻製程移除部分堆疊層後，形成字元線160a、選擇線160b、第一堆疊結構160c以及位於汲極區118中的多個堆疊結構。接著，再進行第二道曝光以及顯影程序，移除位於汲極區118的圖案化光阻，並進行第二道非等向性蝕刻製程以移除位於汲極區118中的該些堆疊結構，以形成如圖2A所示的結構。
接著，請再參照圖2A，進行離子植入製程，以於記憶胞區112、選擇線區114、源極區116以及汲極區118中形成多個摻雜區170，其中記憶胞區112、選擇線區114以及汲極區118中的摻雜區170的形成位置與圖1E相同，可參考圖1E的相關描述。在源極區116中，摻雜區170則形成於每一個第一堆疊結構160c的兩側的基底110中。
之後，請參照圖2B，進行類似圖1F所述的步驟，於基底110上形成第三介電層180。然後，於非揮發性記憶體100a的源極區116中的第三介電層180中形成與第一堆疊結構160c連接的源極線接點及源極線(未繪示)，且源極線接點與源極區116中的 摻雜區170連接，以及於汲極區118的第三介電層180中形成位元線接點200。第一堆疊結構160c可作為源極線的一部分，換言之，後續於製作源極線(未繪示)時，可以先形成源極接點(source contact)，再使源極線與第一堆疊結構160c透過源極線接點連接，以藉此降低源極線的阻值。
<實驗>
實例1的非揮發性記憶體包括多個選擇線，且實例1的非揮發性記憶體的各記憶胞分別與其中一條字元線連接，這些字元線依序為WL0至WL63。圖3中的SGD1表示靠近汲極區的第一選擇線，SGD2表示靠近汲極區的第二選擇線，SGD3表示靠近汲極區的第三選擇線，SGS1表示靠近源極區的第一選擇線，SGS2表示靠近源極區的第二選擇線，SGS3表示靠近源極區的第三選擇線，BL表示位元線，SL表示源極線。圖3以及圖4繪示抹除(ERASE)操作模式、抹除驗證(erase verify)操作模式、程式化(PROGRAM)操作模式以及讀取(READ)操作模式的操作電壓(operation voltages)。
圖3繪示本發明的實例1之非揮發性記憶體的選擇線為非等電位的運作情形。在圖3的實例中，為增加操作時的操作區間，SGD1/SGD2/SGD3可分別具有不同的電位，且SGS1/SGS2/SGS3可分別具有不同的電位。
圖4繪示本發明的實例1之非揮發性記憶體的選擇線為等電位的運作情形。在圖4的實例中，為避免電路設計及操作過 於複雜，可以將SGD1/SGD2/SGD3連接在一起，且將SGS1/SGS2/SGS3連接在一起。因此，這樣的操作方式可以與習知只有單一個SGD以及單一個SGS的運作方式相同。此外，由圖4的程式化(PROGRAM)的操作模式可知，各個選擇線之間可以具有相同的電位。藉此，可以簡化電路設計及操作的複雜性。
100‧‧‧非揮發性記憶體
110‧‧‧基底
112‧‧‧記憶胞區
114‧‧‧選擇線區
116‧‧‧源極區
118‧‧‧汲極區
160a‧‧‧字元線
160b‧‧‧選擇線
170‧‧‧摻雜區
180‧‧‧第三介電層
190‧‧‧源極線接點
200‧‧‧位元線接點

Claims (19)

  1. 一種非揮發性記憶體的製作方法，包括：提供基底，所述基底具有記憶胞區與二個選擇線區，所述選擇線區分別位於所述記憶胞區的相對兩側；於所述基底上依序形成第一介電層、電荷儲存層以及第二介電層；至少移除所述選擇線區中的所述第二介電層；於所述基底上形成導體層；進行圖案化製程，圖案化所述第一介電層、所述電荷儲存層、所述第二介電層以及所述導體層，以於所述記憶胞區中定義出多個字元線，以及於所述選擇線區中定義出多個選擇線，其中每一所述字元線的線寬與每一所述選擇線的線寬相同，且相鄰的所述字元線之間的間距、相鄰的所述選擇線之間的間距以及相鄰的所述選擇線與所述字元線之間的間距相同；以及於每一所述字元線的兩側以及於每一所述選擇線區的兩側的所述基底中形成多個摻雜區，其中相鄰的所述選擇線之間的所述基底中未形成所述摻雜區。
  2. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中所述圖案化製程包括二次圖案化製程。
  3. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中至少移除所述選擇線區中的所述第二介電層的步驟包括移除所述選擇線區中的所述第二介電層以及部分所述電荷儲存 層。
  4. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中至少移除所述選擇線區中的所述第二介電層的步驟包括移除所述選擇線區中的所述第二介電層以及所述電荷儲存層。
  5. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中所述基底更具有源極區以及汲極區，所述源極區與所述汲極區分別鄰近對應的所述選擇線區，且所述之非揮發性記憶體的製作方法更包括：於所述源極區以及所述汲極區中形成所述摻雜區；以及於所述源極區形成至少一源極線接點以及於所述汲極區中形成至少一位元線接點，其中所述摻雜區位於每一所述源極線接點的下方以及兩側的所述基底中且所述源極線接點與所述源極區中的所述摻雜區連接，所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點與所述汲極區中的所述摻雜區連接。
  6. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中所述基底更具有源極區以及汲極區，所述源極區與所述汲極區分別鄰近對應的所述選擇線區，且所述之非揮發性記憶體的製作方法更包括：在進行所述圖案化製程以定義出所述字元線以及所述選擇線時，於所述源極區以及所述汲極區中分別形成至少一堆疊結構，且每一所述堆疊結構的線寬與每一所述字元線的線寬相同；以及 移除所述堆疊結構。
  7. 如申請專利範圍第6項所述之非揮發性記憶體的製作方法，其中在移除所述堆疊結構之後，所述之非揮發性記憶體的製作方法更包括：於所述源極區以及所述汲極區中形成所述摻雜區；以及於所述源極區形成至少一源極線接點以及於所述汲極區中形成至少一位元線接點，其中所述摻雜區位於每一所述源極線接點的下方以及兩側的所述基底中且所述源極線接點與所述源極區中的所述摻雜區連接，所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點與所述汲極區中的所述摻雜區連接。
  8. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中所述基底更具有源極區以及汲極區，所述源極區與所述汲極區分別鄰近對應的所述選擇線區，在進行所述圖案化製程時，所述之非揮發性記憶體的製作方法更包括：於所述源極區中定義出至少一條狀的第一堆疊結構，每一所述第一堆疊結構的線寬與每一所述字元線的線寬相同，且相鄰的所述第一堆疊結構之間的間距以及相鄰的所述第一堆疊結構與所述選擇線之間的間距與相鄰的所述選擇線之間的間距相同。
  9. 如申請專利範圍第8項所述之非揮發性記憶體的製作方法，其中在進行所述圖案化製程之後，所述之非揮發性記憶體的製作方法更包括： 於每一所述第一堆疊結構的兩側的所述基底中形成所述摻雜區，以及於所述汲極區中形成所述摻雜區；以及於所述汲極區中形成至少一位元線接點，其中所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點與所述汲極區中的所述摻雜區連接。
  10. 如申請專利範圍第8項所述之非揮發性記憶體的製作方法，其中在定義所述第一堆疊結構時，更包括：於所述汲極區中定義出至少一堆疊結構，每一所述堆疊結構的線寬與每一所述字元線的線寬相同；以及移除所述堆疊結構。
  11. 如申請專利範圍第10項所述之非揮發性記憶體的製作方法，其中在移除所述堆疊結構之後，更包括：於每一所述第一堆疊結構的兩側的所述基底中形成所述摻雜區，以及於所述汲極區中形成所述摻雜區；以及於所述汲極區中形成至少一位元線接點，其中所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點與所述汲極區中的所述摻雜區連接。
  12. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中所述電荷儲存層包括導體層或氮化物層。
  13. 一種非揮發性記憶體，包括：基底，具有記憶胞區與二個選擇線區，所述選擇線區分別位於所述記憶胞區的相對兩側； 多個字元線，設置於所述記憶胞區中；多個選擇線，設置於所述選擇線區中，其中每一所述選擇線的線寬與每一所述字元線的線寬相同，且相鄰的所述選擇線之間的間距、相鄰的所述字元線之間的間距以及相鄰的所述選擇線與所述字元線之間的間距相同；以及多個摻雜區，位於每一所述字元線的兩側以及每一所述選擇線區的兩側的所述基底中，其中所述摻雜區並未位於相鄰的所述選擇線之間的所述基底中。
  14. 如申請專利範圍第13項所述之非揮發性記憶體，其中所述基底更具有源極區以及汲極區，其中所述源極區鄰近其中一個所述選擇線區且位於所述選擇線區遠離所述記憶胞區的一側，所述汲極區鄰近另一個所述選擇線區且位於所述選擇線區遠離所述記憶胞區的一側，所述摻雜區更位於所述源極區以及所述汲極區中。
  15. 如申請專利範圍第14項所述之非揮發性記憶體，更包括位於所述源極區中的至少一源極線接點以及位於所述汲極區中的至少一位元線接點，所述摻雜區位於每一所述源極線接點的下方以及兩側的所述基底中且所述源極線接點與所述源極區中的所述摻雜區連接，所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點與所述汲極區中的所述摻雜區連接。
  16. 如申請專利範圍第14項所述之非揮發性記憶體，更包括 位於所述源極區中的至少一條狀的第一堆疊結構以及位於所述汲極區中的至少一位元線接點，其中所述摻雜區位於每一所述第一堆疊結構的兩側的所述基底中，所述摻雜區位於每一所述位元線接點的下方以及兩側的所述基底中且所述位元線接點連接所述汲極區中的所述摻雜區。
  17. 如申請專利範圍第16項所述之非揮發性記憶體，其中每一所述第一堆疊結構的線寬與每一所述字元線的線寬相同。
  18. 如申請專利範圍第16項所述之非揮發性記憶體，其中所述相鄰的所述第一堆疊結構之間的間距、相鄰的所述第一堆疊結構與所述選擇線之間的間距與相鄰的所述選擇線之間的間距相同。
  19. 如申請專利範圍第13項所述之非揮發性記憶體，其中所述選擇線之間係為並聯連接。
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