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TWI521711B - 電晶體裝置、裝置製造方法、積體電路及積體電路之操作方法 - Google Patents

電晶體裝置、裝置製造方法、積體電路及積體電路之操作方法 Download PDF

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TWI521711B
TWI521711B TW103115780A TW103115780A TWI521711B TW I521711 B TWI521711 B TW I521711B TW 103115780 A TW103115780 A TW 103115780A TW 103115780 A TW103115780 A TW 103115780A TW I521711 B TWI521711 B TW I521711B
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TW103115780A
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Inventor
呂函庭
陳威臣
Original Assignee
旺宏電子股份有限公司
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Publication date
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Description

電晶體裝置、裝置製造方法、積體電路及積體電路之操作方 法
本發明是有關於一種電晶體結構、記憶體結構及其操作方法。
在積體電路的設計中，需要使用能夠快速在開關狀態(on/off state)間轉換，且具有低漏電流的電晶體。在互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)中，已知會影響轉換時間及漏電流的一種參數為次臨界斜率(subthreshold slope)，通常以汲極電流每增加10倍時對應的閘極電壓表示(mV/decade)，其單位中的“decade”表示汲極電流增加10倍。一般相信CMOS的次臨界斜率在室溫時無法優於60mv/decade。
在CMOS的設計中，電晶體可設計為N型通道模式(當通道開啟時，電子為電荷載子)以及P型通道模式(當通道開啟 時，電洞為電荷載子)。N型通道模式與P型通道模式係由電晶體的結構決定。如此限制了積體電路佈局，以及利用電晶體的實施電路的彈性。
因此，有需要提供一種電晶體結構，能夠克服先前技術設計之缺點。
在高密度記憶體中，漏電流及轉換時間亦為重要參數。同樣地，在基於類金屬氧化物半導體電晶體結構的電荷捕捉記憶胞(charge trapping memory cell)中，也有需要在記憶胞通道中提供兩種類型的電荷載子，以完成編程或抹除操作。
先前技術之快閃記憶體技術的其他限制係關於區塊抹除(block erase)操作的需求。由於對區塊抹除的依賴，操作的複雜性以及在快閃記憶體隨機位址中寫入資料的需求時間皆增加。
因此，有需要提供能夠支持更高效率操作，及具低漏電流的記憶體結構。
本發明之實施例敘述一種雙模電晶體結構，能夠回應控制訊號運作P型通道模式及N型通道模式。此外，雙模電晶體結構能以陡峭的次臨界斜率操作，具有快轉換時間與低漏電流。
提供一種包括半導體基材的裝置，其中半導體基材可為半導體層帶(strip)，藉絕緣材料與基板隔離，例如是絕緣層 上矽(silicon-on-insulator,SOI)結構。裝置之半導體基材包含通道區、鄰近於通道區之第一側的P型終端區(作為源極或汲極)，以及鄰近於通道區之第二側的N型終端區(作為源極或汲極)。閘極絕緣材料設置在半導體基材的表面之上及通道區上。閘極設置在閘極絕緣材料之上及通道區上。此外，輔助閘極結構設置在閘極絕緣材料之上。輔助閘極結構包含第一輔助閘極及第二輔助閘極。第一輔助閘極位於閘極的第一側，且跨於鄰接P型終端區的一部分通道區上。第二輔助閘極位於閘極的第二側，且跨於鄰接N型終端區的一部分通道區上。背閘極可選擇性的包含在通道區之下。
一實施例中，半導體基材在通道區中包含多個鰭片，鰭片可終止設置有P型終端區及N型終端區的接墊。
可提供控制電路，用以施加偏壓條件(bias condition)控制裝置的操作。偏壓條件可包括施加在輔助閘極上，用以選擇P型通道模式及N型通道模式的電壓。在P型通道模式時，負電壓施加在輔助閘極上，於輔助閘極之下感應生成多個電洞，維持P型通道模式。在N型通道模式時，正電壓施加在輔助閘極上，於輔助閘極之下感應生成多個電子，維持N型通道模式。
多個雙模電晶體結構可在積體電路中作為多個電路，並選擇性的控制P型通道及N型通道模式。在一些電路中，雙模電晶體結構可在P型通道及N型通道模式間動態切換，維持電路的任務函數。
10‧‧‧半導體基材
11‧‧‧絕緣材料
12‧‧‧閘極
13‧‧‧通道區
13A、13B‧‧‧區域
14、15‧‧‧終端區
16、16A、16B‧‧‧輔助閘極
17‧‧‧絕緣材料
18‧‧‧背閘極元件
19‧‧‧閘極絕緣材料
22、24、25、26‧‧‧接點
33-1-33-6‧‧‧鰭片
41‧‧‧絕緣層
42‧‧‧閘極
43‧‧‧鰭式通道區
44、45‧‧‧摻雜區
44A、44B‧‧‧區域
46A、46B‧‧‧輔助閘極
49‧‧‧閘極絕緣材料
100-103、160-1-160-4‧‧‧層帶
112-115‧‧‧導線
112A-115A‧‧‧層
124、125‧‧‧終端區
130‧‧‧接地選擇開關
131‧‧‧串選擇開關
149‧‧‧介電電荷存儲結構
150、151‧‧‧記憶胞
161-1-161-4‧‧‧接墊
165、165-1-165-4‧‧‧垂直栓塞
166‧‧‧GSL線
167‧‧‧SSL線
170‧‧‧層間連接器
171‧‧‧金屬位元線
180、182‧‧‧栓塞
181‧‧‧連接器
183‧‧‧源極線
200‧‧‧半導體片
201A、201B‧‧‧介電電荷捕捉層
205、209‧‧‧通道區
205N、205P‧‧‧終端區
210、211‧‧‧電洞
252‧‧‧介電電荷捕捉結構
253‧‧‧記憶胞
259‧‧‧接墊
260-1-260-4‧‧‧層帶
262、263‧‧‧栓塞
271‧‧‧GSL線
272、273‧‧‧字元線274：SSL線
301-304‧‧‧PN二極體
311‧‧‧GSL開關
312‧‧‧SSL開關
314-n‧‧‧記憶胞
510‧‧‧記憶體陣列
511‧‧‧行解碼器
512‧‧‧接地選擇線
513‧‧‧級/列解碼器
514‧‧‧源極線
515、517‧‧‧匯流排
516‧‧‧頁緩衝器
518‧‧‧區塊
519‧‧‧狀態機
523‧‧‧資料輸入線路
524‧‧‧電路系統
525、600‧‧‧積體電路
601‧‧‧陣列
602‧‧‧輔助閘極驅動器
603‧‧‧輸入電路系統
604‧‧‧輸出電路
608、610、611、612、613‧‧‧線
第1圖繪示具有雙模通道的電晶體結構。
第2圖繪示偏壓為N型通道模式時，第1圖的電晶體結構。
第3圖繪示偏壓為P型通道模式時，第1圖的電晶體結構。
第4圖為一實施例中，具有雙模通道之電晶體結構的俯視圖。
第4A圖為具有雙模通道之電晶體結構沿著第4圖之A-A線切開的剖面圖。
第4B圖為具有雙模通道之電晶體結構沿著第4圖之B-B線切開的剖面圖。
第5圖為一實施例中，包括多個鰭片且具有雙模通道之電晶體結構的俯視圖。
第5A圖為第5圖之具有雙模通道之電晶體結構沿著A-A線切開的剖面圖。
第6圖為一實施例中，用以於裝置中模擬操作，且具有雙模通道之電晶體結構的剖面圖。
第7圖為第6圖之電晶體結構以P型通道模式及N型通道模式操作時，取對數之汲極電流與閘極電壓的關係圖。
第8圖為第6圖之電晶體結構以P型通道模式及N型通道模式操作時，線性之汲極電流與閘極電壓的關係圖。
第9圖繪示一雙模、3D垂直閘極的NAND記憶體結構。
第10圖繪示一實施例中用於雙模、3D垂直閘極之NAND記憶體結構的解碼器結構。
第11圖繪示一實施例中，用於雙模操作，偏壓為N型通道 模式的NAND串。
第12圖繪示一實施例中，用於雙模操作，偏壓為P型通道模式的NAND串
第13圖繪示偏壓施加感應源極側，用於讀取操作的雙模、3D垂直閘極的NAND記憶體結構。
第14圖繪示第13圖之記憶體結構以源極線電壓為函數時，讀取電流與閘極電壓的關係圖。
第15圖繪示第13圖之記憶體結構之源極電流與源極電壓的關係圖，顯示源極端PN接面的特性。
第16圖繪示第13圖之記憶體結構的NAND串以P型通道模式及N型通道模式操作時，汲極電流與閘極電壓的關係圖。
第17圖繪示第13圖之記憶體結構的接地選擇線及串選擇線閘極以N型通道模式操作時，汲極電流與閘極電壓的關係圖。
第18圖繪示第13圖之記憶體結構的接地選擇線及串選擇線閘極以P型通道模式操作時，汲極電流與閘極電壓的關係圖。
第19圖至第22圖繪示類似第13圖之記憶體結構中的記憶胞內的第一個字元線WL0，以及最後的字元線WL63以N型通道模式及P型通道模式讀取時，汲極電流與閘極電壓的關係圖。
第23圖繪示一雙模、3D記憶體結構之電路的示意圖。
第24圖繪示一能夠用於雙模記憶體結構之編程操作的時間圖。
第25圖為闕值電壓與時間的關係圖，比較使用正閘極電壓Fowler-Nordheim穿遂之編程操作的雙模結構，以及依靠閘極感應汲極漏電流的N型通道結構。
第26圖為增量階躍脈衝編程(incremental step pulse programming,ISPP)操作下，闕值電壓與時間的關係圖，其繪示類似於第24圖之操作的編程表現。
第27圖為一能夠用於雙模記憶體結構之抹除操作的時間圖。
第28圖為闕值電壓與時間的關係圖，比較使用正閘極電壓Fowler-Nordheim穿遂之抹除操作的雙模結構，以及先前技術的N型通道結構。
第29圖為闕值電壓與抹除時間的關係圖，繪示類似於第27圖之操作的抹除表現。
第30圖為積體電路的簡單方塊圖，其包含利用雙模結構的快閃記憶體。
第31圖為積體電路的簡單方塊圖，其包含具有多個雙模電晶體結構的電路系統。
以下將以第1圖至第31圖對本發明之實施例做詳細說明。
第1圖繪示具有雙模通道之電晶體結構，沿著通道長度尺寸的剖面圖。電晶體結構包括半導體基材10，半導體基材10包含通道區13、具有P型摻雜的第一終端區14，以及具有N型摻雜的第二終端區15。通道區13內的半導體基材可不摻雜，或具有符合特定裝置應用的通道摻雜狀態(doping profile)。在一些應用中，通道區13較佳的可設置成全空乏(fully depleted)操作，例如使其寬度低於最大乏層寬(depletion width)。半導體基材 10設置於絕緣材料11上。此結構可包括絕緣層上矽(silicon-on-insulator,SOI)基板。
閘極結構12跨(overlay)於半導體基材10的通道區13之上。第一輔助閘極16A設置在閘極12的第一側，且跨於通道區13的第一部份上，通道區13的第一部份鄰接P型之第一終端區14。第二輔助閘極16B設置在閘極12的第二側，且跨於通道區13的第二部份上，通道區13的第二部份鄰接N型之第二終端區15。
在一些實施例中，第一輔助閘極16A及第二輔助閘極16B中的一個或兩個也可跨於一部分的對應之第一終端區14及第二終端區15之上。第一輔助閘極16A與閘極12之間的間隔，以及第二輔助閘極16B與閘極12之間的間隔需要小於通道區13的長度。
在繪示的實施例中，導電性背閘極元件18設置在絕緣材料11內部，且可與閘極12、輔助閘極16A,16B組合控制通道區13的操作。舉例來說，背閘極元件18之偏壓可控制電晶體結構在P型通道及N型通道兩個模式中的闕值電壓(threshold voltage)。在其他實施例中，可忽略背閘極元件18。
如同標號VAG1,VG,VAG2及VBG所示，可利用偏壓電路獨立施加訊號於閘極12、輔助閘極16A,16B以及背閘極元件18上。一些實施例中，輔助閘極16A,16B可為部份的單輔助閘極結構，在所有操作模式中實質上接收相通的偏壓。在其他實施例中，輔助閘極16A及16B可分離，且分開的耦接於偏壓電路，以管理裝置的操作特性。
第2圖繪示施加偏壓於輔助閘極16A,16B以感應N型通道模式時，第1圖的電晶體結構。為使雙模結構呈N型通道模式，於輔助閘極16A,16B上的偏壓為正。因此能夠吸引N型的載子或電子進入位於輔助閘極16A,16B之下之電晶體結構的通道區13，如區域13A及13B標記的「-」符號所示。
第3圖繪示施加偏壓於輔助閘極16A,16B以感應P型通道模式時，第1圖的電晶體結構。為使雙模結構呈P型通道模式，於輔助閘極16A,16B上的偏壓為負。因此能夠吸引P型的載子或電洞進入位於輔助閘極16A,16B之下之電晶體結構的通道區13，如區域13A及13B標記的「+」符號所示。
第1圖所示的雙模電晶體結構具有優秀的開關特性，且在兩模式內的接面漏電流極小。此外，有可能以非常陡峭的次臨界斜率驅動裝置，例如在室溫下可低於60mV/decade。
藉由控制輔助閘極16A,16B的偏壓，雙模電晶體結構可在N型通道模式及P型通道模式間切換。切換可以動態方式完成，某種意義上模式轉換可在配置裝置及操作電路時導入。於操作電路及配置裝置期間的N型通道及P型通道切換可被認作動態通道模式切換。此外，可利用揮發性或非揮發性的配置碼(configuration code)、熔絲、反熔絲(anti-fuses)等以靜態設定模式。
多個雙模電晶體結構可配置在電路中，執行例如及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、互斥或閘(exclusive-OR gate)或反互斥或閘(exclusive-NOR gate)邏輯功能。雙模電晶體 結構之陣列可耦接積體電路上的可程式化內連接結構，並可配置N型通道或P型通道模式的獨立結構或整組結構。
第4圖繪示一實施例中，具有雙模通道之電晶體結構的俯視圖。本實施例中，半導體基材包括通道區(被閘極12及輔助閘極16A/16B遮蓋)、P型第一終端區14(P+)以及N型第二終端區(N+)。接點24,25分別位於P型及N型終端區14,15。閘極12為T型，在較寬的部份具有接點22。輔助閘極結構16,16A,16B為U型，在輔助閘即結構的連接部份16具有接點26。薄型絕緣分隔件(未繪示於第4圖中)設置在閘極12及輔助閘極結構16,16A,16B之間。
第4A圖為具有雙模通道之電晶體結構沿著第4圖之A-A線切開的剖面圖。第4A圖中與第1圖對應的元件具有相似的標號。本例中，位於輔助閘極16A之下的區域19A內，以及位於輔助閘極16B之下的區域19B內的閘極絕緣材料19之厚度較位於閘極12之下的閘極絕緣材料19厚。此外，例如是氧化矽的分隔絕緣材料17設置在輔助閘極16A及閘極12之間，以及輔助閘極16B及閘極12之間。輔助閘極可利用自我對準之多晶矽分隔件圖案化，可產生如第4A圖所繪示的圓角邊緣。或者，輔助閘極可利用微影方式圖案化，或其他的圖案化技術，只要符合實施之設計。此外，閘極與輔助閘極可為多晶矽之外的導電材料，包含金屬、其他摻雜之半導體及多層結構等，只要符合特定的實施例。
如第4A圖所示，結構中通道長度的尺寸約等於閘極12的長度LG及輔助閘極16A,16B的長度LAG1,LAG2的總和。
第4B圖繪示具有雙模通道之電晶體結構沿著第4圖之B-B線切開的剖面圖。第4B圖中與第4A圖對應的元件具有相似的標號。結構中通道寬度的尺寸大約為半導體基材內通道區13的寬度WG。
第5圖繪示具有雙模通道之電晶體結構的俯視圖，其半導體基材的通道區內包括多個鰭片33-1-33-6。第5圖中與第4圖對應的元件具有相同的標號。如第5圖的實施例所示，半導體基材包括P型第一終端區14及N型第二終端區15。本實施例中，半導體基材內的多個鰭片33-1-33-6在第一終端區及第二終端區15之間延伸。
第5A圖為沿第5圖之結構A-A線的剖面圖。如圖所示，在閘極結構12跨於多個鰭片33-1-33-6的鰭式半導體基材。背閘極元件18為非必須的。
一種製造雙模電晶體裝置的方法，包括形成半導體基材，半導體基材包含通道區、鄰近於該通道區之第一側的P型終端區，以及鄰近於該通道區之第二側的N型終端區；形成閘極絕緣材料於半導體基材的表面之上及通道區上；形成閘極於閘極絕緣材料之上及通道區上；形成第一輔助閘極及第二輔助閘極於閘極絕緣材料之上，第一輔助閘極位於閘極的第一側，且跨於鄰接該P型終端區的一部分通道區上；第二輔助閘極位於閘極的 第二側，且跨於鄰接N型終端區的一部分通道區上。
在一些實施例中，所述方法包括形成半導體基材於基板上及絕緣層上，其中半導體基材藉由絕緣層與基板隔離。此外，該方法可以包括形成背閘極下伏(underlying)於通道區且位於絕緣層內。
該方法還可以包括形成第一輔助閘極電性連接到第二輔助閘極。
該方法可以包括於半導體基材之通道區內圖案化多個鰭片。
此外，該方法可包括提供電路耦接電晶體結構中的輔助閘極，且在N型通道模式時對一部份之電晶體結構之第一輔助閘極及第二輔助閘極施加正電壓，在P型通道模式時對另一部分之電晶體結構之第一輔助閘極及第二輔助閘極施加負電壓。
第6圖為用於描述模擬結構的雙模電晶體結構。在模擬結構中，基板包括絕緣層41，做為模擬之用約為30nm厚。半導體基材包括鰭式通道區43，其包含約10nm寬的矽與約20nm的鰭片高度。重摻雜的P型第一終端區域44和較輕度摻雜的P型區域44A設置在通道區43的一側。重摻雜N型第二終端區域45和較輕度摻雜的N型區域45A設置在通道區43的另一側。較重摻雜區44,45具有用於模擬的50nm高度。較輕摻雜區44A,45A具有20nm高度。較輕摻雜區44A,45A的長度各約30nm。相同的，較重摻雜區44,45的長度約30nm。
閘極絕緣材料49設置在閘極42和通道區43之間。此外，閘極絕緣材料49設置在輔助閘極46A,46B和通道區43之間。
在模擬中，通道區域具有1E15/cm3的P型摻雜濃度。較輕摻雜的N-或P-區44A,45A各有約1E20/cm3的摻雜濃度。較重摻雜的N+或P+區域44,45具有大約5E20/cm3的摻雜濃度。
閘極長度LG設定為32nm。輔助閘極長度LAG1和LAG2設定為50nm。閘極和輔助閘極之間的分隔件的長度設定為5nm。做為模擬，閘極絕緣材料49的有效氧化物厚度為1nm。作為模擬，選用具有4.6eV中間能隙功函數的閘極。
第7圖為汲極電流(對數刻度)與閘極電壓(線性刻度)的關係圖，繪示P型通道模式(虛線)和n型通道模式(實線)的模擬結果。第8圖是漏電流(線性刻度)與閘極電壓(線性刻度)的關係圖，亦繪示了模擬結果。在模擬過程中，N型通道讀取的偏壓條件包含在P型終端上約+1.2V的汲極電壓，在N型終端上約0V的源極電壓，和+2V的輔助閘極電壓。P型通道讀取的偏壓條件包含在P型終端上約0V的汲極電壓，在N型終端上約-1.2V的源極電壓，和-2V的輔助閘極電壓。這些圖表顯示在N型和P型通道讀取操作時的超低漏電流。可以看出，在閘極電壓接近0V時的兩種模式中，次臨界斜率小於60mV/decade。因此，該結構可以用於低功耗邏輯應用以及其他典 型的CMOS應用。
因此，雙模電晶體結構提供優異的開/關特性，小的漏電流，以及超級陡峭的次臨界斜率。此外，模擬繪示每個雙模鰭式場效電晶體(finFET)可以提供接近20μA的驅動電流。假設一個鰭片間距可以低於20nm，可以在1微米寬度的佈局區域中提供超過50個鰭片。此結構能使雙模結構中每微米的驅動電流大於1mA，能與最先進的CMOS電晶體結構比較。
另一方面，超陡峭次臨界斜率和非常小的漏電流可以提供優越的效能特性。輔助閘極偏壓在具有相對低之載子濃度的通道區中感應出虛擬源極/汲極端，因此，比傳統的N+和P+擴散接面有更小的漏電流。
因此，提供具有超陡峭次臨界斜率且能產生顯著驅動電流的裝置。
可藉閘流體(thyristor)解釋雙模電晶體結構的運作。以N型通道讀取模式為例，在輔助閘極大於0V下，雙模電晶體結構可包括5個關於載子濃度的區域，依序為由第一終端區提供的P+區域、第一輔助閘極感應的N-區域、位於閘極結構之下，具有與閘極電壓相關之載子濃度的P-區域、第二輔助閘極感應的N-區域，以及由第二終端區提供的N+區域。因此，構成一個P+/N-/P-/N-/N+的動態閘流體式結構。在通道區域內的P型載子濃度(P-)由閘極電壓控制。如果閘極電壓太小或為負，P型載子濃度可相對高，使得閘流體式結構難以開啟。然而若閘極 電壓增加時，通道區的P型載子濃度降低，或幾乎變為N型載子濃度。在這種情況下，閘流體模式可以提供一個正向回饋以放大電流。此模式對閘極電壓和汲極電壓高度敏感。回饋可藉波茲曼分佈的因子KT/q中斷，從而如模擬所證明，提供超陡次臨界斜率可能性。
如上所述，雙模電晶體結構可利用輔助閘極到的P+/P-/N-/P-/N+動態閘流體式結構以動態改變，為P型通道模式而保留這些閘流體式操作特性。
因此，揭露一種雙模電晶體結構。該電晶體結構包括具有一雙側輔助閘極的閘極，其藉由一薄側壁分隔絕緣材料隔開。輔助閘極偏壓可於兩側共同施加，或兩側可分別施加偏壓以更彈性操作。在輔助閘極之外，提供汲極/源極端的擴散接面。一面是相對重摻雜的P型終端區，而另一側是相對重摻雜的N型終端區。在操作中，當輔助閘極大於0V，所選擇的閘極控制裝置N型通道的行為。當輔助閘極小於0V，所選擇的閘極控制裝置P型通道的行為。兩種模式都提供具小漏電流的非常好開/關特性，以及超級陡峭的次臨界斜率。
雙模電晶體結構使具有可配置之N型通道和P型通道操作模式的新類型積體電路結構成為可能。
第9圖繪示利用類雙模電晶體結構在三維記憶體裝置的實施例。在本例中，三維記憶體裝置包括多個脊型堆疊，多個層帶100,101,102,103形式的半導體材料藉由絕緣材料(為繪 示字元線之間的結構而移除)分隔。半導體材料層帶100-103各包括在P型終端區(125)的一端與N型終端區(124)的另一端之間的多閘極通道區。多個導線112,113,114,115排列成穿過層帶堆疊。區域126中的導線112,113,114,115之間無接面，且可以與在層帶100,101,102,103中的導線之下的區域具有相同或類似的摻雜分佈。介電電荷存儲結構149設置在堆疊的側壁上，以及在層帶100-103和導線112-115的交叉點。本例中，位於字元線和P型終端區的第一導線112配置為閘極選擇線GSL。本例中，位於字元線和N型終端區的最後一個導線115配置為串選擇線SSL。兩者之間繪示的導電線113,114配置為字元線。在一代表性實施例中，可有例如64個字元線與單一雙模，多閘極層帶交叉。
在圖式中，矽化物或其他輔助導電材料的層112A,113A,114A形成在導線的上表面。導線還包括形成側閘極結構的雙模串堆疊之間的垂直延伸。
電荷存儲結構149至少設置在記憶胞形成的交叉點。電荷存儲層結構可以包括多層介電電荷存儲結構，比如SONOS狀結構。可使用的一種電荷存儲結構為能隙工程之SONOS或“BE-SONOS”。BE-SONOS的電荷存儲結構可以包括一多層穿隧層，例如為約1-2nm厚的氧化矽層，約2-3nm厚的氮化矽層，和約2-3nm厚的氧化矽層。BE-SONOS結構包括用以在多層穿隧層儲存電荷的介電層，例如約5-7nm厚的氮化矽層。另外，BE-SONOS結構包括用於阻止電荷儲存層上電荷洩漏的介 電阻擋層，例如約5-8nm厚的氧化矽層。其他材料可以用作很好的BE-SONOS堆疊。
因此，這種結構中，記憶胞(150，151)形成在導線113,114的垂直延伸部分和多閘極層帶100-103側表面之間，三維陣列中的交叉點。串選擇開關131和接地選擇開關130形成在導線115和112的垂直延伸之間的交叉點。
該結構可以配置成每個雙模多閘極層帶的汲極側具有N+型接面(終端區124)，而源極側具有P+型接面(終端區125)。在陣列之內，層帶的通道區為無摻雜或輕摻雜，且無接面。
沿該結構中各層帶100-103的記憶胞可為雙模，多閘極NAND串。
P型通道和N型通道模式的通道操作可以藉由施加到未選擇字元線(類似於第1圖結構中的輔助閘極)中通過閘極電壓的極性進行控制，而所選擇字元線(類似於在第1圖結構中的閘極)是根據所選擇的操作控制，例如讀取，編程或抹除。
一種可利用於第9圖之雙模多閘極層帶的陣列架構繪示於第10圖。在第10圖所示的例子具有四個堆疊，每個堆疊包括4個半導體層帶160-1,160-2,160-3,160-4。各堆疊層帶終止於在層帶SSL端的垂直位元線栓塞(162)。垂直位元線栓塞(162)可以包括用於對應的堆疊內雙模層帶的重摻雜N型終端。在其他實例中，重摻雜N型終端可以包含或延伸至SSL線167和垂直位元線栓塞162之間的層帶末端。垂直位線栓塞162藉層間連接器 170連接到第一金屬層ML1內對應的金屬位元線(171)。一實施例中，在記憶胞給定區塊中可有128個位元線BL0-BL127，耦接於對應的128個層帶堆疊。
每個層帶層，包括各堆疊中的一個層帶，終止於相應的多個水平源極線接墊161-1,161-2,161-3,161-4中的一個。源極線接墊161-1,161-2,161-3,161-4可以包括重摻雜的P型終端，用以在對應層之多個雙模層帶。在其他例子中，重摻雜P型終端可以包括或延伸到GSL線166和接墊(161-1)之間的層帶末端。源極線墊161-1,161-2,161-3,161-4可配置為終止對應層內的一組16個或32個層帶。在一些實施例中，每個源極線的接墊161-1,161-2,161-3,161-4可以終止一給定區塊中的所有層帶。
源極線接墊161-1,161-2,161-3,161-4水平地延伸到一階梯結構，其中每個接墊161-1,161-2,161-3,161-4耦接到一個對應的垂直栓塞165-1,165-2,165-3,165-4，垂直栓塞穿過接墊上的通孔上至栓塞(180)，直至第一金屬層ML1內的連接器(181)。源極線連接器(181)延伸至金屬內栓塞(182)，以及第二金屬層ML2內的源極線(183)SL(1),SL(2),SL(3),SL(4)。
如第9圖所示，多個導線跨於層帶堆疊上，形成GSL線166，多條字元線165和SSL線167。
根據該陣列結構，藉使用位元線解碼器解碼層帶堆疊(Y維度平面)，藉使用源極線解碼器解碼層帶層(Z維度平面)，藉使用字元線解碼器解碼記憶胞切片(X維度平面)，以及藉使用 SSL及GSL解碼器解碼記憶胞區塊來選擇個別記憶胞。
其他可被修改以提供所述之雙模通道區的三維垂直閘極(3DVG)架構在標題為"Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures"的美國專利8,503,213(2013/8/6領證)有詳細說明，發明人為Shih-Hung Chen及Hang-Ting Lue。該文獻有如被充分說明於此納入參考。
在其它實施例中，水平層帶可以在垂直通道NAND串結構之間的垂直雙模結構中配置為字元線。參照標題為"Memory Device,Manufacturing Method And Operating Method Of The Same"，共同擁有的美國專利8,363,476(2011/1/19申請，2013/1/29領證)，發明人為Hang-Ting Lue及Shi-Hung Chen。該文獻於有如被充分說明此處納入參考。
第11圖及第12圖為雙模層帶的俯視圖，配置為NAND串，如同第9圖及第10圖中記憶體結構內的層帶。在第11圖中，偏壓條件為N型通道模式的源極側讀取。在第12圖中，偏壓條件為P型通道模式的源極側讀取。
參照第11圖，半導體片200包括通道區205，其設置在P+終端205P和一個N+端205N之間。介電電荷捕捉層201A設置在層帶200的一側上，以及介電電荷捕捉層201B設置在層帶200的另一側。GSL開關由鄰接P+終端205P的GSL雙閘極結構形成。SSL開關是通過鄰接N+終端205N的SSL雙閘極結構形 成P+終端205P及N+終端205N可分別與GSL和SSL的雙閘極結構重疊，或如圖所示對齊以作為特定實施例。重疊量可影響雙極性操作的特性，以及裝置的電流量。
多個字元線構成雙面閘極結構G0-G63，包括在圖示之例中形成閘極結構Gn的受選擇字元線。對於N型通道的讀取操作如第11圖所示，GSL線，未選擇的閘極結構與SSL線施加大於0V的讀通電壓偏壓。未選擇各線上正電壓的結果，電子被吸引到被選擇的字元線Gn兩側的區域207,208內的通道區層帶，而受選擇字元線Gn下方的通道區域205維持被受選擇字元線的偏壓所控制，且其閾值電壓藉介電電荷儲存結構內電荷陷阱的偏壓所控制。
在讀取操作中，源極側的P+終端205P接收約+2V的正電壓，足夠對P+終端以及通道區中誘發電子的區域207之間的PN接面造成正向偏壓。汲極側N+終端205N的偏壓約為0V，以支持電子流進入成層帶的通道區。在一些實施例中，汲極側的N+終端205N偏壓約為0.3，V或微正壓，以協助抑制未選擇的層帶的漏電流。
第12圖的結構與第11圖相同，並使用相同的標號。然而，第12圖所示的偏壓排列感應P型通道讀取模式。源極側和位元線側為P型通道讀取模式的偏壓與N型通道讀取模式相同。然而，通過電壓、GSL與SSL的電壓為負，以在受選擇字元線下通道區209的兩側感應多個電洞210,211。
在第12圖中可以看出，字元線具有寬度為W1時，GSL線具有寬度W2且SSL線具有寬度W3。有需求使GSL線的寬度W2及SSL線的寬度W3顯著大於字元線的寬度W1。例如，寬度W2和W3應比少數載子擴散長度還長，而字元線的寬度不須等寬。在一實施例中，寬度W2和W3可為約0.35μ，而字元線寬度為20-50奈米的量級。
第11圖之結構可在沒有記憶體結構之下操作。因此，該結構是一種電路，電路包括半導體層帶，半導體層帶包含通道區、鄰近於該通道區之第一側的P型終端區，以及鄰近於該通道區之第二側的N型終端區；多個閘極，沿著該半導體層帶串聯排列，並位於該通道區內；第一參考線及第二參考線，該第一參考線耦接於該半導體層帶的第一端，該第二參考線耦接於該半導體層帶的一第二端。電路系統可耦接該第一參考線及該第二參考線，用以對該通道區選擇性地施加偏壓。
第13圖繪示一陣列，其包括多個配置為NAND串的雙模層帶，用於描述在讀取操作期間的電流路徑。因此，該結構包括多個雙模層帶260-1,260-2,260-3,260-4的堆疊。每個堆疊的層帶在對應的N+垂直位線栓塞262,263的一端終止。每一層中的層帶在對應的P+水平源極線接墊(259)終止。介電電荷捕捉結構252跨於層帶堆疊上。其結果是，記憶胞(253)形成在字元線272,273的交叉點。GSL線271和SSL線274用於控制所述NAND串的操作。
對於如圖所示的讀取操作，未被選擇的源極線偏壓約為0V。受選擇的源極線偏壓約為正2V。受選擇位元線偏壓約0V或約0.3V。未選擇位元線偏壓約為正2V。因此，層帶260-1被選擇為讀取操作。目標層帶內的記憶胞253可藉由字元線272選取。所選擇源極線接墊的PN接面藉源極線約+2V及汲極側約為0V(或0.3V)的偏置，為正向偏壓。在終止相同垂直位元線栓塞262之堆疊內未選擇層帶的電流，被未選擇源極線0V或0.3V的偏壓阻擋，這樣可以防止正向偏壓或維持PN接面的輕微反向偏壓。在終止受選擇源極線之層內的未選擇層帶內的電流，被正2V的未選擇位元線阻擋，阻止了電流流過源極線端的PN接面。
因此，使用源極側感應以充分利用耦接於源極側的PN接面。如果施加足夠的源極偏壓(大於1.5V)以保持PN接面的正向偏壓時，由於此接面相反方向上非常低的漏電流，往未選擇源極線的雜散電流路徑可藉PN接面消除。略微正的位元線偏壓(如0.3V)可施加在選定的位元線，藉由引起輕微的反向偏壓於未選擇源極線的PN接面中，可減少雜散電流。
第14圖表示在源極側讀取期間，源極線電壓在約0.1V到2.5V之間時，讀出電流與閘極電壓的關係圖。適合的感應電流水平在圖中標記為約100微安培。因此，源極線電壓大於約1.5V便足以使源極側讀取達到適合的感應電流。
源極線接墊層帶介面上的PN接面可使用多晶矽二極管實現。第15圖繪示多晶矽二極體的特性。可以看出，對低於約-8V的負源極 電壓，漏電流小於1皮安培(picoAmp)。接面崩潰約在-10V處發生。結構的開啟電壓約在0.8V。通過NAND串的飽和電流約在1.5V正向偏壓產生，且具有相對線性的斜率。因而，表現PN接面的優異開/關特性。此外，在負8V偏壓下的反向漏電流很小，支持成功的編程和讀取操作。
第16圖繪示在類似第13圖之結構的中央字元線內被選擇之記憶胞中，測量汲極電流與閘極電壓之實驗數據的關係圖。
N型通道模式的讀取特性以實線顯示，使用約正6V的通道電壓感應。P型通道模式的讀取特性以虛線顯示，使用約負6V的通道電壓感應。兩種模式都表現出非常小的漏電流和合適的驅動電流。
第17圖中為正6V之N型通道模式讀取的效能曲線圖，GSL開關(靠近P+源極)以虛線所示，SSL開關(靠近N+汲極)以實線所示。此圖顯示，在N型通道讀取中，SSL開關具有非常小的漏電流，而GSL開關是完全雙極性，並且不能在該操作模式下關閉。
第18圖中為負6V之P型通道模式讀取的效能曲線圖，GSL開關(靠近P+源極)以虛線所示，SSL開關(靠近N+汲極)以實線所示。對於P型通道讀取，GSL裝置具有非常小的漏電流，而SSL裝置為完全雙極性。
第19圖至第22圖繪示在陣列邊緣之記憶胞的開關行為。第19圖繪示在N型通道讀取期間，字元線WL0上記憶胞的性能。第20圖繪示在N型通道讀取期間，字元線WL63上記憶胞的性能。第21圖繪示在P型通道讀取期間，字元線WL0上記憶胞的性能，而第22圖繪示在P型通道讀取期間，字元線WL63上記憶胞的性能。這表示在實驗結構中，邊緣的字元線正常作用。如此表明，少數載子的擴散長度比SSL及GSL開關的 通道長度小的多，以防止在邊緣字元線的雙極性行為。
第23圖為電路的示意圖，顯示第13圖結構的4個NAND串。在圖中，一水平源極線SL1和一水平源極線SL4藉PN二極體301,302,303,304分別連接到一對NAND串中的各個層。此外，垂直位元線BL1和BL2各自連接NAND串堆疊。PN二極體對應如第13圖所示之串源極側的PN接面。參照耦合到源極線SL4和位元線BL2的代表串，每個串包括一個GSL開關311、記憶胞314-0的,...314-n,...314-31之串(對32胞之串的實施例)以及SSL開關312。
第23圖為編程及抹除操作的敘述，其中一個目標胞標記為A。為使編程及和抹除干擾的條件被理解，在此討論鄰近胞B-E。目標胞A耦接於字元線WLn，且具有垂直延伸部259A和259B。因此，與目標胞A相同，胞B,C,D耦合到相同字元線，且在編程期間接受字元線的編程脈衝，以及在抹除期間接受字元線抹除脈衝。胞B位在相同的字元線和相同的源極線上。鄰近胞E與胞A位在相同NAND串上，但位在不同的字元線。
如圖所示，在對目標胞A的一編程脈衝中，被選擇的位元線BL1接收約0V的偏壓，並且未選擇位元線BL2看見一禁止電壓。同樣地，選取的源線SL1接受約0V偏壓，未選取的源極線SL4接受一禁止偏壓。選取字元線WLn接收編程脈衝，同時未選取字元線接收通道電壓。
第24圖為根據本實施例，執行三個相位之編程操作的時間圖。
在相位T1，在SSL開關和未選取位元線的電壓轉變到約3.3V(Vcc)。選取位元線、未選取字元線、選取字元線、GSL開關和未選取的 源極線保持在約0V。這使電流流經耦接選取位元線之串，同時阻止電流流經耦接到未選取位元線之串。短時間後，選取字元線和未選取字元線上的字元線電壓轉變為通道電壓，例如正9V，導致胞B,E之隔離通道的升壓(boosting)。在相位T1結束時，SSL開關和未選取位元線將返回到約0V，同時字元線電壓保持在通道電壓。一例中，相位T1可持續約5微秒。
在相位T2中，GSL信號和未選取源極線的信號被提高到大約正8V的高電壓，而字元線的電壓保持在約9V的通道電壓。如此導致未選取源極線偏置以增加抑制，而胞B的升壓通道電位不會由於PN二極體漏出。這些偏置電壓在T2相位結束時仍保持穩定。一例中，T2相位可持續約5微秒。
在相位T3，選取字元線的電壓被升壓到大約20V的編程電位(編程脈衝)。胞A在相位T3被編程。相位T1期間，形成電子反通道以提供編程操作的載子源。在相位T3結束時，電壓可返回到0V水平。一例中，T3相位可持續約10微秒。
胞E未於選取位元線之上，並在此配置中接收通道電壓。通道電壓水平應低於胞編程所需。例如，在此偏壓安排中通道電壓可為9V，而編程電壓約為20V。因此，在胞A的編程操作中，胞E遭受之干擾可以忽略不計。
在第24圖中所示的編程操作可用遞增階躍脈衝序列執行，其中序列中每個步驟的編程電壓被提高，以在目標胞的闕值電壓引起遞增位移。
第25圖表示在一施加於P型通道三維NAND編程操作中，閾值電壓與時間的關係，P型通道三維NAND依賴於閘極感應汲極洩漏(gate induced drain leakage,GIDL)以輔助+FN穿遂編程(正FN編程)，以及如第13圖所示的雙模結構。可以看出，編程立刻以雙模結構開始，並且可以更快地完成。這可能是由於P型通道三維NAND中，閘極感應汲極洩漏產生的電子需要一個相對較長時間週期的結果。
第26圖繪示遞增階躍脈衝編程(incremental step pulsed programming)以遞增脈衝方式施加在類似於第24圖編程操作的結果。圖中顯示在N型通道模式的閾值電壓，並表明目標胞可與適合的邊緣編程，而閾值增加成功地抑制了未選取胞。
第27圖顯示-FN抹除選取胞的時間圖，其包含三個區間T1,T2和T3。
在相位T1的開始，GSL開關和未選取位元線的電壓轉變至約-3.3V(負Vcc)。選取位元線、位選取字元線、選取字元線、GSL開關和未選取源極線保持在約0V。這使電流流經耦接到選取源極線之串，同時阻止電流流經耦接到未選取源極線之串。短時間後，選取字元線和未選取字元線上的字元線電壓轉變為通道電壓，例如-8V，導致胞B,D之隔離通道的升壓(boosting)。在相位T1結束時，GSL開關和未選取源極線將返回到約0V，同時字元線電壓保持在通道電壓。一例中，相位T1可持續約5微秒。
在相位T2中，SSL信號和未選取位元線的信號被轉變到約-7V，而字元線的電壓保持在約-8V的通道電壓。如此導致未選取位元線偏置以降低抑制，而胞B的升壓通道電位不會由於PN二極體漏出。這些偏 置電壓在T2相位結束時仍保持穩定。一例中，T2相位可持續約5微秒。
在相位T3，選取字元線的電壓轉變到約-18V的抹除電位(抹除脈衝)。胞A在相位T3被編程。相位T1期間，形成電洞反通道以提供抹除操作的載子源。在相位T3結束時，電壓可返回到0V水平。一例中，T3相位可持續約10微秒。
抹除波形與編程波形概念類似。然而，極性反轉，且SSL和GSL、位元線和源極線之間的角色互換。
第28圖表示在一施加於P型通道三維NAND抹除操作中，閾值電壓與時間的關係，P型通道三維NAND依賴於閘極感應汲極洩漏(gate induced drain leakage,GIDL)以輔助-FN穿遂抹除(負FN抹除)，以及如第13圖所示的雙模結構。可以看出，抹除立刻以雙模結構開始，並且可以更快地完成。這可能是由於N型通道三維NAND中，閘極感應汲極洩漏產生的電洞需要相對較長時間週期的結果。
第29圖繪示閾值電壓與抹除時間的關係，表明禁止抹除的效能。如圖所示，選取胞可成功地抹除，而未選取胞的閾值壓降被成功抑制。
第30圖為積體電路525的簡化方塊圖，其包含一個雙模，NAND快閃記憶體陣列510，可以如本文所述進行操作。在一些實施例中，陣列510是一個三維記憶體，並且包括多個水平胞。行解碼器511耦接記憶體陣列510中的多個字元線、串選擇線和接地選擇線(512)。區塊513的級/列解碼器耦接至一組頁緩衝器516，在該示例中通過匯流排517，並經由全局位元線和源極線514。位址被供應至匯流排515、級/列解碼器(區塊 513)和行解碼器(區塊511)。資料經由積體電路上其他電路系統524的資料輸入線路523(例如包含輸入/輸出埠)供應，例如一般用途之處理器、特殊用途之應用電路，或結合模組以提供陣列510所支援的系統單晶片(system-on-a-chip)功能。資料從積體電路525上之輸入/輸出埠供應，或是透過其他位於積體電路525上之內部/外部資料源來供應。
控制器，在本實施例為狀態機519，提供信號來控制偏壓配置供應電壓產生，或藉由電壓供應在區塊518，進行本文所述的各種操作，包括雙模操作，以及讀取和寫入陣列中的數據。這些操作包括如上所述之抹除，編程和讀取。控制器可以用本領域已知的專用邏輯電路實現。在其他實施例中，控制器包括一般用途處理器，而一般用途處理器可以施行於同樣的積體電路並執行電腦程式以控制裝置的操作。在另外的實施例中，控制器的執行可以利用特殊用途邏輯電路以及一般用途處理器的組合。積體電路的電路系統被配置為在選取的半導體層帶內單一選定之胞執行抹除及編程操作。因此，無論是「位元擦除」和「位元編程」皆用於所描述的例子。
第31圖為上述部署雙模電晶體裝置的積體電路600的簡單方塊圖。在積體電路600中，具有如第4圖和第5圖中所示的雙模電晶體裝置陣列601。輸入信號可以在輸入電路系統603上傳遞到積體電路600的線610。輸入電路系統603可在線611上傳遞信號到陣列601中的雙模電晶體裝置。舉例來說，線路611上的這些信號可以連接到雙模電晶體結構的閘極。此外，該裝置可以包括輔助閘極驅動器602，其在線608上傳輸訊號到雙模電晶體裝置的陣列601，其中胞的模式被設置為N型通道模式或P 型通道模式。來自雙模電晶體裝置陣列601的輸出信號在線612上接收，並施加到輸出電路604。輸出信號可以被傳遞遠離線613上的積體電路。
在雙模電晶體裝置上的輔助閘極也可被線611上的輸入信號控制，以及被其他雙模電晶體裝置的輸出控制。
一種操作類似於第31圖所示電路的方法(第31圖之電路包括多個電晶體結構，包含設置在閘極相反側的第一和第二輔助閘極)，包括供應正電壓給一部份電晶體結構中的第一輔助閘極及第二輔助閘極，以及供應負電壓給另一部分電晶體結構中的第一輔助閘極及第二輔助閘極。此外，該方法可包括操作一部份之電晶體結構作為N型通道電晶體，以及操作另一部分之電晶體結構作為P型通道電晶體。在一些實施例中，該方法可以包括施加一背閘極偏壓給至少一個電晶體結構。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12‧‧‧閘極
14‧‧‧第一終端區
15‧‧‧第二終端區
16‧‧‧輔助閘極結構
16A‧‧‧第一輔助閘極
16B‧‧‧第二輔助閘極
33-1-33-6‧‧‧鰭片

Claims (19)

  1. 一種電晶體裝置，包括：一半導體基材，包含一通道區、鄰近於該通道區之第一側的一P型終端區，以及鄰近於該通道區之第二側的一N型終端區；一閘極絕緣材料，位於該半導體基材的表面之上及該通道區上；一閘極，位於該閘極絕緣材料之上及該通道區上；一第一輔助閘極，位於該閘極絕緣材料之上，該第一輔助閘極位於該閘極的第一側，且跨(overlying)於鄰接該P型終端區的一部分該通道區上；一第二輔助閘極，位於該閘極絕緣材料之上，該第二輔助閘極位於該閘極的第二側，且跨(overlying)於鄰接該N型終端區的一部分該通道區上；以及一輔助閘極驅動器，耦接該第一輔助閘極及該第二輔助閘極，以提供偏壓至該第一輔助閘極及該第二輔助閘極，該輔助閘極驅動器在N型通道模式時對該第一輔助閘極及該第二輔助閘極施加正電壓，且在P型通道模式時對該第一輔助閘極及該第二輔助閘極施加負電壓。
  2. 如申請專利範圍第1項所述之電晶體裝置，包括位於一基板上的一絕緣層，其中該半導體基材經由該絕緣層設置在該基板上，並與該基板隔離。
  3. 如申請專利範圍第2項所述之電晶體裝置，包括位於該絕 緣層內的一導體，該絕緣層位於該半導體基材之下，該導體作為一背閘極且下伏於(underlying)該通道區。
  4. 如申請專利範圍第1項所述之電晶體裝置，其中該第一輔助閘極與該第二輔助閘極電性連接。
  5. 如申請專利範圍第1項所述之電晶體裝置，其中該半導體基材於該通道區內包括複數個鰭片。
  6. 一種電晶體裝置，包括：複數個電晶體結構，該些電晶體結構分別包括：一半導體基材，包含一通道區、鄰近於該通道區之第一側的一P型終端區，以及鄰近於該通道區之第二側的一N型終端區；一閘極絕緣材料，位於該半導體基材的表面之上及該通道區上；一閘極，位於該閘極絕緣材料之上及該通道區上；一第一輔助閘極，位於該閘極絕緣材料之上，該第一輔助閘極位於該閘極的第一側，且跨於鄰接該P型終端區的一部分該通道區上；及一第二輔助閘極，位於該閘極絕緣材料之上，該第二輔助閘極位於該閘極的第二側，且跨於鄰接該N型終端區的一部分該通道區上；以及一電路系統，耦接該些電晶體結構中的輔助閘極，該電路系統在N型通道模式時對一部份之該些電晶體結構之該第一輔助 閘極及該第二輔助閘極施加正電壓，且在P型通道模式時對另一部分之該些電晶體結構之該第一輔助閘極及該第二輔助閘極施加負電壓。
  7. 如申請專利範圍第6項所述之電晶體裝置，包括位於一基板上的一絕緣層，其中該些半導體基材經由該絕緣層設置在該基板上，並與該基板隔離。
  8. 如申請專利範圍第7項所述之電晶體裝置，包括位於該絕緣層內的複數個導體，該絕緣層位於該些半導體基材之下，該些導體作為背閘極且下伏於該通道區。
  9. 如申請專利範圍第8項所述之電晶體裝置，包括耦接於該些導體的一電路，該電路對該些導體施加電壓，以控制該些電晶體結構的闕值電壓。
  10. 如申請專利範圍第6項所述之電晶體裝置，其中在至少一個該些電晶體結構中，該第一輔助閘極與該第二輔助閘極電性連接。
  11. 如申請專利範圍第6項所述之電晶體裝置，其中該些電晶體結構中的一第一電晶體結構與一第二電晶體結構電性連接，耦接輔助閘極的該電路對該第一電晶體結構中的該第一輔助閘極及該第二輔助閘極施加正電壓，且對該第二電晶體結構中的該第一輔助閘極及該第二輔助閘極施加負電壓。
  12. 一種操作一積體電路的方法，該電路包括複數個電晶體結構，該些電晶體結構分別包括設置在一閘極相反側的一第一輔 助閘極及一第二輔助閘極，該方法包括：供應正電壓給一部份該些電晶體結構中的該第一輔助閘極及該第二輔助閘極；供應負電壓給另一部分該些電晶體結構中的該第一輔助閘極及該第二輔助閘極；操作一部份之該些電晶體結構作為N型通道電晶體；以及操作另一部分之該些電晶體結構作為P型通道電晶體。
  13. 如申請專利範圍第12項所述之方法，包括：施加一背閘極偏壓給至少一個該些電晶體結構。
  14. 一種製造雙模電晶體裝置的方法，包括：形成一半導體基材，該半導體基材包含一通道區、鄰近於該通道區之第一側的一P型終端區，以及鄰近於該通道區之第二側的一N型終端區；形成一閘極絕緣材料於該半導體基材的表面之上及該通道區上；形成一閘極於該閘極絕緣材料之上及該通道區上；形成一第一輔助閘極及一第二輔助閘極於該閘極絕緣材料之上，該第一輔助閘極位於該閘極的第一側，且跨於鄰接該P型終端區的一部分該通道區上；該第二輔助閘極位於該閘極的第二側，且跨於鄰接該N型終端區的一部分該通道區上；以及提供一電路，該電路耦接該第一輔助閘極及該第二輔助閘極，且在N型通道模式時對一部份之該第一輔助閘極及該第二輔 助閘極施加正電壓，在P型通道模式時對另一部分之該第一輔助閘極及該第二輔助閘極施加負電壓。
  15. 如申請專利範圍第14項所述之方法，包括形成該半導體基材於一基板上及一絕緣層上，其中該半導體基材藉由該絕緣層與該基板隔離。
  16. 如申請專利範圍第15項所述之方法，包括形成一背閘極下伏於該通道區且位於該絕緣層內。
  17. 如申請專利範圍第14項所述之方法，包括形成該第一輔助閘極與該第二輔助閘極電性連接。
  18. 如申請專利範圍第14項所述之方法，包括於該半導體基材之該通道區內圖案化複數個鰭片。
  19. 一種積體電路，包括：一半導體層帶，包含一通道區、鄰近於該通道區之第一側的一P型終端區，以及鄰近於該通道區之第二側的一N型終端區；複數個閘極，沿著該半導體層帶串聯排列，並位於該通道區內；一第一參考線及一第二參考線，該第一參考線耦接於該半導體層帶的一第一端，該第一參考線耦接於該半導體層帶的一第一端，該第二參考線耦接於該半導體層帶的一第二端；以及一電路系統，耦接該第一參考線及該第二參考線，用以對該通道區選擇性地施加偏壓，以切換N型通道模式或P型通道模式。
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