TWI521521B - 半導體儲存裝置 - Google Patents

Description

半導體儲存裝置

本發明是有關於一種反及(Not AND，NAND)型快閃記憶體(flash memory)等半導體儲存裝置的電壓生成電路，且特別是有關於一種生成可用於位元線箝位電壓(bit line clamp voltage)等的電壓的電壓生成電路。

在快閃記憶體的讀出動作中，對位元線進行預充電之後，從感測放大器(sense amplifier)切斷位元線，在位元線上生成與儲存單元的資料狀態相應的電位，藉由感測放大器來檢測該位元線的電位。在位元線與感測放大器之間，連接有電荷轉移電晶體，該電荷轉移晶體管用於控制對位元線的預充電及位元線的電荷轉移。電荷轉移電晶體的動作根據由箝位電壓生成電路所生成的箝位電壓而受到控制。

一般而言，箝位電壓生成電路為了判定資料“0”或“1”，必須生成低電壓的箝位電壓。因此，某習知的箝位電壓生成電路是使用臨界值低的固有(intrinsic)型電晶體而構成，但此種電晶體存在臨界值的不均大的缺點。為了避免此問題，在專利 文獻1中，揭示有一種箝位電壓生成電路，其在電流鏡電路的輸入段與接地電位之間設置電阻分壓電路，在電阻分壓電路的輸出與電流鏡電路的輸出段之間設置電位設定電路，從電流鏡電路的輸出段生成箝位電壓。

而且，為了防止儲存單元所儲存的資料的誤感測，專利 文獻2揭示有圖1所示的箝位電壓生成電路。如該圖1所示，電荷轉移電晶體30的一端連接於位元線BL，另一端連接於感測放大器20。電荷轉移電晶體30的閘極連接於箝位電壓生成電路10。 箝位電壓生成電路10具備定電流源14、作為開關元件的N通道金屬氧化物半導體(N-channel Metal Oxide Semiconductor，NMOS)電晶體12及NMOS電晶體13、具有與電荷轉移電晶體30相同的臨界值電壓的NMOS電晶體15、及可變電阻器16。

感測放大器20具備NMOS電晶體21、電容器22及鎖存電路(latch circuit)23。NMOS電晶體21的汲極連接於電源節點VDD/VSS，源極連接於感測節點TDC，NMOS電晶體21將感測節點TDC設定為電源電壓VDD及接地電壓VSS中的任一者。

在讀出動作中，首先，藉由箝位電壓生成電路10將位元線BL充電至預充電電壓VPRE。具體而言，電晶體12導通，電晶體13關閉。可變電阻器16的電阻值是以該可變電阻器16的壓降達到預充電電壓VPRE的方式來進行設定。藉此，對電荷轉移電晶體30的閘極，施加“VPRE+Vth”作為BL箝位電壓BLCLAMP。此時，感測節點TDC被充電至電源電壓VDD。電荷 轉移電晶體30在位元線BL達到預充電電壓VPRE的時點關閉。

接著，電晶體12關閉，電晶體13導通，對電荷轉移電晶體30的閘極施加0V作為箝位電壓BLCLAMP，電荷轉移電晶體30關閉，位元線BL成為浮動狀態。接著，對選擇字元線施加讀出電壓，對非選擇字元線施加讀出通過電壓，選擇電晶體ST1及選擇電晶體ST2導通，源極線CELSRC例如為0V。

繼而，箝位電壓生成電路10生成電壓“Vsen+Vth”作為箝位電壓BLCLAMP。這是藉由將可變電阻器16的壓降設定為感測電壓Vsen而實現。當選擇儲存單元導通時，位元線BL放電，位元線BL的電壓變成感測電壓Vsen以下，電荷轉移電晶體30導通。當電荷轉移電晶體30導通時，被充電至電源電壓VDD的感測節點TDC放電。感測放大器20判定選擇儲存單元的儲存資料為“1”，並將該判定結果保持於鎖存電路23中。

(先前技術文獻)

專利文獻1：日本專利特開2007-164891號公報

專利文獻2：日本專利特開2011-181157號公報

圖2表示習知的其他箝位電壓生成電路。箝位電壓生成電路10A是形成於快閃記憶體的周邊電路區域中，且包含電流設定電路40、電流鏡電路50、60、70、模擬電荷轉移電晶體的電晶體80、及軌對軌放大器(Rail to Rail Amplifier)90等而構成。

電流設定電路40具有並聯連接的多個NMOS電晶體(圖 例中為4個電晶體TR1~電晶體TR4)、以及串聯連接於多個電晶體TR1~電晶體TR4的定電流源41~定電流源44。各電晶體TR1~電晶體TR4的導通/關閉是根據被輸入至各自的閘極的箝位控制信號CLMP1~箝位控制信號CLMP4而受到控制。而且，定電流源41~定電流源44例如為流過1μA、2μA、4μA、8μA的定電流。藉由箝位控制信號CLMP1~箝位控制信號CLMP4的16種組合，例如可在節點CSUM生成1μA至16μA為止的以1μA分級(step)的16種電流。

電流鏡電路50包含連接於VDD電源(例如2.4V)的一對P通道金屬氧化物半導體(P-channel Metal Oxide Semiconductor，PMOS)電晶體，一對PMOS電晶體的共用閘極連接電流設定電路40的節點CSUM。藉此，在電流鏡電路50的節點N1上，流經有與節點CSUM的電流相等的電流，從而可使1μA至16μA為止的以1μA分級的電流流經該節點N1。

電流鏡電路60包含連接於地線的一對NMOS電晶體，一對NMOS電晶體的共用閘極連接於節點N1。藉此，在電流鏡電路60的節點N2處，生成與節點N1的電流相等的電流，從而可使1μA至16μA為止的以1μA分級的電流流經節點N2。

電流鏡電路70包含連接於Vd電源(例如6V)的一對PMOS電晶體，一對PMOS電晶體的共用閘極連接於節點N2。而且，在一對PMOS電晶體上，串聯連接有一對PMOS電晶體，對其閘極施加偏壓信號PBIAS。當箝位電壓生成電路10A動作時， 偏壓信號PBIAS成為L準位，PMOS電晶體導通。藉此，在電流鏡電路70的節點N3處，生成與節點N2的電流相等的電流，從而可使1μA至16μA為止的以1μA分級的電流流經節點N3。

在電流鏡電路70的輸出段的節點N3上，分別串聯連接有模擬電荷轉移電晶體TG的NMOS電晶體80、電阻R1、R2。電晶體80為閘極連接於汲極的二極體連接，電晶體80的臨界值電壓Vth、即壓降與電荷轉移電晶體TG的臨界值電壓相等。藉由適當選定電源Vd、電阻R1、R2的值，例如可在節點N4處生成與節點CSUM的電流值對應的0.1V至1.6V為止的以0.1V分級的電壓。例如，當由電流設定電路20設定0.8μA時，生成0.8V，當設定1.2μA時，生成1.2V。因而，可在節點N3處生成加上電晶體80的臨界值電壓Vth的、0.1V+Vth至1.6V+Vth為止的以0.1V分級的基準電壓VREF。

對於軌對軌放大器90的非反轉輸入端子(non-inverted input terminal)，輸入節點N3的電壓作為基準電壓VREF，對於反轉輸入端子(inverted input terminal)，負反饋該軌對軌放大器90的輸出。軌對軌放大器90作為類比輸出緩衝器發揮功能，該類比輸出緩衝器輸出與所輸入的基準電壓VREF大致相等的VCLMP(箝位)電壓，VCLMP電壓被施加至與頁面緩衝器(page buffer)/感測電路內的多個位元線連接的多個電荷轉移電晶體的閘極。

接下來，對箝位電壓生成電路的動作進行說明。圖3表示基準電壓VREF(節點N3)、VCLMP電壓及位元線BL的電壓 波形。在時刻T1，開始位元線的預充電。此時，VCLMP電壓例如被設定成如1.2V+Vth，對感測節點SNS供給VDD電位。藉由VCLMP電壓，電荷轉移電晶體TG導通，對於位元線BL，從感測節點SNS預充電VCLMP-Vth、即1.2V。

接下來，當時刻T2結束預充電時，對於所選擇的字元線， 施加電壓Vcg(例如0V)，對於非選擇字元線，施加Vpass電壓，藉由選擇閘極線SGD、SGS，選擇電晶體導通。當儲存單元MCn中儲存有資料“0”時，儲存單元MCn關閉，位元線BL的預充電電位幾乎不發生變化，但當儲存單元MCn中儲存有資料“1”時，儲存單元MCn導通，位元線BL的放電開始。

接下來，在時刻T3~時刻T4的期間，進行感測節點SNS的感測。VCLMP電壓例如被設定為0.8V+Vth。如上所述，例如，VCLMP電壓可在0.1V+Vth~1.6V+Vth的範圍內以0.1V的分級來選擇，VCLMP電壓可藉由設定電流設定電路110的節點CSUM的電流(1μA~16μA)而獲得。如此，當資料為“0”時，電荷轉移電晶體TG不導通，因此感測節點SNS仍為VDD，當資料為“1”時，電荷轉移電晶體TG導通，感測節點SNS的電位下降。

若節點N4的電壓等於位元線BL的電壓，且電晶體80的臨界值電壓Vth等於電荷轉移電晶體TG的臨界值電壓，將正確模擬出電荷轉移電晶體TG的源極/汲極間電壓，VCLMP電壓可成為正確的感測準位。然而，實際上，被模擬的電晶體80的源極/汲極間電壓為節點N3與節點N4，有時未必與電荷轉移電晶體TG 的源極/汲極間電壓一致，從而與正確的感測準位不一致。

圖4是模擬全域位元線(Global Bit Line，GBL)及VCLMP電壓(節點N4)的圖表，橫軸表示代碼，縱軸表示GBL(Global Bit Line)及VCLMP電壓(節點N4)的差值。另外，橫軸的代碼表示4位元的箝位控制信號CLMP1~箝位控制信號CLMP4的模擬結果。由該圖表明確可知的是，差值電壓從理想目標即0V偏離0.2V~0.3V左右，且存在不均。另外，節點N4的VCLMPMVT電壓被用於測定或評價電路特性。

如此，由於在頁面緩衝器側決定感測準位的電荷轉移電晶體TG的源極/汲極間電壓的條件，與在周邊電路區域側的箝位電壓產生電路內模擬電荷轉移電晶體TG的模擬電晶體80的源極/汲極間電壓的條件不一致，因此最終生成的VCLMP電壓發生偏離，而且該電壓本身可能會發生不均。若決定感測準位的VCLMP電壓發生不均，則會直接造成儲存單元的臨界值電壓Vth的不均，從而對儲存單元的臨界值分佈造成不良影響。

本發明的目的在於提供一種半導體儲存裝置，其具有電壓生成電路，所述電壓生成電路生成正確的箝位電壓。

本發明的半導體儲存裝置包括箝位電壓生成電路，該箝位電壓生成電路向電荷轉移電晶體提供箝位電壓，所述電荷轉移電晶體耦合於位元線的感測節點，其中，所述箝位電壓生成電路 包括：電晶體，汲極耦合於第1電位，源極耦合於節點，箝位電壓耦合於閘極；電流設定構件，連接於所述節點與第2電位之間，對從所述節點流至第2電位的電流進行設定；以及定電壓輸出構件，輸入從所述節點回饋的電壓與基準電壓，以所述回饋的電壓一致於所述基準電壓的方式來控制所述箝位電壓的輸出。

根據依實施方式，所述電流設定構件設定所述電晶體的 汲極電流。較佳的是，所述電流設定構件包括並聯連接的多個電流設定用電晶體、及分別串聯連接於所述多個電流設定用電晶體的電流源，所述電流設定構件藉由從所述多個電流設定用電晶體之中，使選擇的電流設定用電晶體導通來設定電流。此外，在另一實施方式，快閃記憶體還預先儲存複製有位元線的電流的複製資料，所述電流設定構件基於所述複製資料來設定電流。其中，複製資料是儲存在每個半導體晶片的熔絲暫存器(fuse register)。 此外，所述電流設定構件基於所述複製資料來選擇要導通的電流設定用電晶體。在上述實施方式中，所述電流設定構件在開始經由所述電荷轉移電晶體來對位元線進行預充電的固定期間內，設定相對較大的汲極電流，在該開始期間結束後，設定模擬所述電荷轉移電晶體的汲極電流的電流。其中，所述相對較大的汲極電流被預先儲存於記憶體中是較佳的。另外，所述第1電位與供給至所述感測節點的電位相等，所述電晶體的汲極電流與所述電荷轉移電晶體的汲極電流相等。所述定電壓輸出構件包括調節器，該調節器對非反轉輸入端子輸入所述基準電壓，對反轉輸入端子 輸入所述回饋的電壓，並輸出所述箝位電壓。此外，所述定電壓輸出構件包括基於所選擇的電流值來生成所述基準電壓的電流鏡電路，所述電流鏡電路耦合於大於所述第1電位的第3電位。

根據本發明，可藉由電流設定構件來複製位元線的電流，從而容易使模擬用電晶體的條件近似於電荷轉移電晶體的條件。藉此，可更準確地將減少不均的箝位電壓供給至電荷轉移電晶體。

10、10A‧‧‧箝位電壓生成電路

12、13、15、21‧‧‧NMOS電晶體

14‧‧‧定電流源

16‧‧‧可變電阻器

20‧‧‧感測放大器

22‧‧‧電容器

23‧‧‧鎖存電路

30、TG‧‧‧電荷轉移電晶體

40‧‧‧電流設定電路

41~44‧‧‧定電流源

50、60、70‧‧‧電流鏡電路

80‧‧‧模擬用電晶體

90‧‧‧軌對軌放大器

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

111~114、231~234‧‧‧電流源

120‧‧‧輸出/輸入緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧頁面緩衝器/感測電路

180‧‧‧列選擇電路

182‧‧‧周邊電路

190‧‧‧內部電壓產生電路

200‧‧‧箝位電壓生成電路

210‧‧‧定電壓輸出電路(調節器)

220‧‧‧模擬用電晶體

230‧‧‧第2電流設定電路

Ax‧‧‧行地址資訊

Ay‧‧‧列地址資訊

BL、GBL0~GBLn‧‧‧位元線

BLCLAMP‧‧‧BL箝位電壓

BLK(0)~BLK(m)‧‧‧區塊

C1、C2、C3‧‧‧控制信號

CELSRC‧‧‧源極線

CLMP1~CLMP8‧‧‧箝位控制信號

CSUM、N1~N5‧‧‧節點

Ids、I'ds‧‧‧汲極電流

MC0~MC31、MCn‧‧‧儲存單元

NU‧‧‧串單元

PBIAS‧‧‧偏壓信號

R1、R2‧‧‧電阻

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧共用源極線

SNS、TDC‧‧‧感測節點

T1~T4‧‧‧時刻

TD‧‧‧位元線選擇電晶體

TR1~TR8‧‧‧電晶體

TS‧‧‧源極線選擇電晶體

Vcg‧‧‧電壓

VCLMP‧‧‧電壓

VCLMPMVT‧‧‧電壓

Vd‧‧‧電源

Vers‧‧‧擦除電壓

VDD‧‧‧電源電壓

WL0~WL31‧‧‧字元線

VPRE‧‧‧預充電電壓

Vpass‧‧‧通過電壓

Vprog‧‧‧程式化電壓

Vread‧‧‧讀出通過電壓

VREF‧‧‧基準電壓

VSS‧‧‧接地電壓

Vth‧‧‧臨界值

圖1是表示習知的快閃記憶體的箝位電壓生成電路的圖。

圖2是表示習知的快閃記憶體的箝位電壓生成電路的圖。

圖3是表示VCLMP電壓及位元線的電壓波形的圖。

圖4是對在檢測感測節點的電壓時從圖2所示的箝位電壓生成電路輸出的箝位電壓的偏差狀態進行說明的圖表。

圖5是表示本發明的實施例的快閃記憶體的一結構例的方塊圖。

圖6是表示本發明的實施例的NAND串的結構的電路圖。

圖7是表示對本實施例的快閃記憶體的各部分施加的電壓的一例的圖。

圖8是表示本發明的實施例的箝位電壓生成電路的圖。

圖9是對本發明的實施例的箝位電壓生成電路的動作進行說明的圖。

圖10是表示本發明的實施例的箝位電壓生成電路的動作波形的圖。

以下，參照附圖詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際裝置的比例並不相同。

(實施例)

圖5是表示本發明的實施例的快閃記憶體的結構的方塊圖。但是，此處所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。

本實施例的快閃記憶體100包括：記憶體陣列110，形成有排列成行列狀的多個儲存單元；輸出/輸入緩衝器120，連接於外部輸出/輸入端子I/O，保持輸出/輸入資料；位址暫存器130，接收來自輸出/輸入緩衝器120的位址資料；資料暫存器140，保持輸出/輸入的資料；控制器150，供給控制信號C1、C2、C3等，該控制信號C1、C2、C3等是基於來自輸出/輸入緩衝器120的命令資料及外部控制信號(未圖示的晶片致能或位址鎖存致能等)來控制各部分；字元線選擇電路160，對來自位址暫存器130的行位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字元 線的選擇等；頁面緩衝器/感測電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持對所選擇的頁面的寫入資料；列選擇電路180，對來自位址暫存器130的列位址資訊Ay進行解碼，並基於該解碼結果來選擇頁面緩衝器170內的列資料；周邊電路182，形成有箝位電壓生成電路等；以及內部電壓產生電路190，生成資料的讀出、程式化及擦除等所需的電壓(程式化電壓Vprog、通過電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等)。

記憶體陣列110具有沿列方向配置的多個區塊BLK(0)、BLK(1)、…、BLK(m)。在區塊的一個端部，配置有頁面緩衝器/感測電路170。但是，頁面緩衝器/感測電路170也可配置于區塊的另一端部或者兩側的端部。

在1個記憶體區塊中，如圖6所示，形成有多個將多個儲存單元串聯連接而成的NAND串單元NU，在1個記憶體區塊內，沿行方向排列有n+1個串單元NU。串單元NU包括串聯連接的多個儲存單元MCi(i=0、1、…、31)、連接於一端部的儲存單元MC31的汲極側的選擇電晶體TD、及連接於另一端部的儲存單元MC0的源極側的選擇電晶體TS，選擇電晶體TD的汲極連接於對應的1個位元線GBL，選擇電晶體TS的源極連接於共用的源極線SL。

儲存單元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、TS的閘極連接於與字元線WL平行的選擇閘極線SGD、 SGS。字元線選擇電路160在基於行位址Ax來選擇記憶體區塊時，經由該記憶體區塊的選擇閘極信號SGS、SGD來選擇性地驅動選擇電晶體TD、TS。

儲存單元典型的是具有MOS結構，該MOS結構包括： 作為N型擴散區域的源極/汲極，形成於P井內；隧道氧化膜，形成於源極/汲極間的通道上；浮動閘極(電荷蓄積層)，形成於隧道氧化膜上；以及控制閘極，經由介電膜而形成於浮動閘極上。當浮動閘極中未蓄積有電荷時，即寫入有資料“1”時，臨界值成為負狀態，儲存單元為常通。當在浮動閘極中蓄積有電子時，即寫入有資料“0”時，臨界值轉變(shift)為正，儲存單元為常斷。

圖7是表示在快閃記憶體的各動作時施加的偏壓電壓的 一例的表格。在讀出動作中，對位元線施加某正電壓，對所選擇的字元線施加某電壓(例如0V)，對非選擇字元線施加通過電壓Vpass(例如4.5V)，對選擇閘極線SGD、SGS施加正電壓(例如4.5V)，使位元線選擇電晶體TD、源極線選擇電晶體TS導通，對共用源極線施加0V。在程式化(寫入)動作中，對所選擇的字元線施加高電壓的程式化電壓Vprog(15V~20V)，對非選擇的字元線施加中間電位(例如10V)，使位元線選擇電晶體TD導通，使源極線選擇電晶體TS關閉，將與資料“0”或“1”相應的電位供給至位元線GBL。在擦除動作中，對區塊內的所選擇的字元線施加0V，對P井施加高電壓(例如20V)，將浮動閘極的電子抽出至基板，藉此，以區塊為單位來擦除數據。

接下來，圖8表示本發明的實施例的箝位電壓生成電路。 在本實施例的箝位電壓生成電路200中，對於與圖2所示的箝位電壓生成電路10A相同的結構標注相同的參照符號，並省略重複說明。

本實施例的箝位電壓生成電路200是形成於快閃記憶體100的周邊電路182內，在箝位電壓生成電路200內生成的VCLMP(箝位)電壓，被供給至與頁面緩衝器/感測電路170內的n+1個位元線分別連接之電荷轉移電晶體TG的閘極。

本實施例的箝位電壓生成電路200去除了圖2所示的箝位電壓生成電路10A的模擬用電晶體80，取而代之，在定電壓輸出電路210的輸出端設置有模擬用電晶體220。較佳的是，定電壓輸出電路210是包含輸出定電壓的調節器而構成，對調節器210的非反轉輸入端子，輸入節點N3的基準電壓VREF，對反轉輸入端子，回饋模擬用電晶體220的源極、即節點N5的電壓。調節器210根據該回饋受到控制，以輸出VREF+Vth的VCLMP電壓。

在VDD電源與節點N5之間，串聯連接有模擬用NMOS電晶體220。即，電晶體220的汲極連接於VDD電源，源極連接於節點N5，且調節器210的VCLMP電壓被供給至該電晶體220的閘極。當電晶體220導通時，節點N5開始充電，該情況被回饋輸入至調節器210。調節器210以節點N5的電壓與基準電壓VREF相等的方式來控制VCLMP電壓。節點N5的電壓相當於VREF，因此VCLMP電壓被回饋控制成VREF+Vth。

與模擬用電晶體220串聯連接有第2電流設定電路230。 第2電流設定電路230具有與電流設定電路40類似的結構，但第2電流設定電路230可設定比電流設定電路40更細微的電流值。 第2電流設定電路230是包括多個並聯連接的NMOS電晶體(此處為4個電晶體TR5~電晶體TR8)及分別串聯連接於各電晶體的4個電流源231~電流源234而構成。對於各電晶體TR5~電晶體TR8的閘極，分別輸入箝位控制信號CLMP5~箝位控制信號CLMP8，各電晶體TR5~電晶體TR8分別導通/關閉。各定電流源231~定電流源234例如為流過0.125μA、0.25μA、0.5μA、1.0μA的定電流。藉由4位元的箝位控制信號CLMP4~箝位控制信號CLMP8的16種組合，例如能以0.125μA的分級來設定0.125μA至2μA為止的電流。

第2電流設定電路230可複製讀出時的頁面緩衝器/感測電路內的位元線BL的電流。在較佳的實施方式中，為了防止半導體晶片(wafer)內的每個晶片的不均，對於各晶片，準備熔絲暫存器或熔絲唯讀記憶體等，該熔絲暫存器或熔絲ROM用於儲存箝位控制信號CLMP5~箝位控制信號CLMP8的二進位資料來作為複製資料。例如，在半導體晶片階段，對從所選擇的晶片或測試用元件的位元線放電的電流值等進行測定，基於該測定結果來修整熔絲，並於各晶片的熔絲暫存器內保存複製資料。而且，第1電流設定電路40的箝位控制信號CLMP1~箝位控制信號CLMP4的代碼也可同樣地儲存於熔絲暫存器等中。並且，控制器150在 進行讀出時，可從熔絲暫存器讀出箝位控制信號CLMP1~箝位控制信號CLMP4或箝位控制信號CLMP5~箝位控制信號CLMP8，以設定第1電流設定電路40及第2電流設定電路230的電流值。 而且，在其他實施方式中，也可以快閃記憶體的區塊為單位而非以晶片為單位來儲存箝位控制信號CLMP5~箝位控制信號CLMP8的二進位資料，在進行讀出時，讀出與所選擇的頁面對應的區塊的箝位控制信號CLMP5~箝位控制信號CLMP8，以設定第2電流生成電路230的電流值。在更較佳的實施方式中，對定電壓輸出電路210的非反轉輸入端子輸入的基準電壓VREF(節點N3)可輸出至外部或進行測定，以便設定箝位控制信號CLMP5~箝位控制信號CLMP8。

圖9是對本實施例的箝位電壓生成電路的動作進行說明的圖。調節器210、即定電壓輸出電路210根據節點N5的回饋，而輸出基準電壓VREF+Vth的VCLMP電壓。VCLMP電壓被供給至模擬用電晶體220的閘極，進而被供給至與頁面緩衝器/感測電路170內的各位元線BL連接的各電荷轉移電晶體TG的閘極。第2電流生成電路230採用可將模擬用電晶體220的汲極電流I'ds調整為電荷轉移電晶體TG的汲極電流Ids的結構，藉此，可使電荷轉移電晶體TG的汲極/源極間電壓的條件與模擬用電晶體220的汲極/源極間電壓的條件極為接近。藉此，可抑制生成的VCLMP電壓偏離目標電壓。進而，藉由第2電流生成電路230的箝位控制信號CLMP5~箝位控制信號CLMP8，使模擬用電晶體220的汲 極電流一致於電荷轉移電晶體的汲極電流，藉此可抑制VCLMP電壓的不均。

在更較佳的實施方式中，本實施例的箝位電壓生成電路200藉由控制器150的控制，使讀出時流經電晶體220的電流量I'ds為可變，藉此，例如在預充電開始時，可使流經相對較大的汲極電流Imax而過驅動的位元線BL的預充電時間縮短。第2電流設定電路230例如可基於從所述熔絲暫存器讀出的箝位控制信號CLMP5~箝位控制信號CLMP8來設定汲極電流Imax(Imax=I'ds×k：k為任意係數)。或者，在熔絲暫存器中，也可儲存成為汲極電流Imax的箝位控制信號CLMP5~箝位控制信號CLMP8。

圖10是表示預充電開始時的電壓波形的圖。在時刻T1，開始預充電，在時刻T2，藉由過驅動的汲極電流達到峰值。基準電壓VREF從時刻T1朝向時刻T2而上升，回應於此，VCLMP電壓在時刻T2被過驅動至1.2V+Vth+α。藉由該過驅動，在各位元線BL中，在時刻T2或較該時刻T2稍遲的時刻，充電有預充電電壓(1.2V)。虛線所示的曲線表示未進行此種過驅動時的習知的預充電時間。第2電流設定電路230以使增加後的電流Q+α μA流動的方式進行控制，以使得時刻T2達到峰值，隨後，以使模擬的電流Q μA流動的方式進行控制。

藉由如本實施例般生成正確的位元線的預充電電壓，從而位元線的放電時間的不均將單純地成為儲存單元固有的不均(依存於儲存單元的臨界值Vth)。因此，可正確地設定感測放大 器的感測時間，從而可實現讀出時間的縮短。

所述實施例中，示出了在讀出時利用箝位電壓生成電路的例子，但除此以外，也可在校驗時利用該箝位電壓生成電路。進而，在所述實施例中，示出了第1電流設定電路40及第2電流設定電路230包含4位元的電晶體的例子，但電晶體也可包含多個位元。進而，在所述實施例中，例示了儲存二進位資料的儲存單元的讀出，但本發明也可適用於具有儲存多進制資料的儲存單元的快閃記憶體。此時，箝位電壓生成電路生成用於感測(sensing)多進制資料的VCLMP電壓。進而，在所述實施例中，說明了快閃記憶體的箝位電壓生成電路，但在其他半導體記憶體中也可利用該箝位電壓生成電路。

對本發明的較佳實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內，可進行各種變形、變更。

40‧‧‧電流設定電路

50、60、70‧‧‧電流鏡電路

111~114、231~234‧‧‧電流源

200‧‧‧箝位電壓生成電路

210‧‧‧定電壓輸出電路(調節器)

220‧‧‧模擬用電晶體

230‧‧‧第2電流設定電路

CLMP1~CLMP8‧‧‧箝位控制信號

CSUM、N1~N3、N5‧‧‧節點

PBIAS‧‧‧偏壓信號

R1、R2‧‧‧電阻

TR1~TR8‧‧‧電晶體

VCLMP‧‧‧電壓

Vd‧‧‧電源

VDD‧‧‧電源電壓

VREF‧‧‧基準電壓

Claims (11)

1. 一種半導體儲存裝置，包括箝位電壓生成電路，所述箝位電壓生成電路向耦合於位元線的感測節點的電荷轉移電晶體提供箝位電壓，其中所述箝位電壓生成電路包括：電晶體，汲極耦合於第1電位，源極耦合於節點，箝位電壓直接耦合於閘極；電流設定構件，連接於所述節點與第2電位之間，對從所述節點流至所述第2電位的電流進行設定；以及定電壓輸出構件，輸入從所述節點回饋的電壓與基準電壓，以所述回體的電壓一致於所述基準電壓的方式來控制所述箝位電壓的輸出。
2. 如申請專利範圍第1項所述的半導體儲存裝置，其中所述電流設定構件設定所述電晶體的汲極電流。
3. 如申請專利範圍第1或2項所述的半導體儲存裝置，其中所述電流設定構件包括並聯連接的多個電流設定用電晶體、及分別串聯連接於所述多個電流設定用電晶體的電流源，所述電流設定構件藉由使從所述多個電流設定用電晶體之中選擇的電流設定用電晶體導通來設定電流。
4. 如申請專利範圍第1或2項所述的半導體儲存裝置，其中快閃記憶體還預先儲存複製有位元線的電流的複製資料，所述電流設定構件基於所述複製資料來設定電流。
5. 如申請專利範圍第4項所述的半導體儲存裝置，其中所述複製資料是儲存在每個半導體晶片的熔絲暫存器。
6. 如申請專利範圍第3項所述的半導體儲存裝置，其中所述電流設定構件基於所述複製資料來選擇要導通的電流設定用電晶體。
7. 如申請專利範圍第1項所述的半導體儲存裝置，其中所述電流設定構件在開始經由所述電荷轉移電晶體來對位元線進行預充電的固定期間內，設定相對較大的汲極電流，在所述開始期間結束後設定電流，所述電流模擬所述電荷轉移電晶體的汲極電流。
8. 如申請專利範圍第7項所述的半導體儲存裝置，其中所述相對較大的汲極電流被預先儲存於記憶體中。
9. 如申請專利範圍第1項所述的半導體儲存裝置，其中所述第1電位與供給至所述感測節點的電位相等，所述電晶體的汲極電流與所述電荷轉移電晶體的汲極電流相等。
10. 如申請專利範圍第1項所述的半導體儲存裝置，其中所述定電壓輸出構件包括調節器，所述調節器對非反轉輸入端子輸入所述基準電壓，對反轉輸入端子輸入所述回饋的電壓，並輸出所述箝位電壓。
11. 如申請專利範圍第1項所述的半導體儲存裝置，其中所述定電壓輸出構件包括基於所選擇的電流值來生成所述基準電壓的電流鏡電路，所述電流鏡電路耦合於大於所述第1電位的第3電位。