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TWI518701B - 半導體裝置 - Google Patents

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TWI518701B
TWI518701B TW100141474A TW100141474A TWI518701B TW I518701 B TWI518701 B TW I518701B TW 100141474 A TW100141474 A TW 100141474A TW 100141474 A TW100141474 A TW 100141474A TW I518701 B TWI518701 B TW I518701B
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wafer
delay
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semiconductor device
pad
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TW201234383A (en
Inventor
沈錫輔
尹錫徹
Original Assignee
海力士半導體股份有限公司
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Publication date
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Description

半導體裝置
本發明之例示性實施例係關於一種半導體設計技術，且更特定言之係關於一種半導體裝置之AC參數控制技術。
本申請案主張於2011年2月9日申請之韓國專利申請案第10-2011-0011484號之優先權，該案之全文係以引用的方式併入本文中。
在本說明書中，例如將解釋一種半導體記憶體裝置。
一般言之，一半導體記憶體裝置(諸如DRAM)係藉由堆疊複數個半導體晶片(或晶粒)以在一有限面積中達成大容量之資料儲存而封裝。當相較於具有經封裝之一單一半導體晶片(一單一晶粒封裝：SDP)之一半導體記憶體裝置時，在具有堆疊封裝之複數個半導體晶片(亦即，具有兩個晶片之雙晶粒封裝(DDP)或具有四個晶片之四晶粒封裝(QDP))之一半導體記憶體裝置中，針對各自堆疊半導體晶片，接合線之長度可不同。
圖1係示意性圖解繪示其中堆疊封裝兩個半導體晶片之一半導體記憶體裝置(DDP)之一側視圖。
參考圖1，用於連接一封裝基板與於該封裝基板上第一堆疊之半導體晶片之一接合線W1可比用於連接該封裝基板與於該封裝基板上方第二堆疊之半導體晶片之一接合線W2短。因此，當自各自半導體晶片輸出信號以用於相同用途時，歸因於接合線W1及W2之長度差異而在該等信號中引起時序差異。即，歸因於不同位置條件，自第一堆疊半導體晶片輸出之信號及自第二堆疊半導體晶片輸出之信號最終係在不同時間傳輸至一外部控制器。
例如，在使用一延遲鎖定環路(DLL)之一半導體記憶體裝置中，資料選通信號係自複數個堆疊半導體晶片透過接合線進行傳送且最終係透過一封裝基板提供至一外部控制器。此時，自堆疊在底部處之一半導體晶片輸出之資料選通信號係透過一相對短的接合線提供至外部控制器，且自堆疊在頂部處之一半導體晶片輸出之資料選通信號係透過一相對長的接合線提供至外部控制器。因為歸因於接合線之長度差異而將不同延遲值應用於自複數個堆疊半導體晶片輸出之各自資料選通信號，所以各自資料選通信號在不同時間到達外部控制器。在半導體記憶體裝置之一正確操作規範中規定表示一外部時脈信號與一資料選通信號之間之一偏斜之一參數tDQSCK。在此方面，若參數tDQSCK歸因於如上所述之不同延遲值而超出一預定義範圍，則半導體記憶體裝置可能在一讀取操作中出現故障。
為了防止上述故障，可對應於位置條件來校正各自半導體晶片中所包含的DLL之延遲量。即，在習知技術中，剩餘堆疊半導體晶片中所包含的DLL之延遲量係基於一最下端半導體晶片中所包含的DLL之延遲量進行校正。因此，在除最下端半導體晶片以外之剩餘半導體晶片中提供校正電路。可將熔絲電路用作為校正電路，且使用熔絲電路之輸出信號透過一熔絲切割處理程序校正DLL之延遲量。然而，假使如上述般提供校正電路，因為待執行一額外處理程序(諸如熔絲切割處理程序)，故製造成本增加且製造週期延長。此外，因為堆疊封裝具有校正電路之若干半導體晶片(上堆疊半導體晶片)與不具有一校正電路之半導體晶片(最下端半導體晶片)，所以各自晶片係透過不同遮罩圖案化處理程序加以製造。因此，可進一步增加製造成本及製造時間。
本發明之一實施例係關於一種半導體裝置，其中複數個堆疊半導體晶片之AC參數tDQSCK被控制在一預定義範圍內且該複數個堆疊半導體晶片皆係透過相同遮罩圖案化處理程序進行製造。
本發明之另一實施例係關於一種能夠控制具有一最小化面積之複數個堆疊半導體晶片之AC參數tDQSCK之半導體裝置。
根據本發明之一實施例，一種半導體裝置包含：至少一旗標墊，其經組態以提供半導體晶片之一堆疊序列之晶片堆疊資訊；及一內部電路，其經組態以回應於自旗標墊提供之晶片堆疊資訊之至少一者而調整半導體裝置之一參數。
根據本發明之另一實施例，一種半導體裝置包含：一封裝基板，其具有佈置在其第一表面上之複數個外部連接終端及佈置在其第二表面上且與該等外部連接終端之對應者電連接之複數個內部連接終端；一第一半導體晶片，其係堆疊於封裝基板之第二表面上方，且具有用於提供第一資訊之一第一旗標墊及用於回應於自第一旗標墊提供之第一資訊而藉由一第一校正值調整半導體裝置之一參數之一第一內部電路；及一第二半導體晶片，其係堆疊於第一半導體晶片上方，且具有用於提供第二資訊之一第二旗標墊及用於回應於自第二旗標墊提供之第二資訊而藉由一第二校正值調整該參數之一第二內部電路。
根據本發明之又另一實施例，一種半導體裝置包含：至少一第一墊，其經組態以在半導體裝置之晶圓級提供晶圓測試資訊且在半導體裝置之封裝級提供半導體晶片之一堆疊序列之晶片堆疊資訊；至少一測試電路，其經組態以回應於自該第一墊在晶圓級提供之晶圓測試資訊而執行一測試操作；及一內部電路，其經組態以回應於自該第一墊在封裝級提供之晶片堆疊資訊而調整半導體裝置之一參數。
根據本發明之又另一實施例，一種半導體裝置包含：一封裝基板，其具有佈置在其第一表面上之複數個外部連接終端及佈置在其第二表面上且與該等外部連接終端之對應者電連接之複數個內部連接終端；一第一半導體晶片，其係堆疊於該封裝基板之第二表面上方，且具有一第一墊(其用於在半導體裝置之晶圓級提供第一晶圓測試資訊及在半導體裝置之封裝級提供第一半導體晶片之一堆疊序列之第一晶片堆疊資訊)、一第一測試電路(其用於回應於自該第一墊在晶圓級提供之第一晶圓測試資訊而執行一測試操作)及一第一內部電路(其用於回應於自該第一墊在封裝級提供之第一晶片堆疊資訊而藉由一第一校正值調整該半導體裝置之一參數)；及一第二半導體晶片，其係堆疊於該第一半導體晶片上方，且具有一第二墊(其用於在晶圓級提供第二晶圓測試資訊及在封裝級提供該第二半導體晶片之一堆疊序列之第二晶片堆疊資訊)、一第二測試電路(其用於回應於自該第二墊在晶圓級提供之第二晶圓測試資訊而執行一測試操作)及一第二內部電路(其用於回應於自該第二墊在封裝級提供之第二晶片堆疊資訊而藉由一第二校正值調整該參數)。
下文將參考隨附圖式更詳細描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應被解釋為限於本文中闡述之實施例。實情係，此等實施例經提供使得本揭示內容將為全面且完整，且將本發明之範疇完全傳達至熟習此項技術者。貫穿本揭示內容，貫穿本發明之各種圖式及實施例，相同的參考數字指代相同的零件。
在本發明之實施例中，為方便解釋起見，將例示其中將兩個半導體晶片堆疊於一封裝基板上之一半導體記憶體裝置(雙晶粒封裝：DDP)。再者，為了清楚地展示本發明之標的，將個別描述於一封裝基板上第一堆疊之一半導體晶片及於該封裝基板上方第二堆疊之一半導體晶片。
第一實施例
首先，圖2係圖解繪示根據本發明之一第一實施例之一半導體記憶體裝置(DDP)中之一封裝基板110及於該封裝基板110上第一堆疊之一第一半導體晶片120之一平面視圖。
參考圖2，根據本發明之第一實施例之半導體記憶體裝置(DDP)包含：一封裝基板110，其包含第一內部連接終端112；一第一半導體晶片120，其係第一堆疊於該封裝基板110上且包含用於輸出一第一資料選通信號DQS1之一第一信號墊120A；及一第一線W11，其電連接第一內部連接終端112與第一信號墊120A。
封裝基板110具有：一下表面，其上佈置用於使用各種信號及電力與一外部控制器(圖式中未展示)介接之複數個外部連接終端(圖式中未展示)；及一上表面，其上佈置用於使用各種信號及電力與第一半導體晶片120及隨後描述之一第二半導體晶片140介接之複數個內部連接終端。為便於參考，該複數個外部連接終端及該複數個內部連接終端之對應終端係以一繞線方法而彼此電連接。
第一半導體晶片120包含：一第一旗標墊120B，其經組態以提供對應於半導體晶片之一堆疊序列之第一晶片堆疊資訊CSI1；及一第一內部電路121，其經組態以基於自第一旗標墊120B提供之第一晶片堆疊資訊CSI1來校正或調整一AC參數。AC參數意謂指示一讀取操作中一外部時脈信號與一資料選通信號之間之一偏斜之一參數tDQSCK。
額外提供第一旗標墊120B而不與任何內部連接終端連接。因此，第一旗標墊120B係處於一浮動狀態中，且第一晶片堆疊資訊CSI1具有一高阻抗(Hi-Z)值。
為了基於第一晶片堆疊資訊CSI1而藉由一第一校正值校正或調整AC參數tDQSCK，第一內部電路121將第一資料選通信號DQS1(其上反映對應於第一校正值之一第一延遲值)輸出至第一信號墊120A。
圖3係圖解繪示圖2中展示的第一內部電路121之內部組態之一方塊圖，且圖4係圖解繪示圖3中展示的一第一延遲鎖定環路121_3之一例示性實施例之一方塊圖。
參考圖3，第一內部電路121包含一第一緩衝器單元121_1、第一延遲鎖定環路121_3及一第一資料選通信號產生單元121_5。
第一緩衝器單元121_1經組態以接收第一晶片堆疊資訊CSI1且輸出第一內部晶片堆疊資訊IN_CSI1。當輸入一高阻抗(Hi-Z)值之第一晶片堆疊資訊CSI1時，第一緩衝器單元121_1可輸出一邏輯低位準之第一內部晶片堆疊資訊IN_CSI1。
第一延遲鎖定環路121_3經組態以：回應於該第一內部晶片堆疊資訊IN_CSI1而控制其中所包含的第一複本延遲(參見圖4)之延遲值；使一外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出一第一延遲時脈信號DLL_CLK1。參考圖4，第一延遲鎖定環路121_3包含：一第一延遲線121_31，其經組態以使外部時脈信號EX_CLK延遲達一延遲時間以用於延遲鎖定並且輸出經延遲鎖定之第一延遲時脈信號DLL_CLK1；一第一複本延遲121_33，其經組態以使第一延遲時脈信號DLL_CLK1延遲達藉由模型化一內部延遲元素加以獲得之一延遲值且輸出一第一回饋時脈信號FB_CLK1，在第一回饋時脈信號FB_CLK1中回應於第一內部晶片堆疊資訊IN_CSI1而於所獲得的延遲值(亦即，一預設值)中額外包含一第一延遲值；一第一相位比較區段121_35，其經組態以比較外部時脈信號EX_CLK之相位與第一回饋時脈信號FB_CLK1之相位；及一第一延遲量控制區段121_37，其經組態以回應於第一相位比較區段121_35之一輸出信號UP/DOWN而產生一第一控制信號DELY_CTRL1以控制第一延遲線121_31之延遲量。
再參考圖3，第一資料選通信號產生單元121_5經組態以回應於第一延遲時脈信號DLL_CLK1而產生第一資料選通信號DQS1。因此，該第一資料選通信號DQS1具有與第一延遲時脈信號DLL_CLK1相同之相位。
圖5係圖解繪示根據本發明之第一實施例之半導體記憶體裝置(DDP)中之封裝基板110及於該封裝基板110上方第二堆疊(即，堆疊於第一半導體晶片120上)之第二半導體晶片140之一平面視圖。
參考圖5，根據本發明之第一實施例之半導體記憶體裝置(DDP)包含：封裝基板110，其包含第一內部連接終端112及第二內部連接終端114；第二半導體晶片140，其係第二堆疊於封裝基板110上方且包含用於輸出一第二資料選通信號DQS2之一第二信號墊140A及用於提供對應於半導體晶片之一堆疊序列之第二晶片堆疊資訊CSI2之一第二旗標墊140B；一第二線W12，其經組態以電連接第一內部連接終端112與第二信號墊140A；及一第三線W13，其經組態以電連接第二內部連接終端114與第二旗標墊140B。第二內部連接終端114係用於供應自外部控制器施加之一電源供應電壓VDD之終端。
如上所述，封裝基板110用以在第一半導體晶片120及第二半導體晶片140與外部控制器之間傳送信號及電力。
第二半導體晶片140包含一第二內部電路141，該第二內部電路141經組態以回應於自第二旗標墊140B提供之第二晶片堆疊資訊CSI2而校正或調整外部時脈信號與第二資料選通信號DQS2之間之一偏斜tDQSCK。
額外提供第二旗標墊140B(如同第一旗標墊120B)，但透過第三接合線W13與第二內部連接終端114連接(不同於第一旗標墊120B)。因此，透過第三接合線W13將電源供應電壓VDD供應給第二旗標墊140B，且因此第二晶片堆疊資訊CSI2具有一邏輯高位準。
第二內部電路141回應於第二晶片堆疊資訊CSI2而將藉由一第二校正值校正之第二資料選通信號DQS2輸出至第二信號墊140A。
圖6係圖解繪示第二內部電路141之內部組態之一方塊圖。
參考圖6，第二內部電路141包含一第二緩衝器單元141_1、一第二延遲鎖定環路141_3及一第二資料選通信號產生單元141_5。
第二緩衝器單元141_1經組態以接收第二晶片堆疊資訊CSI2並輸出第二內部晶片堆疊資訊IN_CSI2。當輸入一邏輯高位準之第二晶片堆疊資訊CSI2時，第二緩衝器單元141_1可輸出一邏輯高位準之第二內部晶片堆疊資訊IN_CSI2。
第二延遲鎖定環路141_3經組態以：回應於第二內部晶片堆疊資訊IN_CSI2而控制其中所包含的第二複本延遲(圖式中未展示)之延遲值；使外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出一第二延遲時脈信號DLL_CLK2。因為第二延遲鎖定環路141_3具有與上述之第一延遲鎖定環路121_3(參見圖4)相同之組態，所以本文將省略其詳細描述。為便於參考，雖然第二延遲鎖定環路141_3中所包含的第二複本延遲係設定為具有透過將一內部延遲元素模型化為一預設值而獲得之一延遲值，但回應於第二內部晶片堆疊資訊IN_CSI2而於設定延遲值中額外包含一第二延遲值。
第二資料選通信號產生單元141_5經組態以回應於第二延遲時脈信號DLL_CLK2而產生第二資料選通信號DQS2。因此，第二資料選通信號DQS2具有與第二延遲時脈信號DLL_CLK2相同之相位。
此後，將描述如上所提及般加以組態之半導體記憶體裝置(DDP)之操作。
在本發明之第一實施例中，將例示基於第一半導體晶片120之AC參數tDQSCK來校正第二半導體晶片140之AC參數tDQSCK之情況。即，一第二校正值具有一預定值，而一第一校正值為「0」。換言之，因為具有不同長度之第一接合線W11及第二接合線W12具有不同延遲元素，所以執行用於補償第二接合線W12之延遲元素之一序列操作使得具有一相對較長長度之第二接合線W12之延遲元素可對應於具有一相對短長度之第一接合線W11之延遲元素。
首先，因為第一半導體晶片120之第一旗標墊120B未與佈置在封裝基板110上之任何內部連接終端連接，所以第一旗標墊120B係處於一浮動狀態中。根據此事實，透過第一旗標墊120B提供之第一晶片堆疊資訊CSI1具有一高阻抗(Hi-Z)值，且具有第一晶片堆疊資訊CSI1之第一內部電路121將第一資料選通信號DQS1(其上僅反映一模型化延遲值)輸出至第一信號墊120A。
詳細描述第一內部電路121之操作，第一緩衝器單元121_1回應於高阻抗(Hi-Z)值之第一晶片堆疊資訊CSI1而輸出一邏輯低位準之第一內部晶片堆疊資訊IN_CSI1。第一延遲鎖定環路121_3：回應於一邏輯低位準之第一內部晶片堆疊資訊IN_CSI1而保持第一複本延遲之延遲值以具有一預設定之預設值；使外部時脈信號EX_CLK延遲達經保持之延遲值；及輸出第一延遲時脈信號DLL_CLK1。第一資料選通信號產生單元121_5回應於第一延遲時脈信號DLL_CLK1而產生具有與第一延遲時脈信號DLL_CLK1相同之相位之第一資料選通信號DQS1，且輸出該第一資料選通信號DQS1至第一信號墊120A。
施加至第一信號墊120A之第一資料選通信號DQS1係透過第一接合線W11傳送至第一內部連接終端112且最終係透過封裝基板110傳送至外部控制器。
因為第二半導體晶片140之第二旗標墊140B係與佈置在封裝基板110上之第二內部連接終端114連接，所以第二旗標墊140B具有電源供應電壓VDD。根據此事實，透過第二旗標墊140B提供之第二晶片堆疊資訊CSI2具有一邏輯高位準，且具有邏輯高位準之第二晶片堆疊資訊CSI2之第二內部電路141將第二資料選通信號DQS2(其上反映第二延遲值以及模型化延遲值)輸出至第二信號墊140A。
詳細描述第二內部電路141之操作，第二緩衝器單元141_1回應於邏輯高位準之第二晶片堆疊資訊CSI2而輸出一邏輯高位準之第二內部晶片堆疊資訊IN_CSI2。第二延遲鎖定環路141_3：回應於邏輯高位準之第二內部晶片堆疊資訊IN_CSI2而控制第二複本延遲之延遲值以具有一預設定之預設值與第二延遲值之加總值；使外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出第二延遲時脈信號DLL_CLK2。第二資料選通信號產生單元141_5回應於第二延遲時脈信號DLL_CLK2而產生具有與第二延遲時脈信號DLL_CLK2相同之相位之第二資料選通信號DQS2，且輸出該第二資料選通信號DQS2至第二信號墊140A。
施加至第二信號墊140A之第二資料選通信號DQS2係透過第二接合線W12傳送至第一內部連接終端112且最終係透過封裝基板110傳送至外部控制器。
以此等方式傳送至外部控制器之第一資料選通信號DQS1及第二資料選通信號DQS2具有其中指示相對於外部時脈信號EX_CLK偏斜之參數tDQSCK變成相同之相位。原因在於，如上所述，因為透過具有相對較短長度之第一接合線W11傳送之第一資料選通信號DQS1係自第一延遲時脈信號DLL_CLK1(其上僅反映預設定延遲值)導出之一信號，且透過具有相對較長長度之第二接合線W12傳送之第二資料選通信號DQS2係自第二延遲時脈信號DLL_CLK2(其上反映第二延遲值以及預設定延遲值)導出之一信號，所以第二資料選通信號DQS2具有其中補償第二接合線W12之延遲元素之一相位。
根據本發明之第一實施例，即使當接合線之長度取決於半導體晶片之一堆疊序列而變化時，仍可主動校正一AC參數tDQSCK。因此，可將AC參數tDQSCK控制在一規範中所定義之一範圍內。
第二實施例
本發明之一第二實施例具有其中在相較於第一實施例時最小化面積之一結構。即，雖然在第一實施例中額外提供旗標墊，但第二實施例具有其中在封裝級利用經提供以在晶圓級使用之探針測試墊之一結構。
圖7係圖解繪示根據本發明之一第二實施例之一半導體記憶體裝置(DDP)中之一封裝基板210及於該封裝基板210上第一堆疊之一第一半導體晶片220之一平面視圖。
參考圖7，根據本發明之第二實施例之半導體記憶體裝置(DDP)包含：封裝基板210，其包含第一內部連接終端212；第一半導體晶片220，其係第一堆疊於該封裝基板210上且包含用於輸出一第一資料選通信號DQS11之一第一信號墊220A；及一第一線W21，其電連接第一內部連接終端212與第一信號墊220A。
封裝基板210具有：一下表面，其上佈置用於使用各種信號及電力與一外部控制器(圖式中未展示)介接之複數個外部連接終端(圖式中未展示)；及一上表面，其上佈置用於使用各種信號及電力與第一半導體晶片220及下文描述之一第二半導體晶片240介接之複數個內部連接終端。為便於參考，該複數個外部連接終端及該複數個內部連接終端之對應終端係以一繞線方法而彼此電連接。
第一半導體晶片220包含一第一晶圓預燒測試墊220B及一第一電路區塊221。
第一晶圓預燒測試墊220B在晶圓級提供第一晶圓預燒測試資訊TM1且在封裝級提供對應於半導體晶片之一堆疊序列之第一晶片堆疊資訊CSI11。更特定言之，在晶圓級，將第一晶圓預燒測試墊220B連接至指派給一探針測試設備/儀器(圖式中未展示)之一通道且將第一晶圓預燒測試資訊TM1自探針測試設備施予第一晶圓預燒測試墊220B。第一晶圓預燒測試墊220B係通常不在封裝級使用之一晶圓測試墊。在此方面，在本發明之實施例中，使用第一晶圓預燒測試墊220B以在封裝級提供第一晶片堆疊資訊CSI11。即，在封裝級，在一浮動狀態中，該第一晶圓預燒測試墊220B未與任何內部連接終端連接，且歸因於此事實，第一晶片堆疊資訊CSI11具有一高阻抗(Hi-Z)值。
第一電路區塊221經組態以回應於第一晶圓預燒測試資訊TM1或第一晶片堆疊資訊CSI11而執行一預定操作，且將參考圖8進行詳細描述。
圖8係圖解繪示圖7中展示的第一電路區塊221之內部組態之一方塊圖。
參考圖8，第一電路區塊221包含：一第一測試電路221A，其經組態以回應於自第一晶圓預燒測試墊220B在晶圓級提供之第一晶圓預燒測試資訊TM1而執行一晶圓預燒測試操作；及一第一內部電路221B，其經組態以回應於自第一晶圓預燒測試墊220B在封裝級提供之第一晶片堆疊資訊CSI11而藉由一第一校正值校正或調整一AC參數。該AC參數意謂指示一讀取操作中一外部時脈信號與一資料選通信號之間之一偏斜之一參數tDQSCK。
圖9係圖8中展示的第一測試電路221A之一方塊圖，且圖10係圖9中展示的一第一傳送單元221A_3之一內部電路圖。
參考圖9，第一測試電路221A包含：一第一熔絲模組221A_1；第一傳送單元221A_3，其經組態以回應於自第一熔絲模組221A_1輸出之第一熔絲資訊F_OUT1而選擇性地傳送第一晶圓預燒測試資訊TM1或第一晶片堆疊資訊CSI11；及一第一晶圓預燒邏輯單元221A_5，其經組態以回應於自第一傳送單元221A_3選擇性地傳送之一第一傳送信號F_SEL1而產生一第一晶圓預燒測試控制信號WBI_CTRL1。此一第一測試電路221A係在晶圓級予以啟用且在封裝級予以停用。精確言之，第一晶圓預燒邏輯單元221A_5係在晶圓級予以啟用且在封裝級予以停用。因此，第一傳送單元221A_3可回應於在晶圓級施加之第一晶圓預燒測試資訊TM1而輸出第一傳送信號F_SEL1以啟用第一晶圓預燒邏輯單元221A_5，且可在完成一探針測試時藉由切割第一熔絲模組221A_1中所包含的熔絲(圖式中未展示)而停用該第一晶圓預燒邏輯單元221A_5。參考圖10，用於以此方式判定是否啟用或停用第一晶圓預燒邏輯單元221A_5之第一傳送單元221A_3包含：一第一NAND閘NAND1，其用於對第一晶圓預燒測試資訊TM1或第一晶片堆疊資訊CSI11及第一熔絲資訊F_OUT1執行NAND運算；及一第一反相器INV1，其用於將第一NAND閘NAND1之輸出信號反相並且輸出第一傳送信號F_SEL1。
圖11係圖8中展示的第一內部電路221B之一方塊圖，且圖12係圖解繪示圖11中展示的一第一延遲鎖定環路221B_3之一例示性實施例之一方塊圖。
參考圖11，第一內部電路221B經組態以輸出其上反映對應於一第一校正值之一第一延遲值之一第一資料選通信號DQS11，以便回應於第一晶片堆疊資訊CSI11而藉由該第一校正值校正或調整一AC參數tDQSCK。第一內部電路221B包含一第一緩衝器單元221B_1、第一延遲鎖定環路221B_3及一第一資料選通信號產生單元221B_5。因為該第一延遲鎖定環路221B_3係在晶圓級予以停用且係回應於一第一啟用信號TM_DIS1而在封裝級予以啟用，所以為方便解釋起見，將基於封裝級之操作來描述第一內部電路221B之組件元件。
第一緩衝器單元221B_1經組態以接收第一晶片堆疊資訊CSI11且輸出第一內部晶片堆疊資訊IN_CSI11。當輸入一高阻抗(Hi-Z)值之第一晶片堆疊資訊CSI11時，該第一緩衝器單元221B_1可輸出一邏輯低位準之第一內部晶片堆疊資訊IN_CSI11。
第一延遲鎖定環路221B_3經組態以：回應於第一內部晶片堆疊資訊IN_CSI11而控制其中所包含的第一複本延遲(參見圖12)之延遲值；使一外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出一第一延遲時脈信號DLL_CLK11。參考圖12，第一延遲鎖定環路221B_3包含：一第一延遲線221B_31，其經組態以使外部時脈信號EX_CLK延遲達一延遲時間以用於延遲鎖定並且輸出經延遲鎖定之第一延遲時脈信號DLL_CLK11；一第一複本延遲221B_33，其經組態以使第一延遲時脈信號DLL_CLK11延遲達藉由將一內部延遲元素模型化為一預設值加以獲得之一延遲值且輸出一第一回饋時脈信號FB_CLK11，在第一回饋時脈信號FB_CLK11中回應於第一內部晶片堆疊資訊IN_CSI11而於所獲得的延遲值中額外包含一第一延遲值；一第一相位比較區段221B_35，其經組態以比較外部時脈信號EX_CLK之相位與第一回饋時脈信號FB_CLK11之相位；及一第一延遲量控制區段221B_37，其經組態以回應於第一相位比較區段221B_35之一輸出信號UP/DOWN而產生一第一控制信號DELY_CTRL11以控制第一延遲線221B_31之延遲量。
再參考圖11，第一資料選通信號產生單元221B_5經組態以回應於第一延遲時脈信號DLL_CLK11而產生第一資料選通信號DQS11。因此，該第一資料選通信號DQS11具有與第一延遲時脈信號DLL_CLK11相同之相位。
圖13係圖解繪示根據本發明之第二實施例之半導體記憶體裝置(DDP)中之封裝基板210及於該封裝基板210上方第二堆疊(即，堆疊於第一半導體晶片220上方)之一第二半導體晶片240之一平面視圖。
參考圖13，根據本發明之第二實施例之半導體記憶體裝置(DDP)包含：封裝基板210，其包含第一內部連接終端212及第二內部連接終端214；第二半導體晶片240，其係第二堆疊於封裝基板210上方且包含經組態以輸出一第二資料選通信號DQS12之一第二信號墊240A及經組態以在晶圓級提供第二晶圓預燒測試資訊TM2且在封裝級提供對應於半導體晶片之一堆疊序列之第二晶片堆疊資訊CSI12之一第二晶圓預燒測試墊240B；一第二線W22，其經組態以電連接第一內部連接終端212與第二信號墊240A；及一第三線W23，其經組態以電連接第二內部連接終端214與第二晶圓預燒測試墊240B。第二內部連接終端214係用於供應自外部控制器施加之一電源供應電壓VDD之終端。在晶圓級，將第二晶圓預燒測試墊240B連接至指派給一探針測試設備/儀器(圖式中未展示)之一通道且將第二晶圓預燒測試資訊TM2自探針測試設備施予第二晶圓預燒測試墊240B。為便於參考，第二晶圓預燒測試墊240B係通常不在封裝級使用之一晶圓測試墊。在此方面，在本發明之實施例中，使用第二晶圓預燒測試墊240B以在封裝級提供第二晶片堆疊資訊CSI112。即，因為第二晶圓預燒測試墊240B在封裝級係透過一第三接合線W23與第二內部連接終端214連接，所以第二晶圓預燒測試墊240B經施加具有來自第二內部連接終端214之電源供應電壓VDD，且歸因於此事實，第二晶片堆疊資訊CSI112具有一邏輯高位準。
如上所述，封裝基板210用以在第一半導體晶片220及第二半導體晶片240與外部控制器之間傳送信號及電力。
第二半導體晶片240包含一第二電路區塊241，該第二電路區塊241經組態以回應於自第二晶圓預燒測試墊240B提供之第二晶圓預燒測試資訊TM2或第二晶片堆疊資訊CSI12而執行一預定操作。
圖14係圖解繪示圖13中展示的第二電路區塊241之內部組態之一方塊圖。
參考圖14，第二電路區塊241包含：一第二測試電路241A，其經組態以回應於自第二晶圓預燒測試墊240B在晶圓級提供之第二晶圓預燒測試資訊TM2而執行一晶圓預燒測試操作；及一第二內部電路241B，其經組態以回應於自第二晶圓預燒測試墊240B在封裝級提供之第二晶片堆疊資訊CSI12而藉由一第二校正值校正或調整一AC參數。該AC參數意謂指示一讀取操作中一外部時脈信號與一資料選通信號之間之一偏斜之一參數tDQSCK。
圖15係圖14中展示的第二測試電路241A之一方塊圖，且圖16係圖15中展示的一第二傳送單元241A_3之一內部電路圖。
參考圖15，第二測試電路241A包含：一第二熔絲模組241A_1；第二傳送單元241A_3，其經組態以回應於自第二熔絲模組241A_1輸出之第二熔絲資訊F_OUT2而選擇性地傳送第二晶圓預燒測試資訊TM2或第二晶片堆疊資訊CSI12；及一第二晶圓預燒邏輯單元241A_5，其經組態以回應於自第二傳送單元241A_3選擇性地傳送之一第二傳送信號F_SEL2而產生一第二晶圓預燒測試控制信號WBI_CTRL2。此第二測試電路241A係在晶圓級予以啟用且在封裝級予以停用。精確言之，第二晶圓預燒邏輯單元241A_5係在晶圓級予以啟用且在封裝級予以停用。因此，第二傳送單元241A_3可回應於在晶圓級施加之第二晶圓預燒測試資訊TM2而輸出第二傳送信號F_SEL2以啟用第二晶圓預燒邏輯單元241A_5，且可在完成一探針測試時藉由切割第二熔絲模組241A_1中所包含的熔絲(圖式中未展示)而停用該第二晶圓預燒邏輯單元241A_5。參考圖16，用於以此方式判定是否啟用或停用第二晶圓預燒邏輯單元241A_5之第二傳送單元241A_3包含：一第二NAND閘NAND2，其用於對第二晶圓預燒測試資訊TM2或第二晶片堆疊資訊CSI12及第二熔絲資訊F_OUT2執行NAND運算；及一第二反相器INV2，其用於將第二NAND閘NAND2之輸出信號反相並且輸出第二傳送信號F_SEL2。
圖17係圖14中展示的第二內部電路241B之一方塊圖。
參考圖17，第二內部電路241B經組態以輸出其上反映對應於一第二校正值之一第二延遲值之第二資料選通信號DQS12，以便回應於第二晶片堆疊資訊CSI12而藉由該第二校正值校正或調整一AC參數tDQSCK。第二內部電路241B包含一第二緩衝器單元241B_1、第二延遲鎖定環路241B_3及一第二資料選通信號產生單元241B_5。因為該第二延遲鎖定環路241B_3係在晶圓級予以停用且係回應於一第二啟用信號TM_DIS2而在封裝級予以啟用，所以為方便解釋起見，將基於封裝級之操作來描述第二內部電路241B之組件元件。
第二緩衝器單元241B_1經組態以接收第二晶片堆疊資訊CSI12並且輸出第二內部晶片堆疊資訊IN_CSI12。當輸入一邏輯高位準之第二晶片堆疊資訊CSI12時，該第二緩衝器單元241B_1可輸出一邏輯高位準之第二內部晶片堆疊資訊IN_CSI12。
第二延遲鎖定環路241B_3經組態以：回應於第二內部晶片堆疊資訊IN_CSI12而控制其中所包含的第二複本延遲(圖式中未展示)之延遲值；使外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出一第二延遲時脈信號DLL_CLK12。因為第二延遲鎖定環路241B_3具有與上述之第一延遲鎖定環路221B_3(參見圖12)相同之組態，所以本文將省略其詳細描述。為便於參考，雖然第二延遲鎖定環路241B_3中所包含的第二複本延遲係設定為自一內部延遲元素模型化為一預設值之一延遲值，但回應於第二內部晶片堆疊資訊IN_CSI12而於設定延遲值中額外包含第二延遲值。
第二資料選通信號產生單元241B_5經組態以回應於第二延遲時脈信號DLL_CLK12而產生第二資料選通信號DQS12。因此，第二資料選通信號DQS12及第二延遲時脈信號DLL_CLK12具有相同相位。
此後，將描述如上文所提及般加以組態之根據本發明之第二實施例之半導體記憶體裝置(DDP)之操作。
首先，描述在晶圓級之操作。
首先，在晶圓級，針對第一半導體晶片220及第二半導體晶片240執行晶圓預燒測試。因為第一半導體晶片220及第二半導體晶片240之晶圓預燒測試係透過相同處理程序加以執行，故為方便解釋起見，將僅代表性地描述第一半導體晶片220之晶圓預燒測試。
將第一晶圓預燒測試墊220B連接至指派給一探針測試設備之一通道且將第一晶圓預燒測試資訊TM1自該探針測試設備透過所指派的通道施予第一晶圓預燒測試墊220B。接著，第一傳送單元221A_3回應於第一熔絲資訊F_OUT1及第一晶圓預燒測試資訊TM1而輸出一邏輯高位準之第一傳送信號F_SEL1，以啟用第一晶圓預燒邏輯單元221A_5。接著，第一晶圓預燒邏輯單元221A_5產生第一晶圓預燒測試控制信號WBI_CTRL1，以執行第一半導體晶片220中所包含的記憶體庫BANK0至BANK3之晶圓預燒測試。回應於第一啟用信號TM_DIS1而停用第一內部電路221B。
此後，若在完成晶圓預燒測試時切割第一熔絲模組221A_1中所包含的熔絲，則回應於一邏輯低位準之第一熔絲資訊F_OUT1，第一傳送單元221A_3不顧慮任何其他輸入信號而輸出一邏輯低位準之第一傳送信號F_SEL1以停用第一晶圓預燒邏輯單元221A_5。因此，停用第一晶圓預燒邏輯單元221A_5。
接著，描述在封裝級之操作。
在封裝級之情況中，在本發明之第二實施例中，以相同於第一實施例中之方式，將例示基於第一半導體晶片220之AC參數tDQSCK校正第二半導體晶片240之AC參數tDQSCK之情況。即，一第二校正值具有一預定值，而一第一校正值為「0」。換言之，因為不同長度之第一接合線W21及第二接合線W22具有不同延遲元素，所以用於補償第二接合線W22之延遲元素之一系列操作經執行使得具有一相對較長長度之第二接合線W22之延遲元素可對應於具有一相對較短長度之第一接合線W21之延遲元素。
首先，因為第一半導體晶片220之第一晶圓預燒測試墊220B未與佈置在封裝基板210上之任何內部連接終端連接，所以第一晶圓預燒測試墊220B係處於一浮動狀態中。根據此事實，透過第一晶圓預燒測試墊220B提供之第一晶片堆疊資訊CSI11具有一高阻抗(Hi-Z)值，且具有第一晶片堆疊資訊CSI11之第一內部電路221B將第一資料選通信號DQS11(其上僅反映一模型化延遲值)輸出至第一信號墊220A。
詳細描述第一內部電路221B之操作，第一緩衝器單元221B_1：回應於高阻抗(Hi-Z)值之第一晶片堆疊資訊CSI11而輸出一邏輯低位準之第一內部晶片堆疊資訊IN_CSI11。第一延遲鎖定環路221B_3：回應於一邏輯低位準之第一內部晶片堆疊資訊IN_CSI11而保持第一複本延遲之延遲值以具有一預設定之預設值；使外部時脈信號EX_CLK延遲達經保持之延遲值；及輸出第一延遲時脈信號DLL_CLK11。第一資料選通信號產生單元221B_5回應於第一延遲時脈信號DLL_CLK11而產生具有與第一延遲時脈信號DLL_CLK11相同之相位之第一資料選通信號DQS11，且輸出該第一資料選通信號DQS11至第一信號墊220A。
施加至第一信號墊220A之第一資料選通信號DQS11係透過第一接合線W21傳送至第一內部連接終端212且最終係透過封裝基板210傳送至外部控制器。
因為第二半導體晶片240之第二晶圓預燒測試墊240B係與佈置在封裝基板210上之第二內部連接終端214連接，所以該第二晶圓預燒測試墊240B具有電源供應電壓VDD。根據此事實，透過第二晶圓預燒測試墊240B提供之第二晶片堆疊資訊CSI12具有一邏輯高位準，且具有邏輯高位準之第二晶片堆疊資訊CSI12之第二內部電路241B將第二資料選通信號DQS12(其上反映一第二延遲值以及模型化延遲值)輸出至第二信號墊240A。
詳細描述第二內部電路241B之操作，第二緩衝器單元241B_1回應於邏輯高位準之第二晶片堆疊資訊CSI12而輸出一邏輯高位準之第二內部晶片堆疊資訊IN_CSI12。第二延遲鎖定環路241B_3：回應於邏輯高位準之第二內部晶片堆疊資訊IN_CSI12而控制第二複本延遲之延遲值以具有一預設定之預設值與第二延遲值之加總值；使外部時脈信號EX_CLK延遲達經控制之延遲值；及輸出第二延遲時脈信號DLL_CLK12。第二資料選通信號產生單元241B_5回應於第二延遲時脈信號DLL_CLK12而產生具有與第二延遲時脈信號DLL_CLK12相同之相位之第二資料選通信號DQS12，且輸出該第二資料選通信號DQS12至第二信號墊240A。
施加至第二信號墊240A之第二資料選通信號DQS12係透過第二接合線W22傳送至第一內部連接終端212且最終係透過封裝基板210傳送至外部控制器。
以此等方式傳送至外部控制器之第一資料選通信號DQS11及第二資料選通信號DQS12具有其中指示相對於外部時脈信號EX_CLK偏斜之參數tDQSCK變成相同之相位。原因在於，如上所述，因為透過具有相對較短長度之第一接合線W21傳送之第一資料選通信號DQS11係自第一延遲時脈信號DLL_CLK11(其上僅反映預設定之延遲值)導出之一信號，且透過具有相對較長長度之第二接合線W22傳送之第二資料選通信號DQS12係自第二延遲時脈信號DLL_CLK12(其上反映第二延遲值以及預設定之延遲值)導出之一信號，所以第二資料選通信號DQS12具有其中補償第二接合線W22之延遲元素之一相位。
根據本發明之第二實施例，所提供的優點在於，當相較於第一實施例時，可最小化面積。再者，即使當接合線之長度取決於半導體晶片之一堆疊序列而變化時，仍可主動校正一AC參數tDQSCK。因此，可將AC參數tDQSCK控制在一規範中所定義之一範圍內。
如自以上描述顯而易見，根據其中添加旗標墊之實施例及其中使用已提供之墊之實施例，可達成以下效果。
首先，在添加旗標墊之情況中，因為主動校正複數個堆疊半導體晶片之AC參數(tDQSCK)而不使用一額外處理程序，所以可防止一錯誤操作。例如，因為防止一錯誤操作發生於一半導體記憶體裝置之一讀取操作中，所以可增加操作可靠性及穩定性。此外，因為可透過相同遮罩圖案化處理程序製造複數個堆疊半導體晶片，所以可降低製造成本且可縮短製造時間。
接著，在使用用作其他用途(例如，測試操作)之墊之情況中，因為墊並非額外提供，所以當相較於添加旗標墊之情況時，可最小化半導體晶片之面積。再者，因為可將對應實施例應用於具有其中難以添加墊之一佈局結構之一半導體晶片，所以可完成極佳適用性。
雖然已關於特定實施例描述本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所定義之本發明之精神及範疇的情況下，可作出各種改變及修改。
例如，雖然在本發明之實施例中例示性地描述其中堆疊封裝兩個半導體晶片之半導體記憶體裝置(DDP)，但可應用其中堆疊封裝至少三個半導體晶片之一半導體記憶體裝置。在此情況中，可使用至少兩個旗標墊，且透過至少兩個旗標墊提供之晶片堆疊資訊可藉由針對各自半導體晶片予以解碼加以應用。
再者，雖然在本發明之實施例中例示性地描述指示一外部時脈信號與一資料選通信號之間之一偏斜之一參數(tDQSCK)，但可校正諸如一資料設定時間(tDS)及一資料保持時間(tDH)之一AC參數。
此外，雖然在本發明之實施例中例示性地描述基於於一封裝基板上第一堆疊之一第一半導體晶片來校正一第二堆疊第二半導體晶片之AC參數，但亦可基於於一封裝基板上方第二堆疊之一第二半導體晶片來校正一第一半導體晶片之AC參數。
110．．．封裝基板
112．．．第一內部連接終端
114．．．第二內部連接終端
120．．．第一半導體晶片
120A．．．第一信號墊
120B．．．第一旗標墊
121．．．第一內部電路
121_1．．．第一緩衝器單元
121_3．．．第一延遲鎖定環路
121_31．．．第一延遲線
121_33．．．第一複本延遲
121_35．．．第一相位比較區段
121_37．．．第一延遲量控制區段
121_5．．．第一資料選通信號產生單元
140．．．第二半導體晶片
140A．．．第二信號墊
140B．．．第二旗標墊
141．．．第二內部電路
141_1．．．第二緩衝器單元
141_3．．．第二延遲鎖定環路
141_5．．．第二資料選通信號產生單元
210．．．封裝基板
212．．．第一內部連接終端
214．．．第二內部連接終端
220．．．第一半導體晶片
220A．．．第一信號墊
220B．．．第一晶圓預燒測試墊
221．．．第一電路區塊
221A．．．第一測試電路
221A_1．．．第一熔絲模組
221A_3．．．第一傳送單元
221A_5．．．第一晶圓預燒邏輯單元
221B．．．第一內部電路
221B_1．．．第一緩衝器單元
221B_3．．．第一延遲鎖定環路
221B_31．．．第一延遲線
221B_33．．．第一複本延遲
221B_35．．．第一相位比較區段
221B_37．．．第一延遲量控制區段
221B_5．．．第一資料選通信號產生單元
240．．．第二半導體晶片
240A．．．第二信號墊
240B．．．第二晶圓預燒測試墊
241．．．第二電路區塊
241A．．．第二測試電路
241A_1．．．第二熔絲模組
241A_3．．．第二傳送單元
241A_5．．．第二晶圓預燒邏輯單元
241B．．．第二內部電路
241B_1第二緩衝器單元
241B_3．．．第二延遲鎖定環路
241B_5．．．第二資料選通信號產生單元
BANK0．．．記憶體庫
BANK1．．．記憶體庫
BANK2．．．記憶體庫
BANK3．．．記憶體庫
CSI1．．．第一晶片堆疊資訊
CSI11．．．第一晶片堆疊資訊
CSI12．．．第二晶片堆疊資訊
CSI2．．．第二晶片堆疊資訊
DELY_CTRL1．．．第一控制信號
DELY_CTRL11．．．第一控制信號
DLL_CLK1．．．第一延遲時脈信號
DLL_CLK11．．．第一延遲時脈信號
DLL_CLK12．．．第二延遲時脈信號
DLL_CLK2．．．第二延遲時脈信號
DQS1．．．第一資料選通信號
DQS11．．．第一資料選通信號
DQS12．．．第二資料選通信號
DQS2．．．第二資料選通信號
EX_CLK．．．外部時脈信號
F_OUT1．．．第一熔絲資訊
F_OUT2．．．第一熔絲資訊
F_SEL1．．．第一傳送信號
F_SEL2．．．第二傳送信號
FB_CLK1．．．第一回饋時脈信號
FB_CLK11．．．第一回饋時脈信號
IN_CSI1．．．第一內部晶片堆疊資訊
IN_CSI11．．．第一內部晶片堆疊資訊
IN_CSI12．．．第二內部晶片堆疊資訊
IN_CSI2．．．第二內部晶片堆疊資訊
INV1．．．第一反相器
INV2．．．第二反相器
NAND1．．．第一NAND閘
NAND2．．．第二NAND閘
TM_DIS1．．．第一啟用信號
TM_DIS2．．．第二啟用信號
TM1．．．第一晶圓預燒測試資訊
TM2．．．第二晶圓預燒測試資訊
UP/DOWN．．．第一相位比較區段之輸出信號
W1．．．接合線
W11．．．第一線/第一接合線
W12．．．第二線/第二接合線
W13．．．第三線/第三接合線
W2．．．接合線
W21．．．第一線/第一接合線
W22．．．第二線/第二接合線
W23．．．第三線/第三接合線
WBI_CTRL1．．．第一晶圓預燒測試控制信號
WBI_CTRL2．．．第二晶圓預燒測試控制信號
圖1係示意性地圖解繪示一經堆疊封裝之半導體記憶體裝置(DDP)之一側視圖。
圖2係圖解繪示根據本發明之一第一實施例之一半導體記憶體裝置(DDP)中之一封裝基板及於該封裝基板上第一堆疊之一第一半導體晶片之一平面視圖。
圖3係圖解繪示圖2中展示的第一內部電路之一例示性實施例之一方塊圖。
圖4係圖解繪示圖3中展示的第一延遲鎖定環路之一例示性實施例之一方塊圖。
圖5係圖解繪示根據本發明之第一實施例之半導體記憶體裝置(DDP)中之封裝基板及於該封裝基板上方第二堆疊之一第二半導體晶片之一平面視圖。
圖6係圖解繪示圖5中展示的第二內部電路之一例示性實施例之一方塊圖。
圖7係圖解繪示根據本發明之一第二實施例之一半導體記憶體裝置(DDP)中之一封裝基板及於該封裝基板上第一堆疊之一第一半導體晶片之一平面視圖。
圖8係圖解繪示圖7中展示的第一電路區塊之一例示性實施例之一方塊圖。
圖9係圖解繪示圖8中展示的第一測試電路之一例示性實施例之一方塊圖。
圖10係圖解繪示圖9中展示的第一傳送單元之一例示性實施例之一電路圖。
圖11係圖解繪示圖8中展示的第一內部電路之一例示性實施例之一方塊圖。
圖12係圖解繪示圖11中展示的第一延遲鎖定環路之一例示性實施例之一方塊圖。
圖13係圖解繪示根據本發明之第二實施例之半導體記憶體裝置(DDP)中之封裝基板及於該封裝基板上方第二堆疊之一第二半導體晶片之一平面視圖。
圖14係圖解繪示圖13中展示的第二電路區塊之一例示性實施例之一方塊圖。
圖15係圖解繪示圖14中展示的第二測試電路之一例示性實施例之一方塊圖。
圖16係圖解繪示圖15中展示的第二傳送單元之一例示性實施例之一電路圖。
圖17係圖解繪示圖14中展示的第二內部電路之一例示性實施例之一方塊圖。
110．．．封裝基板
112．．．第一內部連接終端
114．．．第二內部連接終端
120．．．第一半導體晶片
120A．．．第一信號墊
120B．．．第一旗標墊
121．．．第一內部電路
BANK0．．．記憶體庫
BANK1．．．記憶體庫
BANK2．．．記憶體庫
BANK3．．．記憶體庫
CSI1．．．第一晶片堆疊資訊
DQS1．．．第一資料選通信號
W11．．．第一線/第一接合線

Claims (33)

  1. 一種半導體裝置，其包括：至少一旗標墊，其經組態以提供半導體晶片之一堆疊序列之晶片堆疊資訊；及一內部電路，其經組態以回應於自該旗標墊提供之該晶片堆疊資訊之至少一者而調整該半導體裝置之一參數。
  2. 如請求項1之半導體裝置，其中該內部電路包括：一延遲鎖定環路，其經組態以使一外部時脈信號延遲達回應於該晶片堆疊資訊而控制之一延遲時間並且產生一延遲時脈信號；及一資料選通信號產生單元，其經組態以回應於該延遲時脈信號而產生一資料選通信號。
  3. 如請求項2之半導體裝置，其中該內部電路進一步包括：至少一輸入緩衝器單元，其經組態以將該晶片堆疊資訊轉換成一設定位準且將所得資訊輸出至該延遲鎖定環路。
  4. 如請求項2之半導體裝置，其中該延遲鎖定環路包括一複本延遲，該複本延遲具有回應於該晶片堆疊資訊而控制之一延遲值。
  5. 如請求項2之半導體裝置，其中該參數指示該外部時脈信號與該資料選通信號之間之一偏斜。
  6. 一種半導體裝置，其包括：一封裝基板，其具有佈置於其第一表面上之複數個外部連接終端及佈置於其第二表面上且與該等外部連接終端之對應者電連接之複數個內部連接終端；一第一半導體晶片，其堆疊於該封裝基板之該第二表面上方且具有用於提供第一資訊之一第一旗標墊及用於回應於自該第一旗標墊提供之該第一資訊而藉由一第一校正值調整該半導體裝置之一參數之一第一內部電路；及一第二半導體晶片，其堆疊於該第一半導體晶片上方且具有用於提供第二資訊之一第二旗標墊及用於回應於自該第二旗標墊提供之該第二資訊而藉由一第二校正值調整該參數之一第二內部電路。
  7. 如請求項6之半導體裝置，其進一步包括：一第一接合線，其經組態以連接該複數個內部連接終端中用於提供一電源供應電壓之一內部連接終端與該第一旗標墊。
  8. 如請求項7之半導體裝置，其中該第二旗標墊具有一浮動電壓狀態。
  9. 如請求項7之半導體裝置，其中該第一內部電路包括：一第一延遲鎖定環路，其經組態以回應於該第一資訊由一第一延遲時間來延遲一外部時脈信號且產生一第一延遲時脈信號；及一第一資料選通信號產生單元，其經組態以回應於該第一延遲時脈信號而產生一第一資料選通信號；及其中該第二內部電路包括：一第二延遲鎖定環路，其經組態以回應於該第二資訊由一第二延遲時間來延遲該外部時脈信號且產生一第二延遲時脈信號；及一第二資料選通信號產生單元，其經組態以回應於該第二延遲時脈信號而產生一第二資料選通信號。
  10. 如請求項9之半導體裝置，其中該第一內部電路進一步包括一第一輸入緩衝器單元，該第一輸入緩衝器單元經組態以將自該第一旗標墊提供之該第一資訊轉換成第一內部資訊且將該第一內部資訊輸出至該第一延遲鎖定環路；及其中該第二內部電路進一步包括一第二輸入緩衝器單元，該第二輸入緩衝器單元經組態以將自該第二旗標墊提供之該第二資訊轉換成第二內部資訊且將該第二內部資訊輸出至該第二延遲鎖定環路。
  11. 如請求項9之半導體裝置，其中該第一延遲鎖定環路回應於該第一資訊而使用該第一校正值控制該第一延遲時間，及其中該第二延遲鎖定環路回應於該第二資訊而使該第二延遲時間保持為一預設值。
  12. 如請求項6之半導體裝置，其進一步包括：一第二接合線，其經組態以連接該複數個內部連接終端中用於提供一電源供應電壓之一內部連接終端與該第二旗標墊。
  13. 如請求項12之半導體裝置，其中該第一內部電路及該第二內部電路分別包括第一複本延遲及第二複本延遲，及其中該第一複本延遲之一延遲值係回應於該第一資訊而保持為一預設值，且該第二複本延遲之一延遲值係回應於該第二資訊而使用該第二校正值加以控制。
  14. 如請求項6之半導體裝置，其中該第一半導體晶片進一步包括：一第一信號墊，其經組態以輸出該第一內部電路之一輸出信號；其中該第二半導體晶片進一步包括經組態以輸出該第二內部電路之一輸出信號之一第二信號墊；及其中該半導體裝置進一步包括：一第三接合線，其經組態以連接該複數個內部連接終端中用於輸出之一內部連接終端與該第一信號墊；及一第四接合線，其經組態以連接用於輸出之該內部連接終端與該第二信號墊。
  15. 一種半導體裝置，其包括：至少一第一墊，其經組態以在該半導體裝置之一晶圓級提供晶圓測試資訊且在該半導體裝置之一封裝級提供半導體晶片之一堆疊序列之晶片堆疊資訊；至少一測試電路，其經組態以回應於自該第一墊在該晶圓級提供之該晶圓測試資訊而執行一測試操作；及一內部電路，其經組態以回應於自該第一墊在該封裝級提供之該晶片堆疊資訊而調整該半導體裝置之一參數。
  16. 如請求項15之半導體裝置，其中該內部電路包括：一延遲鎖定環路，其經組態以使一外部時脈信號延遲達回應於該晶片堆疊資訊而控制之一延遲時間並且產生一延遲時脈信號；及一資料選通信號產生單元，其經組態以回應於該延遲時脈信號而產生一資料選通信號。
  17. 如請求項16之半導體裝置，其中該延遲鎖定環路係在該晶圓級予以停用且係在該封裝級予以啟用。
  18. 如請求項16之半導體裝置，其中該內部電路進一步包括：至少一輸入緩衝器單元，其經組態以將該晶片堆疊資訊轉換成一設定位準且將所得資訊輸出至該延遲鎖定環路。
  19. 如請求項16之半導體裝置，其中該延遲鎖定環路包括一複本延遲，該複本延遲具有回應於該晶片堆疊資訊而控制之一延遲值。
  20. 如請求項16之半導體裝置，其中該參數指示該外部時脈信號與該資料選通信號之間之一偏斜。
  21. 如請求項15之半導體裝置，其中該第一墊包括一晶圓預燒墊。
  22. 如請求項21之半導體裝置，其中該測試電路係在該晶圓級予以啟用且係在該封裝級予以停用。
  23. 如請求項21之半導體裝置，其中該測試電路執行一晶圓預燒測試。
  24. 如請求項15之半導體裝置，其中該測試電路包括：一熔絲模組；一傳送單元，其經組態以回應於該熔絲模組之一輸出信號而選擇性地傳送自該第一墊提供之該晶圓測試資訊；及一晶圓預燒邏輯單元，其經組態以回應於該傳送單元之輸出信號而產生一晶圓預燒測試控制信號。
  25. 一種半導體裝置，其包括：一封裝基板，其具有佈置在其第一表面上之複數個外部連接終端及佈置在其第二表面上且與該等外部連接終端之對應者電連接之複數個內部連接終端；一第一半導體晶片，其係堆疊於該封裝基板之該第二表面上方且具有：一第一墊，其用於在該半導體裝置之一晶圓級提供第一晶圓測試資訊及在該半導體裝置之一封裝級提供該第一半導體晶片之一堆疊序列之第一晶片堆疊資訊；一第一測試電路，其用於回應於自該第一墊在該晶圓級提供之該第一晶圓測試資訊而執行一測試操作；及一第一內部電路，其用於回應於自該第一墊在該封裝級提供之該第一晶片堆疊資訊而藉由一第一校正值調整該半導體裝置之一參數；及一第二半導體晶片，其係堆疊於該第一半導體晶片上方且具有：一第二墊，其用於在該晶圓級提供第二晶圓測試資訊及在該封裝級提供該第二半導體晶片之一堆疊序列之第二晶片堆疊資訊；一第二測試電路，其用於回應於自該第二墊在該晶圓級提供之該第二晶圓測試資訊而執行一測試操作；及一第二內部電路，其用於回應於自該第二墊在該封裝級提供之該第二晶片堆疊資訊而藉由一第二校正值調整該參數。
  26. 如請求項25之半導體裝置，其進一步包括：一第一接合線，其經組態以連接該複數個內部連接終端中用於在該封裝級提供一電源供應電壓之一內部連接終端與該第一墊。
  27. 如請求項26之半導體裝置，其中該第二墊在該封裝級具有一浮動電壓狀態。
  28. 如請求項26之半導體裝置，其中該第一內部電路包括：一第一延遲鎖定環路，其經組態以回應於該第一晶片堆疊資訊由一第一延遲時間來延遲一外部時脈信號且產生一第一延遲時脈信號；及一第一資料選通信號產生單元，其經組態以回應於該第一延遲時脈信號而產生一第一資料選通信號；及其中該第二內部電路包括：一第二延遲鎖定環路，其經組態以回應於該第二晶片堆疊資訊由一第二延遲時間來延遲該外部時脈信號且產生一第二延遲時脈信號；及一第二資料選通信號產生單元，其經組態以回應於該第二延遲時脈信號而產生一第二資料選通信號。
  29. 如請求項28之半導體裝置，其中該第一延遲鎖定環路及該第二延遲鎖定環路係在該晶圓級予以停用且係在該封裝級予以啟用。
  30. 如請求項28之半導體裝置，其中該第一內部電路進一步包括一第一輸入緩衝器單元，該第一輸入緩衝器單元經組態以將自該第一墊提供之該第一晶片堆疊資訊轉換成第一內部資訊並且將該第一內部資訊輸出至該第一延遲鎖定環路，及其中該第二內部電路進一步包括一第二輸入緩衝器單元，該第二輸入緩衝器單元經組態以將自該第二墊提供之該第二晶片堆疊資訊轉換成第二內部資訊並且將該第二內部資訊輸出至該第二延遲鎖定環路。
  31. 如請求項28之半導體裝置，其中該第一延遲鎖定環路回應於該第一晶片堆疊資訊而使用該第一校正值控制該第一延遲時間，及其中該第二延遲鎖定環路回應於該第二晶片堆疊資訊而使該第二延遲時間保持為一預設值。
  32. 如請求項25之半導體裝置，其進一步包括：一第二接合線，其經組態以連接該複數個內部連接終端中用於在該封裝級提供一電源供應電壓之一內部連接終端與該第二墊。
  33. 如請求項32之半導體裝置，其中該第一內部電路及該第二內部電路分別包括第一複本延遲及第二複本延遲，及其中該第一複本延遲之一延遲值係回應於該第一資訊而保持為一預設值，且該第二複本延遲之一延遲值係回應於該第二資訊而使用該第二校正值加以控制。
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