TWI895101B - 延遲鎖相迴圈電路及操作方法 - Google Patents

Abstract

本發明係有關一種延遲鎖相迴圈電路及操作方法，用以提供輸出時脈訊號至雙向數據控制引腳，延遲鎖相迴圈電路包括：第一延遲線，用以將輸入時脈訊號延遲後產生輸出時脈訊號；第二延遲線，用以接收輸出時脈訊號，並將輸出時脈訊號延遲後產生回授時脈訊號；相位比較器，用以依據輸入時脈訊號及回授時脈訊號的相位來進行比較，以調整第一延遲線的延遲；以及控制電路，控制第二延遲線，用以將第二延遲線的延遲調整為與雙向數據引腳上的離線驅動器（off-chip driver, OCD）的延遲對齊。

Description

延遲鎖相迴圈電路及操作方法

本發明是有關於一種電路及方法，且特別是有關於一種延遲鎖相迴圈電路及操作方法。

在現有的記憶體標準中，AC參數(tDQSCK)，被提供至雙向數據控制引腳（DQS），並用來限制說明與時脈訊號（CK）的對齊狀況。因此，產生準確的tDQSCK也就成為了記憶體領域中的重要考量。

本發明提供一種延遲鎖相迴圈電路及操作方法，其可產生準確的輸出時脈訊號。

本發明的延遲鎖相迴圈電路用以提供輸出時脈訊號至雙向數據控制引腳。延遲鎖相迴圈電路包括：第一延遲線，用以將輸入時脈訊號延遲後產生輸出時脈訊號；第二延遲線，用以接收輸出時脈訊號，並將輸出時脈訊號延遲後產生回授時脈訊號；相位比較器，用以依據輸入時脈訊號及回授時脈訊號的相位來進行比較，以調整第一延遲線的延遲；以及控制電路，控制第二延遲線，用以將第二延遲線的延遲調整為與雙向數據引腳上的離線驅動器的延遲對齊。

本發明的操作方法，提供輸出時脈訊號至雙向數據控制引腳（Bidirectional data strobe, DQS）的延遲鎖相迴圈（delay locked loop, DLL）電路。操作方法包括：藉由延遲鎖相迴圈電路的第一延遲線將輸入時脈訊號延遲後產生輸出時脈訊號；藉由延遲鎖相迴圈電路的第二延遲線接收輸出時脈訊號，並將輸出時脈訊號延遲第一延遲長度後產生回授時脈訊號；藉由延遲鎖相迴圈電路的相位比較器比較據輸入時脈訊號及回授時脈訊號的相位，以產生第一比較結果訊號；藉由延遲鎖相迴圈電路的第一控制電路依據第一比較結果訊號產生第一延遲調整訊號，以調整第一延遲線的延遲；以及藉由延遲鎖相迴圈電路的第二控制電路產生第二延遲調整訊號至第二延遲線，使第二延遲線所產生的第一延遲長度對齊於雙向數據引腳上的離線驅動器的第二延遲長度。

本發明的延遲鎖相迴圈電路及操作方法，可利用第二延遲線來模擬離線驅動器的延遲，進而有效避免在延遲鎖相迴圈電路的回授路徑上直接使用複製離線驅動器的複製驅動器，進而有效降低延遲鎖相迴圈電路及操作方法所產生的功耗。

圖1為本發明實施例一延遲鎖相迴圈電路1的電路方塊圖。延遲鎖相迴圈電路1可應用於記憶體中，用以提供輸出時脈訊號至雙向數據控制引腳。大致來說，延遲鎖相迴圈電路1包括第一接收器10、第一延遲線11、相位比較器12、第一控制電路13、第二接收器14、第二延遲線15及第二控制電路16。延遲鎖相迴圈電路1可用以接收輸入時脈訊號Clkin以產生輸出時脈訊號Clkout，作為記憶體系統中的時脈訊號tDQSCK，並滿足DDR3的相關標準。

延遲鎖相迴圈電路1可透過回授調整並鎖定輸入時脈訊號Clkin以及輸出時脈訊號Clkout之間的延遲。由於延遲鎖相迴圈電路1是提供輸出時脈訊號Clkout至雙向數據控制引腳上，為了將雙向數據控制引腳上的離線驅動器的延遲一併納入考慮，並使輸出時脈訊號Clkin到離線驅動器的輸出訊號之間能夠符合相關標準，故延遲鎖相迴圈電路1中的第二延遲線15會受控於第二控制電路16，使第二延遲線15所產生的第一延遲長度能被調整成與離線驅動器的第二延遲長度相同或相近，進而使相位比較器12透過比較輸入時脈訊號Clkin所產生的時脈訊號Clkin2以及回授時脈訊號Clkfb所產生的時脈訊號Clkfb’，進而透過相位比較器12及第一控制電路13的共同操作來調整第一延遲線11所產生的延遲，進而將輸入時脈訊號Clkin及輸出時脈訊號Clkout之間的延遲鎖定在預設延遲範圍中。進一步，當延遲鎖相迴圈電路1完成輸出時脈訊號Clkout的鎖定之後，第二控制電路16可被關閉來進一步節省延遲鎖相迴圈電路1的功耗。

第一接收器10可接收輸入時脈訊號Clkin並產生時脈訊號Clkin1、Clkin2並分別提供至第一延遲線11及相位比較器12。輸入時脈訊號Clkin與時脈訊號Clkin1、Clkin2可為相同相位或具有預設延遲的相位差。舉例來說，第一接收器10可例如是由緩衝器或其他適合的電路所組成的，來提供具有預設延遲的時脈訊號Clkin1、Clkin2。第一延遲線11例如是具有多個互相串接的延遲單元，並可依據第一延遲調整訊號DA1來調整其所輸出的輸出時脈訊號Clkout的延遲，也就是輸入時脈訊號Clkin與輸出時脈訊號Clkout之間的時間差。

進一步，輸出時脈訊號Clkout會被提供至第二延遲線15。第二延遲線15受控於第二控制電路16，使第二延遲線15產生與離線驅動器相同或近似的延遲。接著，輸入時脈訊號Clkin與回授時脈訊號Clkfb分別被第一接收器10與第二接收器14輸出為時脈訊號Clkin2、Clkfb，並提供至相位比較器12。相位比較器12比較時脈訊號Clkin2、Clkfb的相位或延遲來產生包括調升訊號VU及調降訊號VD的第一比較結果訊號，進而控制第一控制電路13來產生第一延遲調整訊號DA1至第一延遲線11，以對應地調整輸出時脈訊號Clkout的延遲。由於第二延遲線15受控於第二控制電路15，並具有與離線驅動器相同或相近的延遲，因此輸出時脈訊號Clkout的調整可一併將離線驅動器的延遲納入考量，因而符合記憶體的相關標準。另外，在完成輸出時脈訊號Clkout的鎖定之後，第二控制電路16可被關閉來進一步節省延遲鎖相迴圈電路1的功耗。

圖2A為本發明實施例一第二控制電路16的電路方塊圖。第二控制電路16包括反相器INV1、複製驅動器160、第三延遲線161及偵測電路162。複製驅動器160可複製離線驅動器的電路結構，因此複製驅動器160所產生的複製驅動訊號init1具有與離線驅動器相同或相近的延遲。第三延遲線162則具有互相串接的多個第三延遲線單元1621～1624，且第三延遲線162接收與複製驅動器160相同的輸入訊號，使第三延遲線單元1621～1624分別用以產生具有不同延遲長度的第三延遲線輸出訊號init21～init24。偵測電路161耦接於複製驅動器160及第三延遲線162，用以比較複製驅動器160所產生的複製驅動訊號init1以及第三延遲線162所產生的第三延遲線輸出訊號init21～init24，來由第三延遲線單元1621～1624中選出選中第三延遲線單元，並依據選中第三延遲線單元來產生第二延遲調整訊號DA2。在上述的說明中，雖然第二延遲線16中設置有四個互相串聯連接的第二延遲線單元161～164，但本領域具通常知識者當然可依據不同應用來去做變化，因此，不同數量的第二延遲線單元亦為變化實施例的範疇中。

複製驅動器160具有與離線驅動器相同的延遲，故偵測電路161可藉由比較複製驅動訊號init1與第三延遲線輸出訊號init21～init24來確定出一個選中第三延遲線單元，其輸出的第三延遲線輸出訊號具有接近於複製驅動訊號init1的延遲或相位。換句話說，偵測電路161的比較過程可以被視為是判斷複製驅動器160所產生的延遲可以被幾個第三延遲線單元的延遲來模擬或代換。因此，當確定出第三延遲線162中的選中第三延遲線單元之後，第二控制電路16可據此產生相對應的第二延遲調整訊號DA2來將選中第三延遲線單元的編號提供給第二延遲線15。進一步，第二延遲線15及第三延遲線162可具有相同的電路結構，也就是第二延遲線15也會由多個第二延遲線單元互相串聯連接而形成，且各個第二延遲線單元的電路結構也會與各個第三延遲線單元1621～1624相同。如此一來，第二延遲線15即可依據第二延遲調整訊號DA2來選出相同數量的第二延遲線單元來產生回授時脈訊號Clkfb，且其具有與離線驅動器相同或相近的延遲。

圖3為本發明實施例一第二控制電路16的操作波型示意圖。接下來請共同參考圖2A及3來搭配下方的說明段落來理解關於第二控制電路16產生第二延遲調整訊號DA2的運作過程。

當第二控制電路16接收到由低電壓準位切換為高電壓準位的重啟訊號rst時，代表延遲鎖相迴圈電路1被啟動或重啟，故第二控制器16會相對應的被開啟或被致能來進行運作，以設定第二延遲線15所產生的延遲。接續於鎖相迴圈電路1的啟動或重啟，啟動脈衝訊號init被提供至第二控制電路16，經過反相器INV1的驅動，複製驅動器160及第三延遲線162可分別產生複製驅動訊號init1及第三延遲線輸出訊號init21～init24。偵測電路162會比較複製驅動訊號init1與第三延遲線輸出訊號init21～init24，由第三延遲線輸出訊號init21～init24中選出最接近複製驅動訊號init1的其中一者來做為選中第三延遲線輸出訊號。選出最接近複製驅動訊號init1的其中一者指的可以是在領先或落後於複製驅動訊號init1的第三延遲線輸出訊號init21～init24中選出最接近的其中一者來做為選中第三延遲線輸出訊號。並且，產生該選中第三延遲線輸出訊號的第三延遲線單元亦可被選作為選中第三延遲線單元。據此，偵測電路161可將依據比較過程產生第二比較結果訊號C21～C24，並經由解碼器161轉換為第二延遲調整訊號DA2，最後依據鎖相迴圈電路起始訊號dll_st的驅動而被提供至第二延遲線15。

具體來說，偵測電路161包括多個比較電路1611～1614，分別耦接於複製驅動器160與相對應的第三延遲線單元1621～1624，用以分別比較複製驅動訊號init1與對應的第三延遲線輸出訊號init21～init24，以產生多個第二比較結果訊號C21～C24。每個比較電路1611～1614可為一閂鎖器（latch）電路，其包括第一反及閘（nand gate）NG1及第二反及閘NG2，其中第一反及閘NG1的第一輸入端耦接複製驅動器160的輸出端，第一反及閘NG1的第二輸入端耦接第二反及閘NG2的輸出端，第一反及閘NG1的輸出端則產生比較訊號。另外，第二反及閘NG2的第一輸入端耦接第一反及閘NG1的輸出端，第二反及閘NG2的第二輸入端耦接相對應的第三延遲線單元的輸出端。

圖2B繪示了本發明實施例一第二比較結果訊號C21～C24與第二延遲調整訊號DA2的真值表對應關係圖。偵測電路161所產生的第二比較結果訊號C21～C24具有溫度計編碼（thermometer code）的資料型態，第二比較結果訊號C21～C24中分別代表了各級的第三延遲線輸出訊號init21～init24與複製驅動訊號init1的相位關係，數值1代表領先而數值0則代表落後。因此，第二比較結果訊號C21～C24的數值1111～1000分別代表了不同相位關係。在圖3的實施例中，由於複製驅動訊號init1的負緣落在第三延遲線輸出訊號init22與init23之間，故比較電路1611～1614產生的第二比較結果訊號C21～C24具有數值1100。進一步，轉碼器1610可將溫度計編碼的第二比較結果訊號C21～C24轉換為獨熱編碼（one-hot encoding）的第二延遲調整訊號DA2。轉碼器1610接收具有數值1100的第二比較結果訊號C21～C24，並將其轉換為具有數值0100的第二延遲調整訊號DA2，並在鎖相迴圈電路起始訊號dll_st的驅動下將第二延遲調整訊號DA2提供至第二延遲線15。

圖4為本發明實施例一第二延遲線15及一回授選擇電路17的電路圖。第二延遲線15包括多個第二延遲線單元1511～1514互相串聯連接而形成的串列。更具體來說，第二延遲線15具有與第三延遲線162相同的電路結構，且每個第二延遲線單元1511～1514會與第三延遲線單元1621～1624相同，因而具有相同或相似的延遲。回授選擇電路17具有多個開關電路TG1～TG4，分別耦接於第二延遲線單元1511～1514的輸出端，並依據第二延遲調整訊號DA2的各位元選擇性地將第二延遲線輸出訊號Clkfb1～Clkfb4的其中一者輸出為回授時脈訊號Clkfb。舉例來說，開關電路TG1～TG4可例如是傳輸閘（transmission gate），其受控於第二延遲調整訊號DA2以及反向第二延遲調整訊號DA2b的相對應位元。

在第二控制電路16確定出要以多少數量的第二延遲線單元來模擬之後複製驅動器的延遲之後，第二控制電路16可產生攜帶有數量資訊的第二延遲調整訊號DA2。第二延遲調整訊號DA2可被提供至回授選擇電路17，使回授選擇電路17據此由第二延遲線輸出訊號Clkfb1～Clkfb4中選出選中第二延遲線輸出訊號，並將其輸出為回授時脈訊號Clkfb。

在圖3的實施例中，當回授選擇電路17接收到具有數值0100的第二延遲調整訊號DA2時，受到具有數值1的第二延遲調整訊號DA2位元[2]的影響，開關電路TG2被開啟，使第二延遲線輸出訊號Clkfb2被選擇為選中第二延遲線輸出訊號，並輸出為回授時脈訊號Clkfb。如此一來，第二延遲線15即可在回授選擇電路17的選擇下選出回授時脈訊號Clkfb，其具有離線驅動器相同或相近的延遲。

最後，在延遲鎖相迴圈電路1完成鎖定之後，第二控制電路16即可被相應地關閉。相較於在延遲鎖相迴圈電路1的回授路徑上直接設置複製驅動器，延遲鎖相迴圈電路1選擇了將第二延遲線單元的串列設置在回授路徑上，並利用適當選擇第二延遲線15中第二延遲線單元的串接數量來達到與離線驅動器相同或相近的延遲。如此一來，透過適當選擇第二延遲線單元的實施方式（例如是以反向器來形成），即可以較複製驅動器更低的功耗來達到相同的效果，並在輸出時脈訊號Clkout鎖定後關閉第二控制電路16，因而有效降低延遲鎖相迴圈電路1的功率消耗。

圖5A為本發明的一操作方法的流程圖。圖5A所繪示的操作方法可應用於圖1的延遲鎖相迴圈電路1，並具有步驟S50～54。在步驟S50中，可藉由第一延遲線11將輸入時脈訊號Clkin延遲後產生輸出時脈訊號Clkout。在步驟S51中，可藉由第二延遲線15接收輸出時脈訊號Clkout，並將輸出時脈訊號Clkout延遲第一延遲長度後產生回授時脈訊號Clkfb。在步驟S52中，可藉由第二控制電路16產生第二延遲調整訊DA2號至第二延遲線16，使第二延遲線16所產生的第一延遲長度對齊於雙向數據引腳上的離線驅動器的第二延遲長度。在步驟S53中，可藉由相位比較器12依據輸入時脈訊號Clkin及回授時脈訊號Clkfb的相位來進行比較，以產生第一比較結果訊號。在步驟S54中，可藉由第一控制電路13依據第一比較結果訊號產生第一延遲調整訊號DA1，以調整第一延遲線11的延遲。具體來說，由於延遲鎖相迴圈電路1具有迴圈的電路型態，上述流程圖中並沒有限定各個步驟執行的順序，其可為同時執行或依據預設順序而執行的。各個步驟的詳細內容請參考上方段落中關於延遲鎖相迴圈電路1的敘述內容，於此不另贅述。

圖5B為圖5A中一步驟S52的細節流程圖。圖5B所繪細部流程圖可由圖1的第二控制電路16所執行，並具有步驟S520～S525。在步驟S520中，首先會進行延遲鎖相迴圈電路1的啟動或重啟。在步驟S521中，第二控制電路16可接收到重啟訊號rst，因而致能各個比較電路1611～1614。在步驟S522中，第二控制電路16可接收到啟動脈衝訊號init，使複製驅動器160及第三延遲線162分別產生複製驅動訊號init1及第三延遲線輸出訊號init21～init24。在步驟S523中，偵測電路161可比較複製驅動訊號init1與第三延遲線輸出訊號init21～init24的相位，以找出最接近的選中第三延遲線輸出訊號。在步驟S524中，依據鎖相迴圈電路起始訊號dll_st的驅動，偵測電路161可將第二延遲調整訊號DA2輸出至第二延遲線15，使第二延遲線15產生與離線驅動器相同或相近的延遲。在步驟S525中，當確定迴圈電路鎖定1之後，第二控制電路16可被相對應地關閉或控制為待命狀態，以降低功耗，直到下次接收到重啟訊號rst時，再次重新執行步驟S521～S525的迴圈以設定第二延遲線15的延遲。

綜上所述，本發明的延遲鎖相迴圈電路以及操作方法，可以利用將可調式的第二延遲線單元串聯設置在回授路徑上，並利用適當選擇第二延遲線中第二延遲線單元的串接數量來達到與離線驅動器相同或相近的延遲。如此一來，透過適當選擇第二延遲線單元的實施方式，即可以較複製驅動器更低的功耗來達到相同的效果，並在輸出時脈訊號鎖定後關閉第二控制電路，因而有效降低延遲鎖相迴圈電路的功率消耗。

100：電子裝置 1：延遲鎖相迴圈電路 10、14：接收器 11、15、162：延遲線 12：相位比較器 13、16：控制電路 17：回授選擇電路 1511～1514、1621～1624：延遲線單元 160：複製驅動器 161：偵測電路 1610：解碼器 1611～1614：比較電路 C21～C24：第二比較結果訊號 Clkin、Clkin1、Clkin2、Clkout、Clkfb、Clkfb’：時脈訊號 Clkfb1～Clkfb4、init21～init24：延遲線輸出訊號 DA1、DA2、DA2b：延遲調整訊號 dll_st：鎖相迴圈電路起始訊號 init：啟動脈衝訊號 init1：複製驅動訊號 NG1、NG2：反及閘 rst：重啟訊號 S50～S54、S520～S525：步驟 TG1～TG4：傳輸閘 VD：調降訊號 VU：調升訊號

圖1為本發明實施例一延遲鎖相迴圈電路的電路方塊圖。 圖2A為本發明實施例一第二控制電路的電路方塊圖。 圖2B繪示了本發明實施例一第二比較結果訊號與第二延遲調整訊號的真值表對應關係圖。 圖3為本發明實施例一第二控制電路的操作波型示意圖。 圖4為本發明實施例一第二延遲線及一回授選擇電路的電路圖。 圖5A為本發明的一操作方法的流程圖。 圖5B為圖5A中一步驟的細節流程圖。

1:延遲鎖相迴圈電路

10、14:接收器

11、15:延遲線

12:相位比較器

13、16:控制電路

Clkin、Clkin1、Clkin2、Clkout、Clkfb、Clkfb’:時脈訊號

DA1、DA2:延遲調整訊號

VD:調降訊號

VU:調升訊號

Claims (9)

1. 一種延遲鎖相迴圈電路，用以提供一輸出時脈訊號至一雙向數據控制引腳，該延遲鎖相迴圈電路包括：一第一延遲線，用以將一輸入時脈訊號延遲後產生該輸出時脈訊號；一第二延遲線，用以接收該輸出時脈訊號，並將該輸出時脈訊號延遲一第一延遲長度後產生一回授時脈訊號；一相位比較器，用以依據該輸入時脈訊號及該回授時脈訊號的相位來進行比較，以產生一第一比較結果訊號；一第一控制電路，用以依據該第一比較結果訊號產生一第一延遲調整訊號，以調整該第一延遲線的延遲；以及一第二控制電路，用以產生一第二延遲調整訊號至該第二延遲線，使該第二延遲線所產生的該第一延遲長度對齊於該雙向數據引腳上的一離線驅動器的一第二延遲長度，其中該第二控制電路於該延遲鎖相迴圈電路啟動或重啟時被開啟，並於產生該輸出時脈訊號為鎖定之後被關閉。
2. 如請求項1所述的延遲鎖相迴圈電路，其中該第二延遲線包括多個互相串接的第二延遲線單元，以分別產生具有不同延遲的多個第二延遲線輸出訊號，該第二控制電路藉由該第二延遲調整訊號由該些第二延遲線單元中選出一選中第二延遲線單元，以將該選中第二延遲線單元產生的一選中第二延遲線輸出訊號選作為該回授時脈訊號。
3. 如請求項2所述的延遲鎖相迴圈電路，其中該第二控制電路包括：一複製驅動器，用以產生一複製驅動訊號，其具有與該離線驅動器相同的延遲；一第三延遲線，具有互相串接的多個第三延遲線單元，該些第三延遲線單元分別產生具有不同延遲長度的多個第三延遲線輸出訊號；以及一偵測電路，用以比較該複製驅動訊號以及該些第三延遲線輸出訊號，來由該些第三延遲線單元中選出一選中第三延遲線單元，並依據該選中第三延遲線單元來產生該第二延遲調整訊號。
4. 如請求項3所述的延遲鎖相迴圈電路，其中於該延遲鎖相迴圈電路被啟動時，一啟動脈衝訊號被提供至該複製驅動器以產生該複製驅動訊號，且該啟動脈衝訊號被提供至該第三延遲線，使該第三延遲線的該些第三延遲線單元分別產生該些第三延遲線輸出訊號，該偵測電路比較該複製驅動訊號與該些第三延遲線輸出訊號，以由該些第三延遲線單元中選出具有接近該複製驅動訊號的延遲的該選中第三延遲線單元。
5. 如請求項3所述的延遲鎖相迴圈電路，其中該第二延遲線具有與該第三延遲線相同的電路結構，且各該第二延遲線單元與各該第三延遲線單元亦具有相同的電路結構。
6. 如請求項4所述的延遲鎖相迴圈電路，其中該偵測電路包括：多個比較電路，分別耦接於該複製驅動器與相對應的該第三延遲線單元，用以分別比較該複製驅動器訊號與對應的該第三延遲線輸出訊號，以產生多個第二比較結果訊號。
7. 如請求項5所述的延遲鎖相迴圈電路，其中各該比較電路為一栓鎖器電路，其包括一第一反及閘及一第二反及閘，其中該第一反及閘的第一輸入端耦接該複製驅動器的輸出端，該第一反及閘的第二輸入端耦接該第二反及閘的輸出端，該第一反及閘的輸出端產生該比較訊號，該第二反及閘的第一輸入端耦接該第一反及閘的輸出端，該第二反及閘的第二輸入端耦接相對應的該第三延遲線單元的輸出端。
8. 如請求項2所述的延遲鎖相迴圈電路，還包括：一回授選擇電路，包括多個開關電路，分別耦接該些第二延遲線單元的輸出端，該些開關電路分別被該第二延遲調整訊號的多個位元所控制，該回授選擇電路依據該第二延遲調整訊號的該些位元選出該選中第二延遲線單元，並將該選中第二延遲線單元產生的該選中第二延遲線輸出訊號作為該回授時脈訊號提供至該相位比較器。
9. 一種操作方法，應用於提供一輸出時脈訊號至一雙向數據控制引腳的一延遲鎖相迴圈電路，該操作方法包括：藉由該延遲鎖相迴圈電路的一第一延遲線將一輸入時脈訊號延遲後產生該輸出時脈訊號；藉由該延遲鎖相迴圈電路的一第二延遲線接收該輸出時脈訊號，並將該輸出時脈訊號延遲一第一延遲長度後產生一回授時脈訊號；藉由該延遲鎖相迴圈電路的一相位比較器比較據該輸入時脈訊號及該回授時脈訊號的相位，以產生一第一比較結果訊號；藉由該延遲鎖相迴圈電路的一第一控制電路依據該第一比較結果訊號產生一第一延遲調整訊號，以調整該第一延遲線的延遲；以及藉由該延遲鎖相迴圈電路的一第二控制電路產生一第二延遲調整訊號至該第二延遲線，使該第二延遲線所產生的該第一延遲長度對齊於該雙向數據引腳上的一離線驅動器的一第二延遲長度，其中該第二控制電路於該延遲鎖相迴圈電路啟動或重啟時被開啟，並於產生該輸出時脈訊號為鎖定之後被關閉。