TWI518788B - 具有金屬氧化物之介電層之半導體製程以及ｍｏｓ電晶體製程 - Google Patents
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Description
本發明係關於一種半導體製程以及三種MOS電晶體製程，特別係關於一種具有金屬氧化物之介電層之半導體製程以及一種具有高介電常數之閘極介電層之MOS電晶體製程。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。
然而，形成於基材上或者經由一緩衝層形成於基材上的高介電常數(High-K)閘極介電層，常夾帶有不必要以及會降低半導體元件效能的氣體及鍵結，例如水氣、氫氧鍵結。再者，更嚴重地問題係為：閘極介電層中的氧發生斷鍵脫離而產生氧空缺，而此氧空缺所產生的缺陷即成為捕陷電荷的地方，導致等效介電層厚度增加，臨限電壓偏移等降低電晶體電性品質的問題。
本發明提出一種具有金屬氧化物之介電層之半導體製程以及三種具有高介電常數之閘極介電層之MOS電晶體製程，可經由進行導入氧製程，以將氧重新填補於介電層之氧空缺中，因而降低等效介電層厚度，並增加電性品質。
本發明提供一種具有金屬氧化物之介電層之半導體製程。首先，提供一基底。接著，形成一具有金屬氧化物之介電層於基底上，其中介電層具有複數個氧空缺。續之，進行一第一導入氧製程以將氧填補氧空缺。
本發明提供一種MOS電晶體製程。首先，提供一基底。接著，形成一具有高介電常數之閘極介電層於基底上，其中閘極介電層具有複數個氧空缺。續之，進行一第一導入氧製程以將氧填補氧空缺。最後，形成一金屬閘極於閘極介電層上。
本發明提供一種MOS電晶體製程。首先，提供一基底。接著，形成一犧牲閘極結構於基底上。接續，形成一間隙壁於犧牲閘極結構側邊。續之，移除犧牲閘極結構以形成一凹槽。其後，填入一具有高介電常數之閘極介電層於凹槽中，其中該閘極介電層具有複數個氧空缺。而後，進行一第一導入氧製程以填補閘極介電層中複數個氧空缺。最後，填入一金屬閘極於凹槽中。
基於上述，本發明提出一半導體製程以及應用此半導體製程而形成之MOS電晶體製程，其中半導體製程具有一高介電常數之介電層且於此介電層中具有複數個氧空缺，其中高介電常數之介電層例如為具有金屬氧化物之介電層，而本發明提出導入氧製程，以將氧重新填補氧空缺，進而解決等效介電層厚度增加的問題，並可降低臨限電壓以及增加電性品質。此外，本發明再提出一去除氣體製程，搭配進行於導入氧製程之前，以更進一步去除存在於介電層中之水氣、氫氧鍵等不必要之氣體及鍵結。
第1圖所繪示為本發明一較佳實施例中半導體製程之示意圖。請參考第1圖，首先提供一基底10，例如是一矽基底、含矽基底或矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。接著於基底10上形成一介電層20，本實施例中為一閘極介電層但不以此為限，其中介電層20可為一單層或複合層之堆疊結構層。在本實施例中，介電層20包含一第一介電層20a以及一第二介電層20b。第二介電層20b係為一高介電常數介電層，例如為一金屬氧化物，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但不以此為限。更進一步而言，第二閘極介電層20可由氧化鉿(hafnium oxide，HfO2)、氧化鉿(zirconium oxide，ZrO2)、鋯酸鉿(hafnium zirconium oxide，HfZrO)、鋁酸鉿(hafnium aluminum oxide，HfAlO)、鑭酸鉿(hafnium lanthanum oxide，HfLaO)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，AlO)、氧化鑭(lanthanum oxide，LaO)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，TaO)、氧化鋯(zirconium oxide，ZrO)、或矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO)等化合物所組成。而第一介電層20a，例如為一二氧化矽層、氮氧化矽(SiON)等，用來當做複合式介電層20的一部份，或是當做一緩衝層以利高介電常數之第二介電層20b的形成，但本發明不以此為限。特別強調的是，由於目前製程控制與材料特性等因素，介電層20中將不可避免的具有複數個本徵缺陷(intrinsic defects)，例如氧空缺、水氣、氫氧鍵等不必要的氣體以及鍵結，因而增加等效介電層厚度，使得臨限電壓(threshold Voltage)偏高而降低半導體的電性品質。於此，本發明提出導入氧製程以解決上述問題。
詳細而言，如第1圖所示，第一介電層20a以及第二介電層20b具有複數個水氣、氫氧鍵30以及複數個氧空缺40，當然亦可能含有其他不必要之氣體或缺陷等，本發明並不一一舉例。於此，本發明先選擇性地進行一去除氣體(degas)製程S1以去除於第一介電層20a以及第二介電層20b中的水氣、氫氧鍵30等雜質。在一實施例中，去除氣體製程S1建議在減壓(數十mTorr)及較長時間的低溫(150~250℃)加熱下進行，可較完整幫助去除氣體的動作完成，且可防止第一介電層20a因過高溫加熱而增生厚度。再者，在進行去除氣體製程S1後，第一介電層20a以及第二介電層20b中雖去除掉水氣、氫氧鍵30等雜質，但仍具有複數個因介電層20中的氧發生斷鍵脫離所產生的氧空缺40，其在半導體元件操作時，將補陷電荷而降低電性品質。故本發明接續再進行一第一導入氧製程S2以將氧重新填補於氧空缺40中，如此則大幅減少介電層20中之缺陷，而可改善電性品質。
在本實施例中，第一導入氧製程包含一導入氧退火製程，並且藉由調整退火溫度以及導入氧的濃度可進一步控制第一介電層20a再結晶的問題。因此，在一較佳實施例中，導入氧退火製程的退火溫度係於700℃以下，又在一更佳的實施例中，導入氧退火製程的退火溫度係介於400℃～500℃之間，而導入氧退火製程之導入氧氣的濃度可介於10%～20%之間。再者，在進行導入氧退火製程之前，可先進行一導入鈍氣退火製程，例如為一氨氣、氮氣、氬氣或其他惰性氣體退火製程，且在一實施例中，鈍氣退火製程之退火溫度介於700℃～900℃之間，但此亦可為其他退火溫度。加入鈍氣退火製程的目的，係為在較高的退火溫度下，更加強排除不必要的氣體雜質及鍵結，並使介電層20中之晶格重新結晶以減少缺陷。
在其他實施例中，第一導入氧製程S2亦可包含一植入(implant)氧製程以將氧植入介電層20的氧空缺中。此外，由於植入氧製程未如退火製程將溫度提升至一預定溫度，而具有減少水氣、缺陷等效果，故在一實施例中，較佳為於進行植入氧製程之前，先進行一去除氣體製程以先去除介電層20中的水氣、氫氧鍵或其他氣體。當然，在其他未繪示的實施例中，第一導入氧製程也可以是一化學氧化去除製程(chemical oxide removal,COR)，例如使用一乾式或濕式的含氧化學溶液等，本發明不以此為限。
此外，本實施例雖在形成介電層20後，進行一第一導入氧製程，但在其他未繪示的實施例中，亦可於形成第一介電層20a之後先進行一第二導入氧製程，接著在形成第二介電層20b之後，再進行第一導入氧製程，其中第一導入氧製程以及第二導入氧製程之第一及第二僅為名詞之使用，而不具有先後順序的關係，且第一導入氧製程與第二導入氧製程可包含為一導入氧退火製程或一植入氧製程等，而第一導入氧製程與第二導入氧製程可為相同製程或不同製程。此外，在進行第一導入製程與第二導入氧製程之前，皆可搭配先進行一去除氣體製程，以更進一步去除第一介電層20a以及第二介電層20b中之氣體及雜質。
再者，本發明所提出之半導體製程可應用於MOS電晶體中，以下將提出三種採用上述半導體製程之MOS電晶體製程，其分別為一前閘極(gate first)製程、一前置高介電常數介電層之後閘極(gate last for high-k first)製程以及一後置高介電常數介電層之後閘極(gate last for high-k last)製程，當然本發明之半導體製程亦可適用於其他電晶體製程以及其他具有金屬氧化物之介電層的半導體元件，例如金屬電容(MIM)等，本發明不以此為限。此外，為簡化及更能明確且清晰的說明本發明，在上述半導體製程中所使用之去除氣體製程S1以及第一導入氧製程S2，在說明下述的MOS電晶體製程中仍延用相同符號(S1、S2)以表示為相同之製程。
第2A-2B圖為依據本發明第一實施例之MOS電晶體製程之剖面示意圖。請參考第2A-2B圖，首先，提供一基底110，形成一介電層120’於基底110上(如第2A圖)，其中介電層120’可為一單層或複合層之堆疊結構層，例如包含第1圖實施例之一緩衝層以及一具金屬氧化物之高介電常數介電層，且其具有不必要的水氣、鍵結、以及氧空缺(未繪示)等雜質及缺陷。因此，本實施例先選擇性地進行至少一去除氣體製程S1以先移除介電層120’中水氣及不必要的鍵結等雜質，而後再進行至少一第一導入氧製程S2以將氧重新填補於氧空缺中來彌補缺陷，其中所提及之材質、製程方法以及實施環境與上述第1圖之半導體製程相同故不在此贅述。
接著，如第2B圖所示，於介電層120’上形成一金屬層(未繪示)，金屬層可包含鋁等金屬。之後，選擇性於金屬層上形成一蓋層(未繪示)，並利用一黃光暨蝕刻製程(Photo-Etching Process)圖案化蓋層而依序形成已圖案化之蓋層140、金屬閘極130以及閘極介電層120。接續，於閘極介電層120以及金屬閘極130側邊形成單層或複合層結構之間隙壁150並於間隙壁150側邊進行例如離子佈值製程、接面活化回火等製程以形成源/汲極區域160(如第2B圖)。當然，本實施例亦可選擇性搭配應變矽製程，並在源/汲極區域160上再形成金屬矽化物、接觸洞蝕刻停止層(CESL)等其他製程。如此，完成本發明第一實施例之MOS電晶體製程，其中此MOS電晶體製程係採用前閘極(gate first)製程。
第3A-3E圖為依據本發明第二實施例之MOS電晶體製程之剖面示意圖。請參考第3A-3E圖，提供一基底210，於基底上形成一具有高介電常數之介電層220’，其中介電層220’可例如為金屬氧化物(如第3A圖)並選擇性包含一緩衝層。接著，於介電層220’上再形成一矽質層(未繪示)，例如為多晶矽層。接續，選擇性於矽質層上形成一蓋層(未繪示)，並利用一黃光暨蝕刻製程(PEP)圖案化蓋層以依序形成一已圖案化的蓋層240、一矽質閘極電極230以及一閘極介電層220。在本實施例中，矽質閘極電極230以及蓋層240係作為一犧牲閘極結構。再者，形成一單層或複合層結構之間隙壁250於閘極介電層220、矽質閘極電極230以及蓋層240的側邊。而後，以間隙壁250為遮罩自動對準地進行例如離子佈植製程、接面活化回火等製程以形成一源/汲極區域260(如第3B圖)。接續，形成一介電層270覆蓋基底210、蓋層240以及間隙壁250。然後，例以如化學機械研磨(chemical mechanical polishingprocess)等之平坦化方法，移除蓋層240並露出閘極電極230(如第3C圖)。其後，例如以乾蝕刻或濕蝕刻製程，移除矽質閘極電極230而形成凹槽R並露出閘極介電層220。於此，可選擇性先進行一去除氣體製程S1以去除閘極介電層220中的氣體雜質及不必要的鍵結，再進行一第一導入氧製程S2以將氧重新填入閘極介電層220之氧空缺(未繪示)中(如第3D圖)。最後，於凹槽20中填入包含功函數金屬層、低電阻金屬層等導電材料，並利用一平坦化製程而於閘極介電層220上形成金屬閘極280(如第3E圖)。同樣地，本實施例亦可選擇性搭配應變矽製程，並在源/汲極區域260上再形成金屬矽化物、接觸洞蝕刻停止層(CESL)等其他製程。如此，完成本發明第二實施例之MOS電晶體，其採用前置高介電常數介電層之後閘極(gate last for high-k first)製程。
此外，本發明再提供第三採用本發明之半導體製程之MOS電晶體。請參考第3A-3C圖以及第4A-4B圖，其形成方法與第二實施例類似，唯其不同之處在於：第二實施例在第一步驟(第3A圖)即直接沉積一具有高介電常數之介電層220’，但本實施例中係改以任一材質先形成一犧牲介電層，例如一緩衝層或一介面層，其具有低成本、容易蝕刻、易沉積等特性。接著，如第二實施例之步驟沉積矽質層、蓋層，並再蝕刻出閘極介電層及矽質閘極電極，形成間隙壁，形成源/汲極區域，於基底、蓋層、間隙壁形成介電層以及移除蓋層並露出矽質閘極電極後，如第4A圖所示，以例如蝕刻的方式，移除犧牲閘極介電層及矽質閘極電極。而後，如第4B圖所示，再依序重新回填一具有金屬氧化物之高介電常數閘極介電層290以及一金屬電極280。如此，相較於第二實施例，本實施例之閘極介電層290與功函數金屬層(未繪示)便具有一U形的剖面結構，且閘極介電層290可避免在蝕刻矽質閘極電極時受到損害。同樣地，本實施例亦可選擇性搭配應變矽製程，並在源/汲極區域上再形成金屬矽化物、接觸洞蝕刻停止層(CESL)等其他製程。
縱上所述，本發明提出一半導體製程以及三應用此半導體製程而形成之MOS電晶體製程，其中半導體製程具有一高介電常數之介電層且於此介電層具有複數個氧空缺，而此存在的氧空缺容易補陷電荷而產生等效介電層厚度增加等問題。因此，本發明提出導入氧製程，例如導入氧退火製程，植入氧製程等，以將氧重新填補氧空缺，進而解決上述等效介電層厚度增加的問題，並可降低臨限電壓以及增加電性品質。此外，本發明再提出一去除氣體製程，搭配進行於導入氧製程之前，以更進一步去除存在於介電層中之水氣、氫氧鍵等不必要且會降低半導體元件性能的氣體及鍵結。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、110、210．．．基底
20．．．介電層
20a．．．第一介電層
20b．．．第二介電層
30．．．水氣、氫氧鍵
40．．．氧空缺
120’、220’、270．．．介電層
120、220、290．．．閘極介電層
130、280．．．金屬閘極
140、240．．．蓋層
150、250．．．間隙壁
160、260．．．源/汲極區域
230．．．矽質閘極電極
S1．．．去除氣體製程
S2．．．第一導入氧製程
R．．．凹槽
第1圖所繪示為本發明一較佳實施例中半導體製程之示意圖。
第2A-2B圖為依據本發明第一實施例之MOS電晶體製程之剖面示意圖。
第3A-3E圖為依據本發明第二實施例之MOS電晶體製程之剖面示意圖。
第4A-4B圖為依據本發明第三實施例之MOS電晶體製程之剖面示意圖。
10．．．基底
20．．．介電層
20a．．．第一介電層
20b．．．第二介電層
30．．．水氣、氫氧鍵
40．．．氧空缺
S1．．．去除氣體製程
S2．．．第一導入氧製程
Claims (17)
- 一種具有金屬氧化物之介電層之半導體製程，包含有：提供一基底；形成一具有金屬氧化物之介電層於該基底上，其中該介電層具有複數個氧空缺；進行一第一導入氧製程以將氧填補該些氧空缺；以及進行一去除氣體(degas)製程，於該第一導入氧製程之前。
- 如申請專利範圍第1項所述之半導體製程，其中該金屬氧化物包含鉿(hafnium)氧化物、鋯(zirconium)氧化物。
- 如申請專利範圍第1項所述之半導體製程，其中該介電層更包括一緩衝層。
- 如申請專利範圍第3項所述之半導體製程，其中該緩衝層包含一二氧化矽層、氮氧化矽層。
- 如申請專利範圍第1項所述之半導體製程，其中該第一導入氧製程包含一導入氧退火製程、植入(implant)氧製程、化學氧化去除製程(COR)或上述之組合。
- 如申請專利範圍第5項所述之半導體製程，其中該導入 氧退火製程之退火溫度在400℃~500℃之間。
- 如申請專利範圍第5項所述之半導體製程，其中該導入氧退火製程之退火溫度在700℃以下。
- 如申請專利範圍第5項所述之半導體製程，其中該導入氧退火製程之氧氣濃度介於10%~20%之間。
- 如申請專利範圍第5項所述之半導體製程，其中該第一導入氧製程，更包含一導入氨氣、氮氣、氬氣或其他惰性氣體退火製程，進行於該導入氧退火製程之前。
- 如申請專利範圍第9項所述之半導體製程，其中該導入氨氣、氮氣、氬氣或其他惰性氣體退火製程之退火溫度在700℃~900℃之間。
- 如申請專利範圍第3項所述之半導體製程，其中該緩衝層具有複數個氧空缺，且在形成該緩衝層之後更包含一第二導入氧製程以將氧填補該些氧空缺。
- 一種MOS電晶體製程，包含有：提供一基底；形成一具有高介電常數之閘極介電層於該基底上，其中 該閘極介電層具有複數個氧空缺；進行一第一導入氧製程以將氧填補該些氧空缺；進行一去除氣體(degas)製程，於該第一導入氧製程之前；以及形成一金屬閘極於該閘極介電層上。
- 如申請專利範圍第12項所述之MOS電晶體製程，其中在形成該金屬閘極之後，更包含：形成一間隙壁於該閘極介電層以及該金屬閘極側邊；以及於該間隙壁側邊的基底中形成一源/汲極區域。
- 如申請專利範圍第12項所述之MOS電晶體製程，其中在進行該第一導入氧製程之後，更包含：形成一犧牲閘極結構於該閘極介電層上；形成一間隙壁於該犧牲閘極結構以及該閘極介電層側邊；於該間隙壁側邊的基底中形成一源/汲極區域；移除該犧牲閘極結構以形成一凹槽；以及於該凹槽中形成該金屬閘極。
- 如申請專利範圍第12項所述之MOS電晶體製程，其中該第一導入氧製程包含一導入氧退火製程、一植入(implant) 氧製程。
- 一種MOS電晶體製程，包含有：提供一基底；形成一犧牲閘極結構於該基底上；形成一間隙壁於該犧牲閘極結構側邊；移除該犧牲閘極結構以形成一凹槽；填入一具有高介電常數之閘極介電層於該凹槽中，其中該閘極介電層具有複數個氧空缺；進行一第一導入氧製程以將氧填補該些氧空缺；進行一去除氣體(degas)製程，於該第一導入氧製程之前；以及填入一金屬閘極於該凹槽中。
- 如申請專利範圍第16項所述之MOS電晶體製程，其中該第一導入氧製程包含一導入氧退火製程、一植入(implant)氧製程。
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| TW100107511A TWI518788B (zh) | 2011-03-07 | 2011-03-07 | 具有金屬氧化物之介電層之半導體製程以及ｍｏｓ電晶體製程 |
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Publications (2)
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| TW201237966A TW201237966A (en) | 2012-09-16 |
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ID=47223276
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| TW100107511A TWI518788B (zh) | 2011-03-07 | 2011-03-07 | 具有金屬氧化物之介電層之半導體製程以及ｍｏｓ電晶體製程 |
Country Status (1)
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| TW (1) | TWI518788B (zh) |
-
2011
- 2011-03-07 TW TW100107511A patent/TWI518788B/zh active
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