TWI517261B - 半導體製程 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本發明係關於一種半導體製程，且特別係關於一種半導體製程，其形成材質異於硬遮罩層的蓋層，且利用材料層覆蓋二閘極並再回蝕刻，俾使二閘極等高。
隨著半導體製程進入到深次微米時代，例如65奈米(nm)以下之製程，對於MOS電晶體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。一般在閘極側邊的基底中形成一磊晶層以使矽晶格產生應變時，需先形成一第一間隙壁以定義磊晶層的位置，然後蝕刻基底以形成一凹槽，接著再於凹槽中形成磊晶層。在形成磊晶層之後，須將第一間隙壁完全移除，以再重新形成一第二間隙壁，用以定義位於閘極側邊之基底中的源/汲極區的位置。
對於一互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)元件或者一靜態隨機存取記憶體(Static Random Access Memory,SRAM,SRAM)而言，一NMOS電晶體以及一PMOS電晶體係位於相對之兩側，而PMOS電晶體與NMOS電晶體所需形成之磊晶層的材質及其製程又各不相同。例如，PMOS電晶體須形成一矽鍺磊晶層於閘極側邊的基底中，而NMOS電晶體則不適於形成矽鍺磊晶層，甚至NMOS電晶體可能要再另外形成矽碳磊晶層等。當僅在PMOS電晶體之閘極側邊的基底中形成矽鍺磊晶層時，則僅在PMOS電晶體進行一微影蝕刻製程，以形成第一間隙壁並再形成一凹槽，並於形成磊晶層之後，還要將第一間隙壁蝕刻移除。在形成矽鍺磊晶層的這些步驟中，都會蝕刻到PMOS電晶體之蓋層，而導致NMOS電晶體以及PMOS電晶體的閘極之厚度不一。並且，當PMOS電晶體之蓋層蝕刻過度時，可能致使蓋層下方之閘極層裸露或者第一間隙壁無法完全移除。
再者，以靜態隨機存取記憶體而言，現今解決NMOS電晶體以及PMOS電晶體的閘極之厚度不一的方法，例如為再進行一微影蝕刻製程，以薄化NMOS電晶體上之蓋層，但此薄化過程製程繁複，並且二次微影蝕刻製程之光阻亦會在NMOS電晶體以及PMOS電晶體的交界處產生對不準的問題，導致交界處之蓋層蝕刻過度或者未蓋層而殘留，劣化所形成之元件品質。
因此，現今產業亟需一種半導體製程，其可解決應變矽製程中，所造成之二電晶體的閘極厚度不一，以及製程過程中之間隙壁無法完全移除或者閘極層裸露的問題。
本發明提出一種半導體製程，其係以不同於硬遮罩層之材料作為蓋層，俾使硬遮罩層可在製程中完全移除，並且以材料層覆蓋二閘極並再回蝕刻的方法，俾使二閘極等高。
本發明提供一種半導體製程，包含有下述步驟。首先，形成一第一閘極以及一第二閘極於一基底上，其中第一閘極包含一第一閘極層位於基底上以及一第一蓋層位於第一閘極層上，而第二閘極包含一第二閘極層位於基底上以及一第二蓋層位於第二閘極層上。接著，形成一硬遮罩層，覆蓋第一閘極以及第二閘極，其中硬遮罩層與第一蓋層以及第二蓋層的材質不同。接續，進行一微影暨蝕刻製程，圖案化位於第二閘極的硬遮罩層，以形成一第一間隙壁於第二閘極的側邊，並於第一間隙壁側邊的基底中形成一凹槽。續之，形成一磊晶層於凹槽。然後，進行一蝕刻製程，完全移除剩下的硬遮罩層以及第一間隙壁。之後，分別形成一第二間隙壁於第一閘極以及第二閘極的側邊。
本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底，具有一第一閘極以及一第二閘極，其中第一閘極包含一第一閘極層位於基底上、一第一氮化層位於第一閘極層上以及一第一氧化層位於第一氮化層上，而第二閘極包含一第二閘極層位於基底上以及一第二氮化層位於第二閘極層上。然後，形成一材料層，全面覆蓋第一閘極以及第二閘極。而後，回蝕刻材料層、第一閘極以及第二閘極，以至暴露出第一氮化層以及第二氮化層。
基於上述，本發明提供一種半導體製程，其形成一異於硬遮罩層之材質的蓋層於閘極上，因此可完全移除硬遮罩層，且不會有蓋層應過蝕刻而暴露其下方之閘極層的問題。另外，本發明係以形成材料層再將其回蝕刻的方法，以平整地移除複數個具有不同厚度之閘極的蓋層，使閘極具有相同之厚度，因而可促使研磨製程均勻地研磨層間介電層以及接觸洞蝕刻停止層至暴露出閘極層。
第1-13圖係繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成一絕緣結構10於基底110中，其中絕緣結構10例如為一淺溝絕緣結構，其可以淺溝絕緣技術(shallow trench isolation technology)形成。形成一介電層120’於基底110上。在一採用後置高介電常數介電層之後閘極製程(Gate Last for High-K Last process)之實施例中，介電層120’可例如為一氧化層；在一採用前置高介電常數介電層之後閘極製程(Gate Last for High-K First process)之實施例中，介電層120’可例如為一高介電常數介電層，其中高介電常數介電層例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數閘極介電層係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。另外，一緩衝層(未繪示)可選擇性地形成於介電層120’與基底110之間。
接著，形成一閘極層130’於基底110上。在本實施例中，閘極層130’為一犧牲閘極層，將於後續製程中被金屬閘極所取代，但本發明不以此為限，其中犧牲閘極層可例如為一多晶矽層。然後，先選擇性地形成一蓋層142’於閘極層130’上，再形成一蓋層144’於蓋層142’上。本實施例包含二層蓋層142’以及144’，但其他實施例之蓋層亦可為一層或多層，視實際需求而定。在本實施例中，蓋層142’為一氮化層，而蓋層144’為一氧化層。
如第2圖所示，依序圖案化蓋層144’、蓋層142’、閘極層130’以及介電層120’，以形成一第一閘極G1以及一第二閘極G2於基底110上。如此一來，第一閘極G1則可包含一第一介電層120a與一第一閘極層130a堆疊於基底110上以及一第一蓋層144a位於第一閘極層130a上，而第二閘極G2包含一第二介電層120b與一第二閘極層130b堆疊於基底110上以及一第二蓋層144b位於第二閘極層130b上。在本實施例中，第一閘極G1又可包含一第三蓋層142a位於第一閘極層130a以及第一蓋層144a之間，以及第二閘極G2又可包含一第四蓋層142b位於第二閘極層130b以及第二蓋層144b之間。在本實施例中，第一蓋層144a為一第一氧化層，而第二蓋層144b為一第二氧化層；第三蓋層142a為一第一氮化層，而第四蓋層142b為一第二氮化層，但本發明不以此為限。再者，分別形成一側壁子150a、150b於第一閘極G1以及第二閘極G2的側邊，其中側壁子150a以及150b可例如由熱氧化或沉積製程形成。
如第3圖所示，形成一硬遮罩層160覆蓋第一閘極G1以及第二閘極G2，其中硬遮罩層160與第一蓋層144a以及第二蓋層144b的材質不同。在本實施例中，硬遮罩層160係為一氮化矽層，其不同於第一蓋層144a以及第二蓋層144b的材質。硬遮罩層160採用材質不同於第一蓋層144a以及第二蓋層144b的目的，係為使後續進行之微影暨蝕刻製程或蝕刻製程對於第一蓋層144a以及第二蓋層144b與硬遮罩層160的蝕刻率不同，俾使硬遮罩層160可完全移除。將詳細說明於後。
如第4圖所示，進行一微影暨蝕刻製程P1，圖案化位於第二閘極G2的硬遮罩層160。具體而言，可先覆蓋並圖案化光阻層(未繪示)以形成一光阻層H，其僅覆蓋一第一閘極區域A1，而暴露出一第二閘極區域A2。圖案化位於第二閘極G2的硬遮罩層160，而形成一第一間隙壁160b於第二閘極G2的側邊，並於第二閘極區域A2留下剩餘的硬遮罩層160a。然後，再利用第一間隙壁160b為硬遮罩，自動對準以於第一間隙壁160b側邊的基底110中至少形成一凹槽R。
本發明所選用之第二蓋層144b及硬遮罩層160的材質不同，例如可搭配選用微影暨蝕刻製程P1對於第二蓋層144b的蝕刻率小於硬遮罩層160的蝕刻率的材質，以減少第二蓋層144b在微影暨蝕刻製程的損害，俾使第一間隙壁160b及凹槽R能完整地形成。詳細而言，在進行微影暨蝕刻製程P1時，第二閘極G2頂部的硬遮罩層160已被移除，而暴露出第二閘極G2。在一般實施態樣下，在進行微影暨蝕刻製程P1時，第二閘極G2會被部分蝕刻，造成第一閘極G1的厚度t1大於第二閘極G2的厚度t2。此時，二者之厚度差為一第一厚度差t3。
如第5圖所示，形成一磊晶層170於凹槽R中。在本實施例中，磊晶層170可包含一矽鍺磊晶層，適於形成一PMOS電晶體，而此時第一閘極G1則為一NMOS電晶體的閘極。反之，如磊晶層170包含一矽碳磊晶層，則第二閘極G2為一NMOS電晶體的閘極，而第一閘極G1則為形成一PMOS電晶體的閘極。
如第6圖所示，不使用遮罩，全面性對基底110進行一蝕刻製程P2，以完全移除剩下的硬遮罩層160a以及第一間隙壁160b。蝕刻製程P2包含一濕蝕刻製程，其例如為一含磷酸的濕蝕刻製程。本發明所選用之第二蓋層144b及硬遮罩層160的材質不同，例如可選用蝕刻製程P2對於第二蓋層144b的蝕刻率小於硬遮罩層160的蝕刻率的材質，俾完全移除剩下的硬遮罩層160a以及第一間隙壁160b。在進行蝕刻製程P2時，第二閘極G2被部分蝕刻，造成第一閘極G1與第二閘極G2的厚度差t4大於第一厚度差t3。
在此強調，本發明係藉由採用不同於硬遮罩層160材質之第二蓋層144b，例如使第二蓋層144b在微影暨蝕刻製程P1或蝕刻製程P2中的蝕刻率低於硬遮罩層160，以完全移除剩下的硬遮罩層160a以及第一間隙壁160b，而不會有第一間隙壁160b殘留，導致後續之第二間隙壁的寬度定義不準，或者有蝕刻缺口產生的問題。並且，亦不會有第二蓋層144b蝕刻過度而暴露出第二閘極層130b的問題。在本實施例中，第一蓋層144a及第二蓋層144b接由蓋層144’所形成，故二者的材質相同，但在其他實施例中，第一蓋層144a及第二蓋層144b的材質可不同。本發明可藉由單獨選用第二蓋層144b的材質，以完全移除第一間隙壁160b。
在本實施例中，第三蓋層142a的厚度較佳小於第一蓋層144a的厚度，且第四蓋層142b的厚度較佳小於第二蓋層144b的厚度。在一較佳的實施例中，第三蓋層142a或第四蓋層142b的厚度例如為200埃(angstroms)，而第一蓋層144a或第二蓋層144b的厚度例如為650埃(angstroms)。或者，第三蓋層142a或第四蓋層142b的厚度例如為100埃(angstroms)，而第一蓋層144a或第二蓋層144b的厚度例如為750埃(angstroms)。如此，第一蓋層144a或第二蓋層144b則不會在圖案化形成第一閘極G1及第二閘極G2時即被消耗殆盡。是以，其可在微影暨蝕刻製程P1或蝕刻製程P2中，防止第一閘極層130a及第二閘極層130b暴露出，劣化閘極之電性品質。
如第7圖所示，分別形成一第二間隙壁180於第一閘極G1以及第二閘極G2的側邊。第二間隙壁180可包含一氧化層182位於第一閘極G1以及第二閘極G2的外側，以及一氮化層184位於氧化層182的外側，但本發明不以此為限。之後，進行相對應之離子佈植製程，以分別於第一閘極G1以及第二閘極G2側邊的基底110中形成所需的源極與汲極(圖未示)。
如第8圖所示，在形成第二間隙壁180、源極與汲極於第一閘極G1以及第二閘極G2的側邊後，可再進行一清洗製程P3，清洗第一閘極G1、第二閘極G2以及基底110的表面。在進行清洗製程P3時，第二蓋層144b會被移除。清洗製程P3包含一金屬矽化物的前清洗製程，例如一含氨(NH3)及三氟化氮(NF3)的清洗製程。例如：含氨(NH3)及三氟化氮(NF3)的清洗製程的清洗反應可如下：
NF3+NH3→NH4F+NH4F‧HF
NH4F+NH4F‧HF+SiO2→(NH4)2SiF6(s)+H2O
(NH4)2SiF6(s)→SiF4(g)+NH3(g)
在進行清洗製程P3之後，可再進行一金屬矽化物製程，以形成金屬矽化物層20於基底110中。
如第9圖所示，選擇性地形成一保護層190，全面覆蓋第一閘極G1以及第二閘極G2。在本實施例中，保護層190較佳與第二間隙壁180、第三蓋層142a以及第四蓋層142b為相同材質者，例如為一氮化矽層，以使其在後續製程中與第二間隙壁180的氮化層184、第三蓋層142a及第四蓋層142b一併移除，但本發明不以此為限。
如第10圖所示，形成一材料層F，全面覆蓋第一閘極G1以及第二閘極G2。材料層F可例如為一光阻層。
如第11圖所示，回蝕刻部份之材料層F、保護層190、第一閘極G1以及第二閘極G2，以至暴露出第三蓋層142a以及第四蓋層142b。此時，第一閘極G1上方之第一蓋層144a會同時被移除。回蝕刻的方法可包含以含氧或含氟的乾蝕刻製程蝕刻，例如一氧電漿乾蝕刻製程，但本發明不以此為限。
如第12圖所示，依序移除剩下的材料層F、第三蓋層142a、第四蓋層142b以及第二間隙壁180中的氮化層184。由於本實施例之保護層190亦為一氮化矽層，其與氮化層184、第三蓋層142a以及第四蓋層142b之材質相同，因此可一併被移除。
如第13圖所示，形成一接觸洞蝕刻停止層30(contact etch stop layer,CESL)，全面覆蓋第一閘極G1以及第二閘極G2，其中覆蓋第一閘極G1以及第二閘極G2的接觸洞蝕刻停止層30之材質或摻雜可不相同，俾對第一閘極G1以及第二閘極G2於後續所形成之電晶體(例如第一閘極G1可用以形成一PMOS電晶體以及第二閘極G2可用以形成一NMOS電晶體)施加不同應力。再者，接觸洞蝕刻停止層30可為單層或雙層，視實際需要而定。形成一層間介電層40，覆蓋接觸洞蝕刻停止層30。進行一平坦化製程P4，例如一化學機械研磨製程，平坦化部分層間介電層40以及部分接觸洞蝕刻停止層30，以至暴露出第一閘極層130a及第二閘極層130b。接觸洞蝕刻停止層30可包含一已摻雜之氮化矽層，並可對於閘極通道C1、C2產生不同的應力，而層間介電層40可例如為一氧化層，但本發明非限於此。由於本發明事先形成材料層F並將其回蝕刻，使第一閘極G1以及第二閘極G2具有相同之高度，因此可使研磨製程P4均勻地研磨部分層間介電層40以及部分接觸洞蝕刻停止層30，而增加研磨後之半導體結構100的電性品質與製程良率。
當然，可再進行後續之半導體製程，例如移除第一閘極層130a及第二閘極層130b，在依序填入阻障層、功函數金屬層以及主金屬電極層等，其為本領域所熟知之技術，故不再贅述。
另外，本發明亦可以應用於其他之半導體製程，以一靜態隨機存取記憶體為例，第14-15圖係繪示一實施例之靜態隨機存取記憶體之剖面示意圖。第16-19圖係繪示另一實施例之靜態隨機存取記憶體之剖面示意圖。
如第14圖所示，一絕緣結構50，例如一淺溝絕緣結構，位於一NMOS電晶體220以及一PMOS電晶體240之間。在PMOS電晶體240形成磊晶層(未繪示)之後，PMOS電晶體240之一蓋層242的厚度將小於NMOS電晶體220之一蓋層244的厚度。因此，常須再進行一微影蝕刻製程，以薄化蓋層244。然而，微影蝕刻製程所形成之一光阻層60會產生對不準的問題，例如向右偏移，而導致其邊緣區B1重複蝕刻。如第15圖所示，邊緣區B1的一蓋層246的厚度小於蓋層242、244，暴露出一閘極層232的一上半部232p。暴露出的上半部232p會導致後續金屬矽化物形成於其上，造成閘極層232難以移除或各閘極層232彼此電連接而短路。
相反地，如第16圖所示，若向左偏移，則此微影蝕刻製程所形成之光阻層60所產生的對不準問題，亦可能導致邊緣區B2應光阻層60覆蓋而沒有蝕刻到一蓋層248以及一硬遮罩層250。如第17圖所示，邊緣區B2的蓋層248的厚度大於蓋層242、244，且用以形成磊晶層(未繪示)之硬遮罩層250殘留於蓋層248上。如第18圖所示，因硬遮罩層250殘留，後續應形成於一閘極230上之一第二間隙壁260則直接形成於硬遮罩層250上，其中第二間隙壁260包含一氧化層262位於硬遮罩層250的外側以及一氮化層264位於氧化層262的外側。如第19圖所示，在移除第二間隙壁260時，未被氧化層262所覆蓋的硬遮罩層250則會被部分蝕刻，形成缺口d1、d2，降低了靜態隨機存取記憶體之電性品質。
承上，由於採用二此微影蝕刻製程而造成之交界處的對不準問題，在本發明可一併解決。類似如第6圖所示，本發明即利用硬遮罩層250為一氮化矽層，其不同於蓋層242以及蓋層244的材質，因而可不使用遮罩，全面性對基底110進行一蝕刻製程。如此，採用本發明之半導體製程所形成之靜態隨機存取記憶體不會有缺口d1、d2的問題，因為本發明係僅採用一次微影蝕刻製程，即可完全移除硬遮罩層250。
綜上所述，本發明提供一種半導體製程，其形成一異於硬遮罩層之材質的蓋層於閘極上，因此可完全移除硬遮罩層(及其所形成之間隙壁)，且不會有蓋層因過度蝕刻而暴露其下方之閘極層的問題。是以，本發明可提升後續形成於閘極上之接觸洞蝕刻停止層之效能。並且，本發明之僅採用一次微影蝕刻製程即可完全移除硬遮罩層，因此不會有靜態隨機存取記憶體之交界處對不準的問題。
另外，本發明係以形成材料層再將其回蝕刻的方法，以平整地移除複數個具有不同厚度之閘極的蓋層，使閘極具有相同之高度，因而可促使研磨製程均勻地研磨層間介電層以及接觸洞蝕刻停止層至暴露出閘極層，進而改善所形成之半導體結構的電性品質。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．絕緣結構
20．．．金屬矽化物層
30．．．接觸洞蝕刻停止層
40．．．層間介電層
50．．．絕緣結構
60、H．．．光阻層
100．．．半導體結構
110．．．基底
120’．．．介電層
120a．．．第一介電層
120b．．．第二介電層
130’、232．．．閘極層
130a．．．第一閘極層
130b．．．第二閘極層
142’、144’、242、244、246、248．．．蓋層
142a．．．第三蓋層
142b．．．第四蓋層
144a．．．第一蓋層
144b．．．第二蓋層
150a、150b．．．側壁子
160、160a、250．．．硬遮罩層
160b．．．第一間隙壁
170．．．磊晶層
180、260．．．第二間隙壁
182、262．．．氧化層
184、264．．．氮化層
190．．．保護層
220．．．NMOS電晶體
230．．．閘極
232p．．．上半部
240．．．PMOS電晶體
A1．．．第一閘極區域
A2．．．第二閘極區域
B1、B2．．．邊緣區
C1、C2．．．閘極通道
d1、d2．．．缺口
F．．．材料層
G1．．．第一閘極
G2．．．第二閘極
P1．．．微影暨蝕刻製程
P2．．．蝕刻製程
P3．．．清洗製程
P4．．．平坦化製程
R．．．凹槽
t1、t2．．．厚度
t3．．．第一厚度差
t4．．．厚度差
第1-13圖係繪示本發明一實施例之半導體製程之剖面示意圖。
第14-15圖係繪示一實施例之靜態隨機存取記憶體之剖面示意圖。
第16-19圖係繪示另一實施例之靜態隨機存取記憶體之剖面示意圖。
10‧‧‧絕緣結構
20‧‧‧金屬矽化物層
30‧‧‧接觸洞蝕刻停止層
40‧‧‧層間介電層
100‧‧‧半導體結構
110‧‧‧基底
130a‧‧‧第一閘極層
130b‧‧‧第二閘極層
150a、150b‧‧‧側壁子
170‧‧‧磊晶層
182‧‧‧氧化層
120a‧‧‧第一介電層
120b‧‧‧第二介電層
A1‧‧‧第一閘極區域
A2‧‧‧第二閘極區域
C1、C2‧‧‧閘極通道
G1‧‧‧第一閘極
G2‧‧‧第二閘極
P4‧‧‧研磨製程
Claims (17)
- 一種半導體製程，包含有：形成一第一閘極以及一第二閘極於一基底上，其中該第一閘極包含一第一閘極層位於該基底上以及一第一蓋層位於該第一閘極層上，而該第二閘極包含一第二閘極層位於該基底上以及一第二蓋層位於該第二閘極層上，其中該第一蓋層包含一第一氧化層位於該第一閘極層上，而該第二蓋層包含一第二氧化層位於該第二閘極層上，且一第一氮化層位於該第一氧化層以及該第一閘極層之間，以及一第二氮化層位於該第二氧化層以及該第二閘極層之間，該第一氮化層的厚度小於該第一氧化層的厚度，且該第二氮化層的厚度小於該第二氧化層的厚度；形成一硬遮罩層，覆蓋該第一閘極以及該第二閘極，其中該硬遮罩層與該第一蓋層以及該第二蓋層的材質不同；進行一微影暨蝕刻製程，圖案化位於該第二閘極的硬遮罩層，以形成一第一間隙壁於該第二閘極的側邊，並於該第一間隙壁側邊的該基底中形成一凹槽；形成一磊晶層於該凹槽；進行一蝕刻製程，完全移除剩下的該硬遮罩層以及該第一間隙壁；以及分別形成一第二間隙壁於該第一閘極以及該第二閘極的側邊。
- 如申請專利範圍第1項所述之半導體製程，其中形成該第一閘極 以及該第二閘極於該基底上的步驟，包含：形成一閘極層於該基底上；形成一蓋層於該閘極層上；以及依序圖案化該蓋層以及該閘極層，以形成該第一閘極以及該第二閘極於該基底上。
- 如申請專利範圍第1項所述之半導體製程，其中該微影暨蝕刻製程對於該第二蓋層的蝕刻率小於該硬遮罩層的蝕刻率。
- 如申請專利範圍第1項所述之半導體製程，其中該蝕刻製程對於該第二蓋層的蝕刻率小於該硬遮罩層的蝕刻率。
- 如申請專利範圍第1項所述之半導體製程，其中在進行該微影暨蝕刻製程時，該第二閘極頂部的該硬遮罩層被移除，而暴露出該第二閘極。
- 如申請專利範圍第5項所述之半導體製程，其中在進行該微影暨蝕刻製程時，該第二閘極被部分蝕刻，造成該第一閘極的厚度大於該第二閘極的厚度，且二者之厚度差為一第一厚度差。
- 如申請專利範圍第6項所述之半導體製程，其中在進行該蝕刻製程時，該第二閘極被部分蝕刻，造成該第一閘極與該第二閘極的厚度差大於該第一厚度差。
- 如申請專利範圍第1項所述之半導體製程，其中該第一氮化層以及該第二氮化層的厚度包含200埃(angstroms)，而該第一氧化層以及該第二氧化層的厚度包含650埃(angstroms)。
- 如申請專利範圍第1項所述之半導體製程，其中該第一氮化層以及該第二氮化層的厚度包含100埃(angstroms)，而該第一氧化層以及該第二氧化層的厚度包含750埃(angstroms)。
- 如申請專利範圍第1項所述之半導體製程，其中在形成該第二間隙壁於該第一閘極以及該第二閘極的側邊後，更包含進行一清洗製程，清洗該第一閘極、該第二閘極以及該基底的表面，並同時移除該第二氧化層。
- 如申請專利範圍第10項所述之半導體製程，其中該清洗製程包含一金屬矽化物的前清洗製程。
- 如申請專利範圍第11項所述之半導體製程，其中該清洗製程包含一含氨(NH3)及三氟化氮(NF3)的清洗製程。
- 如申請專利範圍第1項所述之半導體製程，其中該蝕刻製程包含一含磷酸的濕蝕刻製程。
- 一種半導體製程，包含有：提供一基底，具有一第一閘極以及一第二閘極，其中該第一閘極包含一第一閘極層位於該基底上、一第一氮化層位於該第一閘極層上以及一第一氧化層位於該第一氮化層上，而該第二閘極包含一第二閘極層位於該基底上以及一第二氮化層位於該第二閘極層上；形成一材料層，全面覆蓋該第一閘極以及該第二閘極；以及回蝕刻該材料層、該第一閘極以及該第二閘極，以至暴露出該第一氮化層以及該第二氮化層，其中該材料層包含一光阻層，而該回蝕刻包含含氧或含氟的乾蝕刻製程。
- 如申請專利範圍第14項所述之半導體製程，其中在形成該材料層之前，更包含形成一保護層，全面覆蓋該第一閘極以及該第二閘極。
- 如申請專利範圍第14項所述之半導體製程，其中在回蝕刻該材料層、該第一閘極以及該第二閘極，以至暴露出該第一氮化層以及該第二氮化層時，該第一氧化層同時被移除。
- 如申請專利範圍第14項所述之半導體製程，在提供該基底後更包含分別形成一第二間隙壁該第一閘極以及該第二閘極的側邊，且在回蝕刻該材料層、該第一閘極以及該第二閘極之後，更包含：依序移除剩下的該材料層以及該第二間隙壁；形成一接觸洞蝕刻停止層，全面覆蓋該第一閘極以及該第二閘 極；形成一層間介電層，覆蓋該接觸洞蝕刻停止層；以及平坦化部分該層間介電層以及部分該接觸洞蝕刻停止層，以至暴露出該第一閘極層以及該第二閘極層。
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