TWI514573B - 高壓半導體元件 - Google Patents

Description

高壓半導體元件

本發明係關於一種高壓半導體元件，尤指一種整合高壓金氧半導體電晶體與靜電放電防護元件之高壓半導體元件。

目前一般電力系統所供給的電大多是頻率為50Hz或60Hz、電壓從100V到240V不等的交流電壓源，並且隨著電子產品的不同，操作電壓與頻率亦不同。因此，為了使供應至電子產品之電壓符合其操作電壓範圍，一般會在電子產品內設置電源轉換電路或藉由外接電源轉換電路連接到電力系統，使電力系統所產生之高電壓可藉由電源轉換電路降低至符合電子產品之內部電路的操作電壓範圍。

由於電源轉換電路之輸入端需直接電性連接至電力系統，因此電源轉換電路中直接連接電力系統之元件必須承受從100V到240V不等的交流電壓。高壓半導體元件因可同時承受一般電力系統所提供之高電壓以及具有開關的特性，故可作為電源轉換電路中直接連接電力系統之元件，並已廣泛地應用於中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)、LCD與電漿電視驅動器、車用電子、電腦週邊、小尺寸直流馬達控制器以及照明系統等領域之電子產品的電源轉換電路中。然而，電源轉換電路直接連接電力系統之輸入端容易會有靜電放電產生，且靜電會經由電源轉換電路進入至內部電路，使內部電路受到靜電放電的損壞，進而造成電子產品無法使用之情況。

有鑑於此，避免電子產品之內部電路受到輸入端所產生之靜電放電的破壞實為業界極力達成之目標。

本發明之主要目的之一在於提供一種高壓半導體元件，以避免內部電路受到輸入端所產生之靜電放電的破壞。

為達上述之目的，本發明提供一種高壓半導體元件。高壓半導體元件包含有一基底、一深井區、一第一摻雜區、一高壓井區、一第二摻雜區、一第一閘極結構、一摻雜通道區以及一第三摻雜區。基底具有一第一導電類型。深井區設於基底中，且具有不同於第一導電類型之一第二導電類型。第一摻雜區設於深井區中，且具有第二導電類型。高壓井區設於基底中，且具有第一導電類型。第二摻雜區設於高壓井區中，且具有第二導電類型。第一閘極結構設於第二摻雜區與第一摻雜區之間的高壓井區上。摻雜通道區設於高壓井區中，並與第二摻雜區與深井區相接觸，且摻雜通道區具有第二導電類型。第三摻雜區設於高壓井區中，且具有第二導電類型。

為達上述之目的，本發明另提供一種高壓半導體元件。高壓半導體元件包含有一空乏型高壓金氧半導體電晶體以及一靜電放電防護元件。空乏型高壓金氧半導體電晶體具有一第一源極以及一第一汲極，其中第一汲極電性連接至一高電壓源，且第一源極電性連接一內部電路。靜電放電防護元件電性連接於第一源極與一接地端之間，以提供一靜電放電路徑於第一源極與接地端之間。

本發明之高壓半導體元件將靜電放電防護元件與空乏型高壓金氧半導體電晶體整合在一起，以有效地將從第一汲極產生之靜電放電導引至接地端，使電性連接至第一源極之內部電路受到保護。並且，本發明之高壓半導體元件之第二摻雜區可同時作為第二汲極與第一源極，更可有效的節省製作靜電放電防護元件之成本。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，以下列舉出本發明之較佳具體實施例，並配合所附圖式，仔細說明本發明的構成內容及所欲達成之功效。

請參考第1圖，第1圖為本發明第一較佳實施例之高壓半導體元件之電路示意圖。如第1圖所示，高壓半導體元件100包含有一高壓金氧半導體(high-voltage metal-oxide-semiconductor，HV MOS)電晶體102以及一靜電放電防護元件104。HV MOS電晶體102具有一第一閘極102a、一第一源極102b、一第一汲極102c以及一第一基極102d，其中第一汲極102c電性連接至一高電壓源106，例如500伏特至800伏特之超高電壓源，且第一源極102b電性連接一內部電路108，以用於提供一穩定電壓，例如：7.5伏特，至內部電路108。第一閘極102a電性連接至一控制電路110，例如低壓降穩壓器(low dropout regulator)，以控制HV MOS電晶體102之開關，但不限於此。靜電放電防護元件104電性連接於第一源極102b與一接地端112之間，以提供一靜電放電路徑於第一源極與接地端之間，使第一源極102b之靜電釋放至接地端112。值得注意的是，本發明之HV MOS電晶體102係為空乏型(depletion mode)HV MOS電晶體，因此當第一汲極102c電性連接至高電壓源106時，此時HV MOS電晶體102之第一閘極102a與第一源極102b之間尚未提供有電壓差，HV MOS電晶體102仍可處於開啟狀態，因此高電壓源106所提供之高電壓可透過HV MOS電晶體102降壓，而於第一源極102b提供穩定電壓至內部電路108。所以，高電壓源106僅透過HV MOS電晶體102電性連接至內部電路108。此外，當第一汲極102c或高電壓源106產生靜電放電時，靜電會流過HV MOS電晶體102至第一源極102b，此時靜電放電防護元件104會被靜電觸發而開啟，進而可將第一源極102b之靜電釋放至接地端112。

於本實施例中，HV MOS電晶體102係為一N型HV MOS(HV NMOS)電晶體，且靜電放電防護元件104係為一N型金氧半導體(NMOS)電晶體，但不限於此。本發明之HV MOS電晶體亦可為P型HV MOS(HV PMOS)電晶體，且靜電放電防護元件亦可為P型金氧半導體(PMOS)電晶體。NMOS電晶體104具有一第二閘極104a、 一第二源極104b、一第二汲極104c以及一第二基極104d，且第二閘極104a與第二源極104b電性連接至接地端112，使NMOS電晶體104為一閘極接地之NMOS電晶體(gate-grounded NMOS transistor，GGNMOS)。第二基極104d與第一基極102d亦電性連接至接地端112，且第二汲極104c電性連接至第一源極102b。藉此，當第一汲極102c與高電壓源106未產生靜電放電時，NMOS電晶體104因第二閘極104a接地而處於關閉狀態，使第一源極102b可提供穩定電壓至內部電路108。當第一汲極102c或高電壓源106產生靜電放電時，靜電會被導引至第一源極102b與第二汲極104c，並且靜電會觸發NMOS電晶體104，而開啟NMOS電晶體104，因此靜電可從第一源極102b導引至第二源極104b與接地端112。

以下將進一步說明本實施例之整合有空乏型HV NMOS電晶體與NMOS電晶體之高壓半導體元件的結構。請參考第2圖，並請一併參考第1圖。第2圖為本發明第一較佳實施例之高壓半導體元件之剖面示意圖。如第1圖與第2圖所示，高壓半導體元件100係製作於一基底202上，例如矽基底，並且基底202具有一第一導電類型，例如：P型。並且，高壓半導體元件100與相鄰之其他電子元件間係由至少一隔離結構204所隔絕，例如一場氧化層或至少一淺溝隔離，且隔離結構204設於高壓半導體元件100與其他電子元件間之基底202上。高壓半導體元件100包含有一深井區206、一第一摻雜區208、一高壓井區210、一第二摻雜區212、一第一閘極結構214、一摻雜通道區218、一第四摻雜區220以及一耐壓結構222。 高壓井區210與第四摻雜區220具有第一導電類型，且深井區206、第一摻雜區208、第二摻雜區212與摻雜通道區218具有與第一導電類型不同之一第二導電類型，例如：N型，但不限於此，本發明之第一導電類型與第二導電類型亦可互換。並且，具有第二導電類型之第一摻雜區208與第二摻雜區212可分別由一重摻雜區與一梯度區所構成，且重摻雜區位於梯度區中，但不限於此。

於本實施例中，N型深井區206、N型第一摻雜區208、P型高壓井區210、N型第二摻雜區212、N型摻雜通道區218、第一閘極結構214以及耐壓結構222構成空乏型HV NMOS電晶體102。其中，N型深井區206設於P型基底202中，且作為第一汲極102c。N型第一摻雜區208設於N型深井區206中，用於將N型深井區206電性連接至一汲極銲墊224，亦即用於電性連接至高電壓源106之一高壓輸入墊。P型高壓井區210設於N型第一摻雜區208與隔離結構204之間的N型深井區206中，且N型深井區206包圍P型高壓井區210。並且，P型高壓井區210作為第一基極102d。N型第二摻雜區212設於鄰近N型第一摻雜區208之P型高壓井區210中，且作為第一源極102b，並電性連接至一源極銲墊226。P型第四摻雜區220設於N型第二摻雜區212與隔離結構204之間的P型高壓井區210中，用於將P型高壓井區210電性連接至外界。第一閘極結構214係由一第一閘極介電層215與一第一閘極電極216所構成，且設於N型第一摻雜區208與N型第二摻雜區212之間的P型高壓井區210上。第一閘極電極216設於第一閘極介電層215上， 以作為第一閘極102a，且電性連接至一閘極銲墊228。N型摻雜通道區218設於鄰近第一閘極結構214之P型高壓井區210中，且N型摻雜通道區218係與N型第二摻雜區212以及N型深井區206相接觸，以作為空乏型HV NMOS電晶體102之通道區。值得注意的是，N型摻雜通道區218係與作為第一源極102b之N型第二摻雜區212以及作為第一汲極102c之N型深井區206相接觸，使空乏型HV NMOS電晶體102在第一閘極102a未提供電壓時仍可處於開啟狀態。本發明之N型第一摻雜區208電性連接至汲極銲墊224之方式、N型第二摻雜區212電性連接至源極銲墊226之方式以及第一閘極電極216電性連接至閘極銲墊228之方式可藉由金屬內連線結構之方式來達成，由於金屬內連線結構廣為習知相關技藝者與通常知識者所熟知，在此不多贅述。

此外，耐壓結構222設於N型第一摻雜區208與P型高壓井區210之間，且包括複數個多晶矽場電極(field plate)230、複數個金屬場電極(field plate)231、一第一絕緣層232以及一P型第五摻雜區234的其中至少之一或其組合。第一絕緣層232設於N型第一摻雜區208與P型高壓井區210之間的部分N型深井區206上，可用於隔絕從N型第一摻雜區208而來的高電場，以避免破壞第一閘極介電層215。並且，第一閘極結構214可延伸至部分第一絕緣層232上。P型第五摻雜區234設於N型深井區206中，且與第一絕緣層232相接觸，並延伸至與第一閘極介電層214相接觸。於本實施例中，仍有部分N型深井區206位於P型第五摻雜區234與P型高壓井區 210之間，且與第一閘極結構214相接觸。各多晶矽場電極230設於第一絕緣層232上，且依序從鄰近第一閘極電極216之一側排列至鄰近N型第一摻雜區208。並且，多晶矽場電極230與第一閘極電極216可藉由進行同一蝕刻製程蝕刻同一多晶矽層所形成，但不限於此。金屬場電極231設於多晶矽場電極230上，並利用至少一絕緣層將彼此電性隔絕。於本實施例中，最鄰近N型第一摻雜區208之多晶矽場電極230係電性連接N型第一摻雜區208，且其他多晶矽場電極230與金屬場電極231係為浮接狀態，但本發明不限於此，亦可根據實際所需之耐壓條件來調整多晶矽場電極230與金屬場電極231之電連接狀態。藉此，在空乏型HV NMOS電晶體102之第一汲極102c通以高電壓時，耐壓結構222可抵擋從N型第一摻雜區208產生之高電場，使各接面結構不會產生崩潰，故第一汲極102c可用於直接電性連接至電力系統。並且，第一絕緣層232可為一場氧化層，但不限於此，亦可為至少一淺溝隔離結構。

另外，高壓半導體元件100另包含有一第二閘極結構236以及一N型第三摻雜區240，且N型第二摻雜區212、N型第三摻雜區240、P型高壓井區210以及第二閘極結構236可構成NMOS電晶體104，以作為靜電放電防護元件。其中，N型第三摻雜區240設於N型第二摻雜區212與P型第四摻雜區220之間的P型高壓井區210中，且作為NMOS電晶體104之第二源極104b。N型第二摻雜區212係作為NMOS電晶體104之第二汲極104c，故第一源極104b與第二汲極104c係共用N型第二摻雜區212，使第一源極104b電 性連接至第二汲極104c。第二閘極結構236可由一第二閘極介電層237與一第二閘極電極238所構成，且設於N型第二摻雜區212與N型第三摻雜區240間之P型高壓井區210上，藉此第二閘極電極238可作為NMOS電晶體104之第二閘極104a。並且，P型高壓井區210不僅可作為空乏型HV NMOS電晶體102之第一基極102d，亦可作為NMOS電晶體104之第二基極104d，使第一基極102d電性連接至第二基極104d。此外，P型第四摻雜區220、N型第三摻雜區240以及第二閘極電極238係藉由不同接觸插塞電性連接至同一導電層242，進而彼此電性連接，故NMOS電晶體104成為閘極接地之NMOS電晶體。並且，導電層242亦可藉由接觸插塞電性連接至位於P型基底202中之一P型第六摻雜區244，以電性連接至P型基底202，使作為第一基極102d與第二基極104d之P型高壓井區210可與P型基底202位於同一電壓位準，但不限於此。

由此可知，當汲極銲墊224或高電壓源106產生靜電放電時，靜電會先依序經由N型第一摻雜區208、N型深井區206以及N型摻雜通道區218導引至N型第二摻雜區212。接著，閘極接地NMOS電晶體104會被靜電觸發，使靜電可通過P型高壓井區210以及N型第三摻雜區240，而導引至接地端112。因此，電性連接至第一源極102b之內部電路108可避免受到從汲極銲墊224或高電壓源106所產生之靜電放電的破壞，以有效保護具有各種半導體元件之內部電路108。並且，本實施例之高壓半導體元件200係利用N型第二摻雜區212同時作為NMOS電晶體104之第二汲極104c與空乏型 HV MOS電晶體102之第一源極102b，因此僅需額外增加第二閘極介電層236、第二閘極電極238以及N型第三摻雜區240，即可將NMOS電晶體104與空乏型HV MOS電晶體102整合在一起，更可有效的節省製作靜電放電防護元件之成本。

本發明之高壓半導體元件並不以上述實施例為限。下文將繼續揭示本發明之其它實施例或變化形，然為了簡化說明並突顯各實施例或變化形之間的差異，下文中使用相同標號標注相同元件，並不再對重覆部分作贅述。

本發明之P型高壓井區不限設於N型深井區中。請參考第3圖，第3圖為本發明第二較佳實施例之高壓半導體元件之剖面示意圖。如第3圖所示，相較於第一實施例，本實施例之高壓半導體元件300之P型高壓井區302係設於P型基底202中，並與P型基底202相接觸，且N型深井區304未與P型高壓井區302相接觸，而僅與N型摻雜通道區218相接觸。

另外，本發明之靜電放電防護元件不限為MOS電晶體，亦可為其他種類之靜電放電防護元件，例如：雙載子接面電晶體(bipolar junction transistor，BJT)或矽控整流器(silicon-controlled rectifier，SCR)等。請參考第4圖，第4圖為本發明第三較佳實施例之高壓半導體元件之電路示意圖。如第4圖所示，相較於第一實施例，本實施例之高壓半導體元件400之靜電放電防護元件係為一NPN型雙載子接 面電晶體402，但不限於此，當HV MOS電晶體亦可為P型HV MOS電晶體時，靜電放電防護元件亦可為一PNP型雙載子接面電晶體。於本實施例中，NPN型雙載子接面電晶體402具有一射極402a、一第三基極402b以及一集極402c，其中射極402a與第三基極402b電性連接至接地端112，且集極402c電性連接至第一源極102b。

以下將進一步說明第三實施例之整合有空乏型HV NMOS電晶體與NMOS電晶體之高壓半導體元件的結構。請參考第5圖，且一併參考第4圖。第5圖為本發明第三較佳實施例之高壓半導體元件之剖面示意圖。如第4圖與第5圖所示，相較於第一實施例，本實施例之高壓半導體元件400未設有第二閘極結構，而另包含有一第二絕緣層404，設於N型第二摻雜區212與N型第三摻雜區240之間的P型高壓井區210上，以電性隔離N型第二摻雜區212與N型第三摻雜區240。於本實施例中，N型第二摻雜區212、N型第三摻雜區240以及P型高壓井區210構成NPN型雙載子接面電晶體。其中，N型第二摻雜區212係作為集極402c，P型高壓井區210作為第三基極402b，且N型第三摻雜區240作為射極402a。此外，N型第三摻雜區240不限設於P型第四摻雜區220與N型第二摻雜區212之間。於本發明之其他實施例中，P型第四摻雜區220與N型第三摻雜區240之位置亦可互換。

綜上所述，本發明之高壓半導體元件將靜電放電防護元件與電性連接至電力系統之空乏型HV MOS電晶體整合在一起，以有效地 將從第一汲極產生之靜電放電導引至接地端，使電性連接至第一源極之內部電路受到保護。並且，本發明之高壓半導體元件之N型第二摻雜區可同時作為第二汲極與第一源極，故僅需額外增加N型第三摻雜區以及第二絕緣層或N型第三摻雜區、閘極介電層以及閘極電極，即可將靜電放電防護元件與空乏型HV MOS電晶體整合在一起，更可有效的節省製作靜電放電防護元件之成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧高壓半導體元件

102‧‧‧高壓金氧半導體電晶體

102a‧‧‧第一閘極

102b‧‧‧第一源極

102c‧‧‧第一汲極

102d‧‧‧第一基極

104‧‧‧金氧半導體電晶體

104a‧‧‧第二閘極

104b‧‧‧第二源極

104c‧‧‧第二汲極

104d‧‧‧第二基極

106‧‧‧高電壓源

108‧‧‧內部電路

110‧‧‧控制電路

112‧‧‧接地端

202‧‧‧基底

204‧‧‧隔離結構

206‧‧‧深井區

208‧‧‧第一摻雜區

210‧‧‧高壓井區

212‧‧‧第二摻雜區

214‧‧‧第一閘極結構

215‧‧‧第一閘極介電層

216‧‧‧第一閘極電極

218‧‧‧摻雜通道區

220‧‧‧第四摻雜區

222‧‧‧耐壓結構

224‧‧‧汲極銲墊

226‧‧‧源極銲墊

228‧‧‧閘極銲墊

230‧‧‧多晶矽場電極

231‧‧‧金屬場電極

232‧‧‧第一絕緣層

234‧‧‧第五摻雜區

236‧‧‧第二閘極結構

237‧‧‧第二閘極介電層

238‧‧‧第二閘極電極

240‧‧‧第三摻雜區

242‧‧‧導電層

244‧‧‧第六摻雜區

300‧‧‧高壓半導體元件

302‧‧‧高壓井區

304‧‧‧深井區

400‧‧‧高壓半導體元件

402‧‧‧雙載子接面電晶體

402a‧‧‧射極

402b‧‧‧第三基極

402c‧‧‧集極

404‧‧‧第二絕緣層

第1圖為本發明第一較佳實施例之高壓半導體元件之電路示意圖。

第2圖為本發明第一較佳實施例之高壓半導體元件之剖面示意圖。

第3圖為本發明第二較佳實施例之高壓半導體元件之剖面示意圖。

第4圖為本發明第三較佳實施例之高壓半導體元件之電路示意圖。

第5圖為本發明第三較佳實施例之高壓半導體元件之剖面示意圖。

100．．．高壓半導體元件

202．．．基底

204．．．隔離結構

206．．．深井區

208．．．第一摻雜區

210．．．高壓井區

212．．．第二摻雜區

214．．．第一閘極結構

215．．．第一閘極介電層

216．．．第一閘極電極

218．．．摻雜通道區

220．．．第四摻雜區

222．．．耐壓結構

224．．．汲極銲墊

226．．．源極銲墊

228．．．閘極銲墊

230．．．多晶矽場電極

231．．．金屬場電極

232．．．第一絕緣層

234．．．第五摻雜區

236．．．第二閘極結構

237．．．第二閘極介電層

238．．．第二閘極電極

240．．．第三摻雜區

242．．．導電層

244．．．第六摻雜區

Claims (19)

1. 一種高壓半導體元件，包含有：一基底，具有一第一導電類型；一深井區，設於該基底中，且具有不同於該第一導電類型之一第二導電類型；一第一摻雜區，設於該深井區中，且具有該第二導電類型；一高壓井區，設於該基底中，且具有該第一導電類型；一第二摻雜區，設於該高壓井區中，且具有該第二導電類型；一第一閘極結構，設於該第二摻雜區與該第一摻雜區之間的該高壓井區上；一摻雜通道區，設於該高壓井區中，並與該第二摻雜區與該深井區相接觸，且該摻雜通道區具有該第二導電類型；以及一第三摻雜區，設於該高壓井區中，且具有該第二導電類型。
2. 如請求項1所述之高壓半導體元件，另包含有一第四摻雜區，設於該高壓井區中，且具有該第一導電類型，其中該第四摻雜區電性連接該第三摻雜區。
3. 如請求項2所述之高壓半導體元件，其中該第三摻雜區設於該第四摻雜區與該第二摻雜區之間。
4. 如請求項2所述之高壓半導體元件，其中該第三摻雜區與該第四摻雜區電性連接至該基底。
5. 如請求項1所述之高壓半導體元件，另包含有一耐壓結構，設於該第一摻雜區與該高壓井區之間。
6. 如請求項5所述之高壓半導體元件，其中該深井區、該第一摻雜區、該高壓井區、該第二摻雜區、該閘極結構以及該摻雜通道區構成一空乏區高壓金氧半導體電晶體。
7. 如請求項5所述之高壓半導體元件，其中該耐壓結構包含有一第一絕緣層，設於該第一摻雜區與該高壓井區之間的該深井區上。
8. 如請求項7所述之高壓半導體元件，其中該耐壓結構另包含有複數個場電極，設於該第一絕緣層上。
9. 如請求項7所述之高壓半導體元件，其中該耐壓結構另包含有一第五摻雜區，設於該深井區中，並與該第一絕緣層相接觸，且具有該第一導電類型。
10. 如請求項7所述之高壓半導體元件，其中該第一閘極結構延伸至該第一絕緣層上。
11. 如請求項1所述之高壓半導體元件，另包含有一第二閘極結構，設於該第二摻雜區與該第三摻雜區之間的該高壓井區上，且該第 二閘極結構包含有一第二閘極電極，電性連接該第三摻雜區。
12. 如請求項11所述之高壓半導體元件，其中該第二摻雜區、該第三摻雜區、該高壓井區以及該第二閘極結構構成一金氧半導體電晶體。
13. 如請求項1所述之高壓半導體元件，其中該第二摻雜區、該第三摻雜區以及該高壓井區構成一雙載子接面電晶體。
14. 如請求項1所述之高壓半導體元件，另包含有一第二絕緣層，設於該第二摻雜區與該第三摻雜區之間。
15. 如請求項1所述之高壓半導體元件，其中該高壓井區設於該深井區中，且該深井區包圍該高壓井區。
16. 一種高壓半導體元件，包含有：一空乏型高壓金氧半導體電晶體，具有一第一源極以及一第一汲極，其中該第一汲極電性連接至一高電壓源，且該第一源極電性連接一內部電路，其中該高電壓源僅透過該空乏型高壓金氧半導體電晶體電性連接至該內部電路；以及一靜電放電防護元件，電性連接於該第一源極與一接地端之間，以提供一靜電放電路徑於該第一源極與該接地端之間。
17. 如請求項16所述之高壓半導體元件，其中該靜電放電防護元件係為一金氧半導體電晶體，具有一第二閘極、一第二源極以及一第二汲極，該第二閘極以及該第二源極電性連接至該接地端，且該第一源極電性連接至該第二汲極。
18. 如請求項17所述之高壓半導體元件，其中該空乏型高壓金氧半導體電晶體另具有一第一基極，該金氧半導體電晶體另具有一第二基極，且該第一基極與該第二基極電性連接至該接地端。
19. 如請求項16所述之高壓半導體元件，其中該靜電放電防護元件係為一雙載子接面電晶體，具有一射極、一第三基極以及一集極，該射極與該第三基極電性連接至該接地端，且該集極電性連接至該第一源極。