[go: up one dir, main page]

TWI514475B - 形成無氫含矽介電層的方法 - Google Patents

形成無氫含矽介電層的方法 Download PDF

Info

Publication number
TWI514475B
TWI514475B TW100128902A TW100128902A TWI514475B TW I514475 B TWI514475 B TW I514475B TW 100128902 A TW100128902 A TW 100128902A TW 100128902 A TW100128902 A TW 100128902A TW I514475 B TWI514475 B TW I514475B
Authority
TW
Taiwan
Prior art keywords
layer
hydrogen
free
gas
ruthenium
Prior art date
Application number
TW100128902A
Other languages
English (en)
Other versions
TW201234479A (en
Inventor
崔壽永
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201234479A publication Critical patent/TW201234479A/zh
Application granted granted Critical
Publication of TWI514475B publication Critical patent/TWI514475B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/308—Oxynitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H10P14/3426—
    • H10P14/3434—
    • H10P14/3454—

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electroluminescent Light Sources (AREA)

Description

形成無氫含矽介電層的方法
本發明的實施例一般關於形成不含氫元素之介電層的方法。更特別的是，此發明是關於利用電漿增強化學氣相沉積(PECVD)製程來形成無氫含矽介電層的方法。
顯示器元件已經廣泛地使用於電子應用上，例如：電視、螢幕、手機、MP3、電子書閱讀器和個人數位助理(personal digital assistants，PDAs)等等。顯示器元件一般被設計以藉由對液晶施加電場而產生所需的影像，液晶填補兩基板之間的間隙並具有可控制介電場強度的非等向介電常數。藉由調節光通過基板的傳輸量，可有效控制亮度和影像的強度、品質和功率消耗。
各式各樣的顯示器元件，例如：主動式矩陣液晶顯示器(active matrix liquid crystal display，AMLCD)或主動式矩陣有機發光二極體(active matrix organic light emitting diodes，AMOLED)，可應用在具有觸控面板之顯示裝置上作為光源。在顯示器元件中，透明非晶氧化物半導體(transparent amorphous oxide semiconductor；TAOS)材料或金屬氧化物材料廣泛用為顯示器元件中的半導體材料，以促進元件的電性效能。使用於TAOS或金屬氧化物材料的例子包括非晶銦鎵鋅氧化物(amorphous gallium indium zinc oxide；a-IGZO)、氧化鋅或其類似物等等。然而，在製程中，電漿可能使TAOS或金屬氧化物材料受損。此外，相鄰的介電層中所含有的氫元素，可能會有害地滲入TAOS或金屬氧化物材料，也可能攻擊TAOS或金屬氧化物材料，因而導致漏電或其他類型的元件失效。此外，其中一種可能發現的傷害為由於氫原子供應者效應的影響，可能使TAOS或金屬氧化物失去半導體特性而轉變成導體。
因此，需要一種能製造具有改善的電性效能及穩定度的薄膜電晶體元件之方法。
本揭露書的實施例一般提供利用電漿增強化學氣相沉積(PECVD)製程，形成供顯示器元件所用之無氫含矽層的方法。在TFT元件或其他適合的顯示器應用中，無氫含矽層可作為鈍化層、閘極介電層、蝕刻終止層或其他適合的層。在一個實施例中，一種用以在薄膜電晶體中形成無氫含矽層的方法包括：供應包含無氫含矽氣體和反應氣體的氣體混合物進入電漿增強化學氣相沉積室，其中無氫含矽氣體選自由SiF4 、SiCl4 及Si2 Cl6 所組成的群組，並且在該氣體混合物存在下，在基板上形成無氫含矽層。
在另一個實施例中，一種用以在薄膜電晶體中形成無氫含矽層的方法包括：供應包含無氫含矽氣體和反應氣體的氣體混合物進入電漿增強化學氣相沉積室，其中無氫含矽氣體選自由SiF4 、SiCl4 及Si2 Cl6 所組成的群組，其中以約大於10的氣流比例(以容積計)供應無氫含矽氣體與反應氣體，接著於存在該氣體混合物下，在基板上形成無氫含矽層。
在另一個實施例中，一種用以在薄膜電晶體中形成無氫含矽層的方法包括：提供有活化層形成於其上的基板到處理室，其中活化層選自由非晶銦鎵鋅氧化物(a-IGZO)、InGaZnON、ZnO、ZnON、ZnSnO、CdSnO、GaSnO、TiSnO、CuAlO、SrCuO、LaCuOS、GaN、InGaN、AlGaN及InGaAlN所組成的群組；供應包含無氫含矽氣體和反應氣體的氣體混合物進入電漿增強化學氣相沉積室，其中無氫含矽氣體選自由SiF4 、SiCl4 及Si2 Cl6 所組成的群組，並於該氣體混合物存在下，在設置於基板上之活化層上形成無氫含矽層。
本揭露書之數個實施例一般提供形成供顯示器元件所用之無氫含矽層的方法。在薄膜電晶體元件、有機發光二極體元件、發光二極體元件或其他合適的顯示器應用中，無氫含矽層可用作鈍化層、閘極介電層、蝕刻終止層或其他合適的層。
第1圖描繪薄膜電晶體元件150，該薄膜電晶體元件150設置在基板100上。基板100上形成閘極電極層102並將閘極電極層102圖案化，接著形成第一閘極絕緣層104。第二閘極絕緣層或鈍化層106可視情況形成於第一閘極絕緣層104之上。在一個實施例中，該閘極電極層102由任何合適的金屬材料製造，例如鋁(Al)、鎢(W)、鉻(Cr)、鉭(Ta)、鉬(Mo)或上述金屬之組合。適合第一及第二閘極絕緣層104、106的材料可為氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)或其相似物。
活化層108形成於第二閘極絕緣層106之上。在第二絕緣層106不存在的實施例中，活化層108可直接形成於第一閘極絕緣層104之上。活化層108可選自透明的金屬氧化物材料，其具有高度電子移動性也具有低溫製造處理需求，因此允許撓性基板材料(例如塑膠材料)在低溫下進行處理，而不會傷害基板。合適的活化層108實例包括a-IGZO(非晶銦鎵鋅氧化物)、InGaZnON、ZnO、ZnON、ZnSnO、CdSnO、GaSnO、TiSnO、CuAlO、SrCuO、LaCuOS、GaN、InGaN、AlGaN或InGaAlN等。
活化層108形成後，可形成蝕刻終止層114於活化層108之上。蝕刻終止層114可如同第一和第二閘極絕緣層104、106般形成自無氫含矽層。蝕刻終止層114可被圖案化以形成活化層108上的期望圖案，以在後續的蝕刻製程中，方便將特徵結構轉印至設置在基板100上的膜層上。雖然第1圖所描述的蝕刻終止層114被圖案化成期望的圖案，值得注意的是蝕刻終止層114可以是任何形式，包括在元件150中之整個連續無變化的薄膜或所需之任意不同的特徵結構。在一個實施例中，如第1圖所示，蝕刻終止層114可為單層介電層，由氧化矽層、氮化矽層、氮氧化矽層、金屬介電層(如Ta2 O5 或TiO2 )或其他所需適合的介電層所製造。在一個實施例中，蝕刻終止層114可為複合膜形式，包含相鄰於活化層108而設置的第一介電層和第一介電層上的第二介電層。當第一介電層直接接觸活化層108，第一介電層可配置為無氫介電層，第一介電層的製造方法參考第3圖進一步於下文中討論。第二介電層可以是任何適合的介電層，包括含氫介電層或無氫介電層。
蝕刻終止層114形成後，將源極-汲極金屬電極層110設置於蝕刻終止層114上。隨後，進行蝕刻製程以在源極-汲極金屬電極層110中形成通道120，蝕刻製程利用下方的蝕刻終止層114作為阻擋層，以避免過度蝕刻至下面的活化層108。經過蝕刻處理後，接著將鈍化層112形成於覆蓋蝕刻終止層114之源極-汲極金屬電極層110上，完成形成薄膜電晶體元件150的製程。值得注意的是，第一和第二絕緣層104、106、蝕刻終止層114和鈍化層112可依需求為單層或多層的形式，以因應不同的元件需求和設計。
在一個實施例中，源極-汲極金屬電極層110的範例包括銅(Cu)、金、銀(Ag)、鋁(Al)、鎢(W)、鉬(Mo)、鉻(Cr)、鉭(Ta)、上述金屬之合金和組合。蝕刻終止層114和鈍化層112的適合範例包括氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(SiN)及其相似物。
由於習用製程通常使用矽烷(SiH4 )氣體當作形成元件結構中之含矽層的前驅物，源自於矽烷(SiH4 )氣體的氫元素通常會在沉積製程期間被併入所得的含矽層中。如上所述，氫元素可能會被包含在相鄰於活化層108和源極-汲極金屬電極層110的某些層中，例如閘極絕緣層104、106、蝕刻終止層114或鈍化層112，而可能不利於活化層108的電性。因此，無氫含矽層被用來形成薄膜電晶體元件150中的介電材料，包括閘極絕緣層104、106，蝕刻終止層114或鈍化層112，以減少薄膜電晶體元件150中含有的氫元素。可利用無氫含矽氣體當作前驅物以獲得無氫含矽層。示範製程的詳細解說將會參考第3圖在下文作進一步討論。
第2圖是一個電漿增強化學氣相沉積(PECVD)室(處理室)200的橫截面示意圖，其中無氫含矽層(例如閘極絕緣層104、106、蝕刻終止層114或鈍化層112)可在此處理室200中沉積。一個適當的電漿增強化學氣相沉積室可由位於加州聖大克勞拉市的應用材料股份有限公司供應。也可以考慮使用其他沉積室，包括那些來自其它製造商的沉積室，來實施本發明。
此處理室200一般包括壁202、底部204、蓋子205和基板支撐件230，藉此定義出製程容積206。可透過閥 208進入此製程容積206，因此基板100可被移進和移出處理室200。基板支撐件230包括用來支撐基板100的基板接收面232和耦接升降系統236的支幹234以升降基板支撐件230。遮蔽環233可選擇性地放置在基板100周圍。舉升頂針238可移動地配置穿過基板支撐件230，以將基板100移至或移離基板接收面232。基板支撐件230也可包括加熱及/或冷卻元件239，以維持基板支撐件230處在期望的溫度下。基板支撐件230也可包括接地帶231，以在基板支撐件230周圍提供射頻(RF)返回路徑。
噴頭210藉由懸吊裝置214於噴頭210周圍處耦接至背板212。噴頭210也可藉由一個或多個中心支撐件216來耦接背板212，以避免電壓驟降及/或控制噴頭210的平直度/曲率。氣體源220耦接背板212，以經由背板212並經由噴頭210提供氣體到基板接收面232。真空幫浦209耦接到處理室200，以控制製程容積206處在期望壓力下。RF功率源222耦接背板212及/或噴頭210，以提供RF功率到噴頭210，在噴頭210和基板支撐件230間產生電場，使可自存在於噴頭210和基板支撐件230間的氣體產生電漿。可使用多種RF頻率，如介於約0.3MHz與約200MHz之間的頻率。在一實施例中，所提供RF功率源之頻率為13.56MHz。
遠端電漿源224(例如感應耦合遠端電漿源)也可耦合在氣體源220和背板212之間。在處理基板100之間，可提供清潔氣體至遠端電漿源224，以產生並提供遠端電漿來清潔處理室的組件。清潔氣體可被提供至噴頭210的RF功率源222進一步激發。合適的清潔氣體包括但不限定為NF3 、F2 和SF6 。可提供大面積基板至處理室200中，無氫含矽層形成於大面積基板上，大面積基板可具有10,000 cm2 或以上的表面積，例如40,000 cm2 或以上，例如55,000 cm2 或以上。可了解到，處理後的基板可被切割以形成較小的顯示器元件。
在一實施例中，可設定加熱及/或冷卻元件239，以於沉積期間提供約400℃或更低之基板支撐件溫度，例如介於約100℃與約400℃之間，或介於約150℃與約300℃之間，例如約200℃。
沉積期間，置於基板接收面232上的基板之頂表面和噴頭210的間距可介於約400 mil與約1,200 mil之間，例如介於約400 mil與約800 mil之間。
控制器248耦接至處理室200。控制器248包括中央處理單元(CPU)260、記憶體258和支援電路262。控制器248係用來控制製程順序，調節從氣體源220進入處理室200的氣流並控制RF功率源222和遠端電漿源224所供應的功率。CPU 260可為任何形式的可應用於工業設定之通用電腦處理器。軟體程序可被儲存於記憶體258，例如隨機存取記憶體、唯讀記憶體、軟碟或硬磁碟，或者其他形式的數位儲存器。傳統上支援電路262耦接CPU 260，而且可包含快取、時脈電路、輸入/輸出子系統和電源等等。當軟體程序被CPU 260所執行時，軟體程序會改變CPU成為具有特定目的的電腦控制器248控制處理室200，以讓製程(例如下述之製程300)依照本發明來進行。軟體程序也可由第二控制器(未繪示於圖中)儲存及/或執行，第二控制器位在處理室200的遠端。
第3圖描繪製程300之一實施例的流程圖，製程300用以形成無氫含矽層，無氫含矽層適於作為設置在薄膜電晶體元件(例如第1圖描繪的薄膜電晶體元件150)中的閘極絕緣層、蝕刻終止層、鈍化層或其他適合的介面層。此製程可在如第2圖所描述的處理室200或其他適合的處理室中執行。製程300闡明一種形成適用在薄膜電晶體元件或二極體元件中之無氫含矽層的方法。
製程300由步驟302開始，提供基板100(如第1圖所描繪的基板100)到處理室(如第2圖所描繪的處理室200)中，用以於基板100上形成薄膜電晶體元件150。製程300可用來形成無氫含矽層，該無氫含矽層可用來形成閘極絕緣層(例如第一和第二絕緣層104、106)、蝕刻終止層114或鈍化層112，如參照第1圖所述。值得注意的是，基板100可具有先前形成於其上的膜、結構或層等的不同組合，以便形成不同的元件結構或基板100上之不同的薄膜堆疊。在一個實施例中，基板100可以是任一種玻璃基板、塑膠基板、聚合物基板、金屬基板、單一的基板、捲繞式基板或其他適合形成薄膜電晶體於其上的透明基板。
於步驟304，供應氣體混合物到處理室200內。氣體混合物至少包括無氫含矽氣體。無氫含矽氣體可作為矽源前驅物以提供矽原子，用以在基板上形成無氫含矽層。無氫含矽氣體的適當實例包括SiF4 、SiCl4 、Si2 Cl6 或其他類似物。此外，在氣體混合物中也供應反應氣體，以跟無氫含矽氣體反應，以在基板上形成期望的無氫含矽層。在期望有無氫氧化矽(SiO2 )層的一個實施例中，反應氣體為提供氧源的含氧氣體，以與無氫含矽前驅物反應以形成無氫的氧化矽層。適合的含氧氣體包括O2 、N2 O、NO2 、O3 、CO、CO2 及類似物。反應氣體也可以是無氫氣體。在期望有無氫氮化矽(SiN)層的一個實施例中，反應氣體是含氮氣體，以提供氮源以形成無氫的氮化矽層。適合的含氮氣體的實例包括NH3 、N2 及其類似物。在期望有無氫氮氧化矽(SiON)層一個實施例中，反應氣體可為含氮和氧的氣體以提供氮及氧源以形成無氫的氮氧化矽層。形成氮氧化矽的含氮及氧之氣體的實例包括O2 、N2 O、NO2 、NH3 、N2 、O3 、CO、CO2 、其組合物或類似物。在一個實施例中，用以形成氮氧化矽的含氧及氮的氣體包括N2 O、NO2 、O2 和NH3 氣體之組合，或O2 和N2 氣體之組合。
在沉積期間，以預定之氣流比例供應無氫含矽氣體和反應氣體。在一個實施例中，氣體混合物中無氫含矽氣體對反應氣體的氣流比例(如，氣流容積比)控制在大於10，如介於約5與約100之間，或介於約20與約60之間，如約40。或者，可以介於約10 sccm與約200 sccm之間的流速供應無氫含矽氣體進入處理室，且可以介於約1000 sccm和約5000 sccm之間的流速供應反應氣體進入處理室。也可以在氣體混合物中供應惰性氣體。可以介於約1000 sccm和約5000 sccm之間的流速供應氣體混合物中的惰性氣體。
於步驟306，施加RF功率到處理室200，以自氣體混合物形成電漿。在沉積期間也施加RF功率以維持電漿。在一個實施例中，可供應介於約100 mWatt/cm2 與約1000 mWatt/cm2 之間的RF功率密度。提供介於約100 kHz與約100 MHz之間的RF功率，例如約350 kHz或約13.56 MHz。
此外，在沉積期間也可控制若干製程參數。可依據基板的尺寸控制基板到氣體分配板組件的間距。在一個實施例中，具有頂表面積大於1平方公尺之基板的處理間距被控制在介於約400 mils與約1200 mils之間，例如介於約400 mils與約850 mils之間，如580 mils。可將基板溫度控制在約100℃與約500℃之間，例如約250℃。可將製程的壓力維持在約0.5 Torr與約3 Torr之間。
第4圖描繪設置於基板100上之薄膜電晶體元件160的另一個實施例。相似於第1圖描繪的形成於基板上之薄膜電晶體元件結構，薄膜電晶體元件160包括設置在基板100上的閘極電極層102，以及隨後形成於閘極電極層102上之第一閘極絕緣層104和非必需的第二閘極絕緣層106。活化層108接著形成在第二閘極絕緣層106上。相異於第1圖描繪的結構，在第4圖所描繪的薄膜電晶體元件160中省略蝕刻終止層，且源極-汲極金屬電極層110形成於第二閘極絕緣層106上。
隨後，執行背通道蝕刻(back-channel-etching；BCE)製程以蝕刻或圖案化源極-汲極金屬電極層110，以便依需求在源極-汲極金屬電極層110中及/或可能在部分活化層108中形成通道116。值得注意的是，可依需求使用適合的遮罩(例如光阻層或硬遮罩層)，以便轉移期望的特徵結構、溝槽或通道至源極-汲極金屬電極層110上。背通道蝕刻(BCE)製程可以是任何適合的蝕刻製程，包括：乾式蝕刻、濕式蝕刻、離子電漿蝕刻或其他相似的製程，以在源極-汲極金屬電極層110及/或在部分活化層108中形成通道116。進行背通道蝕刻(BCE)製程是用在蝕刻源極-汲極金屬電極層110，直到部分下方的活化層108經由通道116被暴露出來為止，以完成背通道蝕刻(BCE)製程。背通道蝕刻(BCE)製程結束後，鈍化層112接著形成在基板100上，用以填充形成在薄膜電晶體元件160中的部分通道116。值得注意的是，可依需求在任何步驟中執行附加的製程步驟，以便於基板上形成元件結構。如有需要，可進行附加的製程步驟(例如光阻劑之塗佈或剝除製程)，以協助轉移特徵結構到元件上。在其他的例子中，也可執行附加的退火、蝕刻、沉積和清潔製程，以便在基板上形成薄膜電晶體元件。
根據上面的討論，理想狀況為盡可能使相鄰於活化層108和源極-汲極金屬電極層110的介電層具有最低的氫含量。因此，與形成在薄膜電晶體元件160中之活化層108和源極-汲極金屬電極層110相鄰設置之第一和第二閘極絕緣層104、106、蝕刻終止層114和鈍化層112或任何適合的介面層可被選擇而透過上述的製程300製造，利用無氫含矽氣體當作矽源前驅物，以形成第一和第二閘極絕緣層104、106、蝕刻終止層114、鈍化層112或任何其他適合的介面層中之任一者成為無氫含矽層，該介面層可以任何形式設置在相鄰於活化層108和源極-汲極金屬電極層110之處，包括單層或帶有一或多種薄膜層堆疊之複合層。在一個實施例中，可利用無氫含矽氣體，如SiF4 、SiCl4 、Si2 Cl6 或其他相似的無氫含矽氣體，和反應氣體當作前驅物來獲得無氫含矽層，如參考第3圖之製程300所述。
因此，藉由在薄膜電晶體元件中形成相鄰於活化層和源極-汲極電極層的無氫含矽層，本文所描述的方法有利於改善薄膜電晶體元件的電子效能和穩定度。
雖然上述是針對本發明的實施例，其他或更進一步的發明實施例可以在不偏離基本範圍被設計出，而後面申請專利範圍決定本發明之保護範圍。
100．．．基板
102．．．閘極電極層
104．．．第一閘極絕緣層
106．．．第二閘極絕緣層
108．．．活化層
110．．．源極-汲極金屬電極層
112．．．鈍化層
114．．．蝕刻終止層
116．．．通道
120．．．通道
150．．．元件
160．．．元件
200．．．處理室
202．．．壁
205．．．蓋子
206．．．製程容積
208．．．閥
209．．．真空幫浦
210．．．噴頭
212．．．背板
214．．．懸吊裝置
216．．．中心支撐件
220．．．氣體源
222．．．RF功率源
224．．．遠端電漿源
230．．．基板支撐件
231．．．接地帶
232．．．基板接收面
233．．．遮蔽環
234．．．支幹
236．．．升降系統
238．．．舉升頂針
239．．．加熱及/或冷卻元件
248．．．控制器
258．．．記憶體
260．．．中央處理單元
262．．．支援電路
300．．．製程
302．．．步驟
304．．．步驟
306．．．步驟
藉由參照部分說明於隨附圖式中之本發明的實施例，可瞭解上文所簡述並詳細描述於下文中之本發明的特徵。
第1圖為薄膜電晶體元件結構的截面圖；
第2圖描繪可根據本發明的實施例沉積無氫含矽層之處理室的截面圖；
第3圖描繪根據本發明之一實施例之在元件結構中形成無氫含矽層的方法之流程圖；以及
第4圖為根據本發明的另一個實施例的薄膜電晶體元件結構之截面圖。
然而，應注意的是，隨附圖式僅為說明本發明之典型實施例，而非用於限制其範疇，本發明亦允許其它等效實施例。
100．．．基板
102．．．閘極電極層
104．．．第一閘極絕緣層
106．．．第二閘極絕緣層
108．．．活化層
110．．．源極-汲極金屬電極層
112．．．鈍化層
114．．．蝕刻終止層
120．．．通道
150．．．元件

Claims (18)

  1. 一種在一薄膜電晶體中形成一無氫含矽層的方法，包含：供應一氣體混合物至一電漿增強化學氣相沉積室內，該氣體混合物包含一無氫含矽氣體和一反應氣體，其中該無氫含矽氣體選自由SiCl4 及Si2 Cl6 所組成的群組，其中以大於10：1至約60：1之間的一氣流比例(以容積計)供應該無氫含矽氣體與該反應氣體；以及於該氣體混合物存在下，在一基板上形成一無氫含矽層。
  2. 如申請專利範圍第1項所述之方法，其中該反應氣體選自由O2 、N2 O、NO2 、O3 、CO和CO2 所組成的群組。
  3. 如申請專利範圍第2項所述之方法，其中該無氫含矽層為一氧化矽層。
  4. 如申請專利範圍第1項所述之方法，其中該反應氣體選自由NH3 和N2 所組成的群組。
  5. 如申請專利範圍第4項所述之方法，其中該無氫含矽層為一氮化矽層。
  6. 如申請專利範圍第1項所述之方法，其中該反應氣體選自由N2 O、NO2 、O2 和NH3 氣體之組合，以及O2 和N2 氣體之組合所組成的群組。
  7. 如申請專利範圍第6項所述之方法，其中該無氫含矽層為一氮氧化矽層。
  8. 如申請專利範圍第1項所述之方法，其中該無氫含矽層為一薄膜電晶體元件中之一鈍化層、一閘極絕緣層、或一蝕刻終止層。
  9. 如申請專利範圍第1項所述之方法，其中該無氫含矽層是一介面層，該介面層經設置而與形成於一薄膜電晶體元件中之一活化層或一源極-汲極金屬電極層相鄰。
  10. 如申請專利範圍第9項所述之方法，其中該介面層為一複合膜，該複合膜具有設置於該活化層上之該無氫含矽層以及設置於該無氫含矽層上之一含矽介電層。
  11. 如申請專利範圍第10項所述之方法，其中該活化層選自由a-IGZO(非晶氧化銦鎵鋅)、InGaZnON、ZnO、ZnON、ZnSnO、CdSnO、GaSnO、TiSnO、CuAlO、SrCuO、LaCuOS、GaN、InGaN、AlGaN及InGaAlN所組成的群組。
  12. 如申請專利範圍第1項所述之方法，其中形成該無氫含矽層進一步包含：施加一RF功率到該氣體混合物，以在該氣體混合物中形成一電漿，其中以介於約100mWatt/cm2 與約1000mWatt/cm2 之間的一功率密度提供該RF功率。
  13. 一種在一薄膜電晶體中形成一無氫含矽層的方法包含：供應一氣體混合物至一電漿增強化學氣相沉積室內，該氣體混合物包含一無氫含矽氣體和一反應氣體，其中該無氫含矽氣體選自由SiCl4 及Si2 Cl6 所組成的群組，其中以約20至約60之間的一氣流比例(以容積計)供應該無氫含矽氣體與該反應氣體；以及於該氣體混合物存在下，在一基板上形成一無氫含矽層，其中該無氫含矽層形成於一薄膜電晶體結構中。
  14. 如申請專利範圍第13項所述之方法，其中該反應氣體選自由O2 、N2 O、NO2 、NH3 、N2 、O3 、CO和CO2 所組成的群組。
  15. 如申請專利範圍第13項所述之方法，其中該無氫含矽層為一薄膜電晶體元件中之一鈍化層、一閘極絕緣層、或一蝕刻終止層。
  16. 如申請專利範圍第13項所述之方法，其中該無氫含矽層是一介面層，該介面層經設置而與形成於一薄膜電晶體元件中之一活化層或一源極-汲極金屬電極層相鄰。
  17. 一種在一薄膜電晶體中形成一無氫含矽層的方法，包含：提供一基板到一處理室，該基板上形成有一活化層，其中該活化層選自由a-IGZO(非晶氧化銦鎵鋅)、InGaZnON、ZnO、ZnON、ZnSnO、CdSnO、GaSnO、TiSnO、CuAlO、SrCuO、LaCuOS、GaN、InGaN、AlGaN及InGaAlN所組成的群組；供應一氣體混合物至一電漿增強化學氣相沉積室內，該氣體混合物包含一無氫含矽氣體和一反應氣體，其中該無氫含矽氣體選自由SiCl4 及Si2 Cl6 所組成的群組，其中以約20至約60之間的一氣流比例(以容積計)供應該無氫含矽氣體與該反應氣體；以及於該氣體混合物存在下，在設置於該基板上之該活化層上形成一無氫含矽層。
  18. 如申請專利範圍第17項所述之方法，其中該反應氣體選自由O2 、N2 O、NO2 、NH3 、N2 、O3 、CO和CO2 所 組成的群組。
TW100128902A 2010-08-20 2011-08-12 形成無氫含矽介電層的方法 TWI514475B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US37564310P 2010-08-20 2010-08-20

Publications (2)

Publication Number Publication Date
TW201234479A TW201234479A (en) 2012-08-16
TWI514475B true TWI514475B (zh) 2015-12-21

Family

ID=45594401

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100128902A TWI514475B (zh) 2010-08-20 2011-08-12 形成無氫含矽介電層的方法

Country Status (5)

Country Link
US (1) US9123707B2 (zh)
KR (1) KR20140002616A (zh)
CN (1) CN103098185B (zh)
TW (1) TWI514475B (zh)
WO (1) WO2012024114A2 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483344B (zh) * 2011-11-28 2015-05-01 友達光電股份有限公司 陣列基板及其製作方法
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
KR20140138272A (ko) 2012-03-09 2014-12-03 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 디스플레이 디바이스를 위한 배리어 물질
KR101980195B1 (ko) * 2012-05-16 2019-05-21 삼성전자주식회사 황 도핑 징크옥시 나이트라이드 채널층을 가진 트랜지스터 및 그 제조방법
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101975929B1 (ko) * 2012-06-29 2019-05-09 삼성전자주식회사 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
JP5673627B2 (ja) * 2012-08-03 2015-02-18 トヨタ自動車株式会社 半導体装置及びその製造方法
CN102891108B (zh) * 2012-10-24 2015-12-02 京东方科技集团股份有限公司 一种阵列基板的制造方法
CN103887343B (zh) 2012-12-21 2017-06-09 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
JP2016510171A (ja) * 2013-03-01 2016-04-04 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 金属酸化物ｔｆｔの安定性向上
CN105009297B (zh) 2013-03-12 2019-06-14 应用材料公司 用于金属氧化物半导体薄膜晶体管的介电薄膜的针孔评估方法
JP6232219B2 (ja) * 2013-06-28 2017-11-15 東京エレクトロン株式会社 多層保護膜の形成方法
CN104282567B (zh) * 2013-07-05 2017-05-03 上海和辉光电有限公司 制造igzo层和tft的方法
US20150167160A1 (en) * 2013-12-16 2015-06-18 Applied Materials, Inc. Enabling radical-based deposition of dielectric films
KR102230301B1 (ko) 2014-01-06 2021-03-22 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6412322B2 (ja) * 2014-03-13 2018-10-24 東京エレクトロン株式会社 半導体デバイス、その製造方法、及びその製造装置
US9607825B2 (en) * 2014-04-08 2017-03-28 International Business Machines Corporation Hydrogen-free silicon-based deposited dielectric films for nano device fabrication
CN104167449B (zh) * 2014-08-05 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
TWI592063B (zh) * 2014-09-30 2017-07-11 矽品精密工業股份有限公司 線路結構及其製法
TWI567823B (zh) * 2014-12-22 2017-01-21 群創光電股份有限公司 顯示面板與其製造方法
US9490116B2 (en) 2015-01-09 2016-11-08 Applied Materials, Inc. Gate stack materials for semiconductor applications for lithographic overlay improvement
JP6523071B2 (ja) * 2015-06-19 2019-05-29 東京エレクトロン株式会社 プラズマを用いた成膜方法
JP2017092299A (ja) * 2015-11-12 2017-05-25 株式会社 オルタステクノロジー 薄膜トランジスタ
US10134878B2 (en) 2016-01-14 2018-11-20 Applied Materials, Inc. Oxygen vacancy of IGZO passivation by fluorine treatment
JP6689140B2 (ja) * 2016-06-17 2020-04-28 東京エレクトロン株式会社 成膜方法およびｔｆｔの製造方法
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
US11646237B2 (en) * 2020-01-19 2023-05-09 Applied Materials, Inc. Methods and apparatuses for depositing amorphous silicon atop metal oxide
TWI823050B (zh) * 2020-02-19 2023-11-21 美商應用材料股份有限公司 無氫二氧化矽
KR102764209B1 (ko) * 2020-02-24 2025-02-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 장치 및 이의 제조 방법
US20220278127A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Memory Structures And Method Of Forming The Same
CN120604318A (zh) * 2022-12-01 2025-09-05 周星工程股份有限公司 半导体装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184315A1 (en) * 2008-01-18 2009-07-23 Je-Hun Lee Thin film transistor array substrate having improved electrical characteristics and method of manufacturing the same
US20100087052A1 (en) * 2008-10-08 2010-04-08 Applied Materials, Inc. Dopant activation anneal to achieve less dopant diffusion (better usj profile) and higher activation percentage

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630413B2 (en) * 2000-04-28 2003-10-07 Asm Japan K.K. CVD syntheses of silicon nitride materials
EP1747577A2 (en) * 2004-04-30 2007-01-31 Nanosys, Inc. Systems and methods for nanowire growth and harvesting
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184315A1 (en) * 2008-01-18 2009-07-23 Je-Hun Lee Thin film transistor array substrate having improved electrical characteristics and method of manufacturing the same
US20100087052A1 (en) * 2008-10-08 2010-04-08 Applied Materials, Inc. Dopant activation anneal to achieve less dopant diffusion (better usj profile) and higher activation percentage

Also Published As

Publication number Publication date
US9123707B2 (en) 2015-09-01
WO2012024114A3 (en) 2012-07-19
CN103098185A (zh) 2013-05-08
CN103098185B (zh) 2017-02-08
TW201234479A (en) 2012-08-16
US20120045904A1 (en) 2012-02-23
WO2012024114A2 (en) 2012-02-23
KR20140002616A (ko) 2014-01-08

Similar Documents

Publication Publication Date Title
TWI514475B (zh) 形成無氫含矽介電層的方法
CN103828061B (zh) 使用氩气稀释来沉积含硅层的方法
CN102007597B (zh) 低温薄膜晶体管工艺、装置特性和装置稳定性改进
WO2005104206A1 (en) Method of controlling the uniformity of pecvd-deposited thin films
TW200538575A (en) Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
JP2009278075A (ja) 薄膜トランジスタおよび薄膜トランジスタの作製方法
CN105144391A (zh) 金属氧化物tft稳定性改进
JP7642044B2 (ja) 薄膜トランジスタを形成する方法
US10224432B2 (en) Surface treatment process performed on devices for TFT applications
CN102723359A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
US10170569B2 (en) Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
US20170092492A1 (en) Methods for forming a silicon containing dielectric film using a gas mixture with ar gas dilusion
US10748759B2 (en) Methods for improved silicon nitride passivation films

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees