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CN104167449B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

薄膜晶体管及其制备方法、阵列基板和显示装置 Download PDF

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CN104167449B CN201410381849.8A CN201410381849A CN104167449B CN 104167449 B CN104167449 B CN 104167449B CN 201410381849 A CN201410381849 A CN 201410381849A CN 104167449 B CN104167449 B CN 104167449B
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Abstract

本发明提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。该薄膜晶体管的制备方法包括在衬底基板上形成栅极、栅绝缘层、有源区、源极和漏极，有源区采用ZnON材料形成，在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理，使薄膜晶体管工作时，栅绝缘层能持续地向有源区中补充氮元素，以使薄膜晶体管的亚阈值摆幅≤0.5mV/dec。该制备方法使栅绝缘层中的氮元素含量大大提高，由此使得在薄膜晶体管工作时，栅绝缘层能持续地向有源区中补充氮元素，从而大大提高了有源区中氮空位的迁移率，也即大大提高了有源区中载流子的迁移率，进而降低了薄膜晶体管的亚阈值摆幅，提升了薄膜晶体管的半导体特性。

Description

薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。
背景技术
薄膜晶体管(TFT)由于其良好的开关特性，目前已广泛应用于平板显示装置。
通常，薄膜晶体管包括栅极、有源区、源极和漏极，源极和漏极分设于有源区的两端且分别与有源区接触。当栅极电压高于其阈值电压时，源极和漏极通过有源区导通，载流子从源极流向漏极或者从漏极流向源极。
薄膜晶体管的有源区可以采用ZnON(锌氮氧化物)材料，ZnON材料在导电的过程中，其中的氮空位具有较高的迁移率，能够大大提高薄膜晶体管的导电性能，另外，由于ZnON材料相对于IGZO(铟镓锌氧化物)材料价格低廉，所以有源区采用ZnON材料能够大大降低薄膜晶体管的制备成本。
但是，形成有源区的ZnON材料中氮元素含量不同会导致不同的迁移率，而且在薄膜晶体管的导通过程中以及在显示装置的显示基板(如阵列基板)的ITO(铟锡氧化物)退火过程中，有源区会因为扩散效应导致其中的氮元素移动到相邻的栅绝缘层或钝化层中，从而降低了有源区中氮空位的迁移率，进而导致薄膜晶体管的亚阈值摆幅增大，亚阈值摆幅的增大会严重影响薄膜晶体管的半导体特性。
发明内容
本发明针对现有技术中存在的上述技术问题，提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。该薄膜晶体管的制备方法通过在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理，使栅绝缘层中的氮元素含量大大提高，由此使得在薄膜晶体管处于工作状态时，栅绝缘层能持续地向有源区中补充氮元素，从而大大提高了有源区中氮空位的迁移率，进而降低了薄膜晶体管的亚阈值摆幅，提升了薄膜晶体管的半导体特性。
本发明提供一种薄膜晶体管的制备方法，包括在衬底基板上形成栅极、栅绝缘层、有源区、源极和漏极，所述有源区采用ZnON材料形成，在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理，使所述薄膜晶体管处于工作状态时，所述栅绝缘层能持续地向所述有源区中补充氮元素，以使所述薄膜晶体管的亚阈值摆幅≤0.5mV/dec。
优选地，形成所述栅绝缘层包括分别形成第一栅绝缘层和第二栅绝缘层，所述第二栅绝缘层形成于所述第一栅绝缘层与所述有源区之间；所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述第一栅绝缘层；
按照SiNx为140～180sccm，N2为≥3500sccm，NH3为≥1400sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述第二栅绝缘层，其中，X的取值范围为1～4/3。
优选地，所述第一栅绝缘层的厚度范围为所述第二栅绝缘层的厚度范围为
优选地，所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
采用SiH4和NH3，并按照SiH4：NH3≤1：90的气体体积流量比沉积形成所述栅绝缘层。
优选地，所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
首先，按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述栅绝缘层，其中，X的取值范围为1～4/3；
然后，将NH3电离并将电离后产生的氮离子轰击到所述栅绝缘层的朝向所述有源区的表面。
优选地，所述栅绝缘层的厚度范围为
优选地，在形成所述有源区之后、并在形成所述源极和所述漏极之前，还包括形成刻蚀阻挡层，在所述刻蚀阻挡层中并对应所述有源区的两端形成第一过孔和第二过孔，所述源极通过所述第一过孔与所述有源区连接，所述漏极通过所述第二过孔与所述有源区连接。
优选地，所述有源区形成于所述栅极上方，或者，所述栅极形成于所述有源区上方。
本发明还提供一种薄膜晶体管，所述薄膜晶体管采用上述制备方法制成。
本发明还提供一种阵列基板，包括上述薄膜晶体管。
本发明还提供一种显示装置，包括上述阵列基板。
本发明的有益效果：本发明所提供的薄膜晶体管的制备方法，通过在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理，使栅绝缘层中的氮元素含量大大提高，由此使得在薄膜晶体管处于工作状态时，栅绝缘层能持续地向有源区中补充氮元素，并使补充的氮元素在有源区中处于有效导电位置，处于有效导电位置的氮元素大大提高了有源区中氮空位的迁移率，也即大大提高了有源区中载流子的迁移率，从而降低了薄膜晶体管的亚阈值摆幅，进而提升了薄膜晶体管的半导体特性。
本发明所提供的薄膜晶体管，通过采用上述制备方法，亚阈值摆幅大大降低，半导体特性也得到了极大提升。本发明所提供的阵列基板，通过采用上述薄膜晶体管，使该阵列基板的性能得到了进一步提升。本发明所提供的显示装置，通过采用上述阵列基板，进一步提升了该显示装置的性能。
附图说明
图1为本发明实施例1中形成栅极的步骤；
图2为本发明实施例1中形成第一栅绝缘层的步骤；
图3为本发明实施例1中形成第二栅绝缘层的步骤；
图4为本发明实施例1中形成有源区的步骤；
图5为本发明实施例1中形成刻蚀阻挡层、第一过孔和第二过孔的步骤；
图6为本发明实施例1中形成源极和漏极的步骤。
其中的附图标记说明：
1.衬底基板；2.栅极；3.栅绝缘层；31.第一栅绝缘层；32.第二栅绝缘层；4.有源区；5.源极；6.漏极；7.刻蚀阻挡层；8.第一过孔；9.第二过孔。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明所提供的一种薄膜晶体管及其制备方法、阵列基板和显示装置作进一步详细描述。
实施例1：
本实施例提供一种薄膜晶体管的制备方法，如图1-6所示，包括在衬底基板1上形成栅极2、栅绝缘层3、有源区4、源极5和漏极6，有源区4采用ZnON材料形成，在形成栅绝缘层3的同时对形成栅绝缘层3的材料进行控制处理，使薄膜晶体管处于工作状态时，栅绝缘层3能持续地向有源区4中补充氮元素，以使薄膜晶体管的亚阈值摆幅≤0.5mV/dec。
其中，亚阈值摆幅为半导体输出特性曲线中从关态(截止状态)到开态(导通状态)的这部分曲线的斜率，该斜率越小，表示薄膜晶体管从关态到开态的响应速度越快，相应地，亚阈值摆幅特性越好，薄膜晶体管的性能也越好；该斜率越大，表示薄膜晶体管从关态到开态的响应速度越慢，相应地，亚阈值摆幅特性较差，薄膜晶体管的性能也较差。
需要说明的是，薄膜晶体管的工作状态指薄膜晶体管处于线性状态和饱和状态。
本实施例中，有源区4形成于栅极2上方，且栅极2、栅绝缘层3、有源区4、源极5和漏极6依次形成在衬底基板1上，即本实施例中的薄膜晶体管为底栅型结构。栅极2、有源区4、源极5和漏极6采用传统的构图工艺形成，这里不再详述。
本实施例中，形成栅绝缘层3包括分别形成第一栅绝缘层31和第二栅绝缘层32，第二栅绝缘层32形成于第一栅绝缘层31与有源区4之间；在形成栅绝缘层3的同时对形成栅绝缘层3的材料进行控制处理具体包括：
按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成第一栅绝缘层31；按照SiNx为140～180sccm，N2为≥3500sccm，NH3为≥1400sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成第二栅绝缘层32。其中，X的取值范围为1～4/3。
第一栅绝缘层31和第二栅绝缘层32采用化学气相沉积方法形成。具体为：在化学气相沉积室内，按照上述气体体积流量充入氮气N2和氨气NH3，然后在该沉积氛围中按上述气体体积流量沉积SiNx层，最终形成氮元素含量不同的第一栅绝缘层31和第二栅绝缘层32。
由于第二栅绝缘层32紧贴有源区4，而且第二栅绝缘层32中氮元素含量相对较高，所以当薄膜晶体管处于工作状态时，第二栅绝缘层32中的氮元素能够持续地补充至有源区4中，并在有源区4中处于有效导电位置，处于有效导电位置的氮元素能够进一步提高有源区4中氮空位的迁移率，也即进一步提高了有源区4中载流子的迁移率，从而降低了薄膜晶体管的亚阈值摆幅，进而提升了薄膜晶体管的半导体特性。
需要说明的是，有效导电位置指ZnON材料的有源区4中有效空位的位置，当薄膜晶体管通电时，在栅极电场的作用下，处于有效空位位置的氮元素能够快速驱离该有效空位的位置，使有效空位的位置被让出来，从而使有源区4能够快速实现半空位导电。这使得薄膜晶体管在通电的情况下能够实现快速导通(即快速地从关态发展到开态)，不仅降低了薄膜晶体管的亚阈值摆幅，同时还提升了薄膜晶体管的半导体特性。
其中，第一栅绝缘层31的厚度范围为第二栅绝缘层32的厚度范围为如此设置，不仅使位于栅极2和有源区4之间的栅绝缘层3起到很好的绝缘作用，而且在薄膜晶体管处于工作状态时，能使栅绝缘层3持续地向有源区4中补充氮元素。
本实施例中，在形成有源区4之后、并在形成源极5和漏极6之前，还包括形成刻蚀阻挡层7，在刻蚀阻挡层7中并对应有源区4的两端形成第一过孔8和第二过孔9，源极5通过第一过孔8与有源区4连接，漏极6通过第二过孔9与有源区4连接。刻蚀阻挡层7能够在刻蚀形成源极5和漏极6时保护有源区4免受刻蚀损坏。
需要说明的是，在有源区4与源极5和漏极6之间也可以不形成刻蚀阻挡层，只要确保在刻蚀形成源极5和漏极6时不要对有源区4造成刻蚀损坏即可。
实施例2：
本实施例提供一种薄膜晶体管的制备方法，与实施例1不同的是，在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理具体包括：采用SiH4和NH3，并按照SiH4：NH3≤1：90的气体体积流量比沉积形成栅绝缘层。
本实施例中，栅绝缘层的厚度范围为
由于传统的栅绝缘层通常按照SiH4和NH3的气体体积流量比为1:30沉积形成，所以本实施例中SiH4和NH3的气体体积流量比能够使形成的栅绝缘层中的氮元素含量大大提高，从而在薄膜晶体管处于工作状态时，栅绝缘层中的氮元素能够持续地补充至有源区中，并在有源区中处于有效导电位置，处于有效导电位置的氮元素大大提高了有源区中氮空位的迁移率，也即大大提高了有源区中载流子的迁移率，从而降低了薄膜晶体管的亚阈值摆幅，提升了薄膜晶体管的半导体特性。
本实施例中薄膜晶体管的其他结构的制备方法与实施例1中相同，此处不再赘述。
实施例3：
本实施例提供一种薄膜晶体管的制备方法，与实施例1-2不同的是，在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理具体包括：
首先，按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成栅绝缘层，其中，X的取值范围为1～4/3；然后，将NH3电离并将电离后产生的氮离子轰击到栅绝缘层的朝向有源区的表面。
通常，轰击到栅绝缘层表面的氮离子的数量能够达到1015个/cm2以上，这能使栅绝缘层中氮元素的含量大大提高，从而在薄膜晶体管处于工作状态时，栅绝缘层中的氮元素能够持续地补充至有源区中，并在有源区中处于有效导电位置，处于有效导电位置的氮元素大大提高了有源区中氮空位的迁移率，也即大大提高了有源区中载流子的迁移率，从而降低了薄膜晶体管的亚阈值摆幅，提升了薄膜晶体管的半导体特性。
本实施例中薄膜晶体管的其他结构的制备方法与实施例1-2中的任一个相同，此处不再赘述。
实施例4：
本实施例提供一种薄膜晶体管的制备方法，与实施例1-3不同的是，栅极形成于有源区上方，即本实施例中的薄膜晶体管为顶栅型结构。
本实施例中薄膜晶体管的其他结构的制备方法与实施例1-3中的任一个相同，此处不再赘述。
实施例1-4的有益效果：实施例1-4中所提供的薄膜晶体管的制备方法，通过在形成栅绝缘层的同时对形成栅绝缘层的材料进行控制处理，使栅绝缘层中的氮元素含量大大提高，由此使得在薄膜晶体管处于工作状态时，栅绝缘层能持续地向有源区中补充氮元素，并使氮元素在有源区中处于有效导电位置，处于有效导电位置的氮元素大大提高了有源区中氮空位的迁移率，也即大大提高了有源区中载流子的迁移率，从而降低了薄膜晶体管的亚阈值摆幅，提升了薄膜晶体管的半导体特性。
实施例5：
本实施例提供一种薄膜晶体管，该薄膜晶体管采用实施例1-4任意一个中的制备方法制成。
通过采用实施例1-4任意一个中的制备方法制成的薄膜晶体管，亚阈值摆幅大大降低，半导体特性也得到了极大提升。
实施例6：
本实施例提供一种阵列基板，包括实施例5中的薄膜晶体管。
通过采用实施例5中的薄膜晶体管，使该阵列基板的性能得到了进一步提升。
实施例7：
本实施例提供一种显示装置，包括实施例6中的阵列基板。
通过采用实施例6中的阵列基板，进一步提升了该显示装置的性能。
本发明所提供的显示装置可以为，液晶面板、液晶电视、显示器、OLED面板、OLED电视、手机、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种薄膜晶体管的制备方法，包括在衬底基板上形成栅极、栅绝缘层、有源区、源极和漏极，所述有源区采用ZnON材料形成，其特征在于，在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理，使所述薄膜晶体管处于工作状态时，所述栅绝缘层能持续地向所述有源区中补充氮元素，以使所述薄膜晶体管的亚阈值摆幅≤0.5mV/dec；
形成所述栅绝缘层包括分别形成第一栅绝缘层和第二栅绝缘层，所述第二栅绝缘层形成于所述第一栅绝缘层与所述有源区之间；所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述第一栅绝缘层；
按照SiNx为140～180sccm，N2为≥3500sccm，NH3为≥1400sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述第二栅绝缘层，其中，X的取值范围为1～4/3；
或者，所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
采用SiH4和NH3，并按照SiH4：NH3≤1：90的气体体积流量比沉积形成所述栅绝缘层；
或者，所述在形成所述栅绝缘层的同时对形成所述栅绝缘层的材料进行控制处理具体包括：
首先，按照SiNx为140～180sccm，N2为1750～2250sccm，NH3为700～900sccm的气体体积流量提供气体SiNx、N2和NH3，以沉积形成所述栅绝缘层，其中，X的取值范围为1～4/3；
然后，将NH3电离并将电离后产生的氮离子轰击到所述栅绝缘层的朝向所述有源区的表面。
2.根据权利要求1所述的制备方法，其特征在于，所述第一栅绝缘层的厚度范围为所述第二栅绝缘层的厚度范围为
3.根据权利要求1所述的制备方法，其特征在于，所述栅绝缘层的厚度范围为
4.根据权利要求1所述的制备方法，其特征在于，在形成所述有源区之后、并在形成所述源极和所述漏极之前，还包括形成刻蚀阻挡层，在所述刻蚀阻挡层中并对应所述有源区的两端形成第一过孔和第二过孔，所述源极通过所述第一过孔与所述有源区连接，所述漏极通过所述第二过孔与所述有源区连接。
5.根据权利要求1所述的制备方法，其特征在于，所述有源区形成于所述栅极上方，或者，所述栅极形成于所述有源区上方。
6.一种薄膜晶体管，其特征在于，所述薄膜晶体管采用权利要求1-5任意一项所述的制备方法制成。
7.一种阵列基板，其特征在于，包括权利要求6所述的薄膜晶体管。
8.一种显示装置，其特征在于，包括权利要求7所述的阵列基板。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108615770B (zh) * 2018-03-19 2021-09-21 中国科学院微电子研究所 场效应晶体管与检波电路
KR102901006B1 (ko) * 2019-05-03 2025-12-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
WO2023123125A1 (zh) * 2021-12-29 2023-07-06 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3342666B2 (ja) * 1993-06-24 2002-11-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007054692A (ja) * 2005-08-22 2007-03-08 Sony Corp 光触媒およびその製造方法、ならびに光触媒フィルム
JP5500771B2 (ja) * 2006-12-05 2014-05-21 株式会社半導体エネルギー研究所 半導体装置及びマイクロプロセッサ
WO2008127469A2 (en) * 2006-12-15 2008-10-23 University Of South Carolina A novel fabrication technique for high frequency, high power group iii nitride electronic devices
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
CN101740365A (zh) * 2008-11-17 2010-06-16 中芯国际集成电路制造(上海)有限公司 制造半导体器件的方法
WO2012024114A2 (en) * 2010-08-20 2012-02-23 Applied Materials, Inc. Methods for forming a hydrogen free silicon containing dielectric film
US8669552B2 (en) * 2011-03-02 2014-03-11 Applied Materials, Inc. Offset electrode TFT structure
KR101963226B1 (ko) 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US10319862B2 (en) * 2012-03-09 2019-06-11 Versum Materials Us, Llc Barrier materials for display devices
US9536993B2 (en) * 2012-03-23 2017-01-03 Japan Science And Technology Agency Thin film transistor and method for manufacturing thin film transistor
US9038419B2 (en) * 2012-06-08 2015-05-26 Centre Luxembourgeois De Recherches Pour Le Verre Et La Ceramique S.A. (C.R.V.C.) Method of making heat treated coated article using carbon based coating and protective film
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR102205698B1 (ko) * 2013-08-29 2021-01-21 삼성전자주식회사 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
EP3010044B1 (en) * 2014-10-13 2019-02-13 IMEC vzw Layered structure of a p-TFET
US9324739B1 (en) * 2014-11-03 2016-04-26 Ishiang Shih Thin film transistors with metal oxynitride active channels for electronic displays

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