JP2009134794A - 半導体装置 - Google Patents

Abstract

【課題】簡易な構成で磁気抵抗素子のデータ書き換え特性の評価を正確に行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の電圧が供給される第１端と、第２端とを有し、データ書き込み時、磁気抵抗素子Ｓにデータを書き込むための書き込み電流が流れ、書き込み電流の方向が書き込みデータの論理値に依存しない書き込み電流線ＤＬと、書き込み電流線ＤＬの第２端に結合される第１導通電極と、第２の電圧が供給される第２導通電極とを有し、データ書き込み時、書き込み電流線ＤＬに書き込み電流を流すことにより、磁気抵抗素子Ｓの磁化に作用する磁場を発生するトランジスタＴＲＤと、第１の電圧が供給される第１のパッドＰＤ１と、第２の電圧が供給される第２のパッドＰＤ４と、半導体装置１０１が備える他の回路に第３の電圧を供給するための第３のパッドＰＤ２，ＰＤ３とを備える。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、磁気抵抗素子にデータを書き込むための電流を書き込み電流線に流すトランジスタを備えた半導体装置に関する。

ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant Magneto Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling Magneto Resistive）効果）を利用するＭＴＪ（Magnetic Tunneling Junction）素子等がＭＲＡＭに使用されている。

ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。

ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている。しかしながら、外部磁化反転法では、書き込み対象のメモリセルに対応するビット線およびデジット線のいずれか一方の配線上に位置する、書き込み対象でないメモリセル（以下、半選択状態のメモリセルとも称する。）の磁化が外部磁場の影響を受けて誤動作する場合がある。

このような問題点を解決する、メモリセルに対するデータ書き込み方法として、トグル方式が知られている。トグル方式では、磁化の向きが固定される強磁性体層である固定層と、磁化の向きを変化させることが可能な強磁性体層である自由層と、絶縁層とにより、ＭＴＪ素子が構成されている。そして、トグル方式における自由層はＳＡＦ（Synthetic Anti-Ferromagnetic coupling）構造である。すなわち、自由層は、互いに逆方向に磁化される１対の強磁性体層と、１対の強磁性体層の間に形成される非磁性体層とを含む。そして、自由層の磁化の向きを変更するためにビット線およびデジット線に電流を流して２つの磁場を発生する。ビット線およびデジット線に電流を流すタイミングをずらすことで、２つの磁場による合成磁化ベクトルの方向に１対の強磁性体層の磁化を追従させて回転し、磁化反転（トグル）させる。トグル方式では、一方の配線を流れる電流による磁場だけでは原理的に磁化反転（トグル）が起こらないことから、半選択状態のメモリセルの磁化が磁場の影響を受けて誤動作することを防止することができる。

たとえば、非特許文献１には、以下のようなＭＲＡＭが開示されている。すなわち、このＭＲＡＭは、ＭＴＪ素子と、ビット線と、デジット線と、ビット線ドライバと、デジット線ドライバとを備える。

ビット線は、ＭＴＪ素子の上方に配置される。また、ビット線は、データ書き込み時、書き込みデータの論理値に応じた方向に書き込み電流を流すための電流線として用いられる。ＭＴＪ素子は、その磁化容易軸がビット線に対して略垂直になるように配置される。

ビット線ドライバは、ビット線の両端に配置され、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含み、データ書き込み時、書き込みデータの論理値に応じた方向の書き込み電流をビット線に流す。

デジット線は、ＭＴＪ素子の下方に配置される。また、デジット線は、データ書き込み時に流される書き込み電流によってＭＴＪ素子の磁化困難軸方向に磁場が印加されるように、ＭＴＪ素子の磁化困難軸に対して略垂直に配置される。

デジット線ドライバは、データ書き込み時、デジット線に書き込み電流を流す。ここで、データ書き込み時にデジット線を通して流す書き込み電流の方向は、書き込みデータの論理値には依存しないため、ＭＲＡＭの通常の使用においては一方向である。このため、非特許文献１の図５に示されているように、デジット線の一方端にデジット線ドライバが接続され、他方端にビット線ドライバ等の他の回路と共通の電源電圧ＶＣＣが供給される。
Takaharu Tsuji et al. " A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ", 2004 Symposium on VLSI Circuits Digest of Technical Papers pp.450-453

ところで、ＭＴＪ素子のデータ書き換え特性は、たとえばＭＴＪ素子の磁化の向きを反転させるために必要な磁界の大きさを示すアステロイド曲線を用いて評価される。このアステロイド曲線の傾き度合いにより、ＭＴＪ素子、ビット線およびデジット線の位置関係のずれを測定する。そして、アステロイド曲線の傾きがこの位置関係のずれに起因するものであるか、あるいはＭＴＪ素子の固定層からの磁場漏れ等に起因するものであるかを正確に判別するためには、デジット線を通して双方向の電流を流し、両方向の電流に対応するアステロイド曲線を描くことが好ましい。

しかしながら、非特許文献１記載のＭＲＡＭでは、上記のような構成により、デジット線を通して一方向にしか電流を流すことができないため、アステロイド曲線の傾きの要因を正確に判別することができない。また、デジット線ドライバをビット線ドライバと同様の構成とすることによりデジット線を通して双方向の電流を流すことは可能ではあるが、トランジスタの増加によりレイアウト面積が増大してしまう。

それゆえに、本発明の目的は、簡易な構成で磁気抵抗素子のデータ書き換え特性の評価を正確に行なうことが可能な半導体装置を提供することである。

本発明の一実施例の形態の半導体装置は、要約すれば、書き込み電流の方向が書き込みデータの論理値に依存しない書き込み電流線と、書き込み電流線の第２端に結合される第１導通電極と、第２導通電極とを有し、データ書き込み時、書き込み電流線に書き込み電流を流すことにより、磁気抵抗素子の磁化に作用する磁場を発生するトランジスタとを備える。そして、書き込み電流線の第１端およびトランジスタの第２導通電極は、半導体装置における他の回路に接続されるノードとは電気的に分離されている。

本発明の一実施例の形態によれば、書き込み電流を両方向に設定することができ、かつ書き込み電流の方向に関わらず、半導体装置における他の回路を正常に動作させることができる。

したがって、簡易な構成で磁気抵抗素子のデータ書き換え特性の評価を正確に行なうことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。

図１を参照して、半導体装置１０１は、たとえばＭＲＡＭであり、制御信号ＣＭＤに応答して半導体装置１０１の全体の動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０，２１と、列デコーダ２５と、読み出し／書き込み制御回路３０，３５と、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。

なお、以下においては、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。

行選択回路２０，２１は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。

読み出し／書き込み制御回路３０，３５は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行なう。また、読み出し／書き込み制御回路３０，３５は、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとして外部に出力する。

ワード線ＷＬ、デジット線ＤＬおよびソース線ＳＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬは、メモリセル列に対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。

図２は、本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。図２において紙面縦方向がメモリセル行に対応し、紙面横方向がメモリセル列に対応している。

図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。

図２においては、代表的に、メモリセルＭＣ０〜ＭＣ５、メモリセル列に対応して設けられたビット線ＢＬ０〜ＢＬ２、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ０〜ＷＬ３、デジット線ＤＬ０，ＤＬ１およびソース線ＳＬが示されている。

メモリセルＭＣ０〜ＭＣ５は、ＭＴＪ素子（磁気抵抗素子）Ｓ０〜Ｓ５と、セルトランジスタＴＲＳ０〜ＴＲＳ５とをそれぞれ含む。

行選択回路２０は、デジット線ドライバＤＬＤＶを含む。デジット線ドライバＤＬＤＶは、ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１を含む。行選択回路２１は、電源電圧ＶＣＣが供給される電源ノードＶＣＣに接続される。ここで、ＮチャネルＭＯＳトランジスタはＰチャネルＭＯＳトランジスタと比べてゲート幅あたりの電流駆動能力が大きいため、小さいレイアウト面積で比較的多くの電流をデジット線ＤＬに流すことができる。しかしながら、デジット線ドライバＤＬＤＶが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを含む構成とすることも可能である。

読み出し／書き込み制御回路３０は、ビット線ドライバＢＬＤＶ１を含む。読み出し／書き込み制御回路３５は、ビット線ドライバＢＬＤＶ２と、データ読み出し回路ＲＤＣ１，ＲＤＣ２とを含む。ビット線ドライバＢＬＤＶ１は、ＰチャネルＭＯＳトランジスタＴＲＢ０，ＴＲＢ４，ＴＲＢ８と、ＮチャネルＭＯＳトランジスタＴＲＢ１，ＴＲＢ５，ＴＲＢ９とを含む。ビット線ドライバＢＬＤＶ２は、ＰチャネルＭＯＳトランジスタＴＲＢ２，ＴＲＢ６，ＴＲＢ１０と、ＮチャネルＭＯＳトランジスタＴＲＢ３，ＴＲＢ７，ＴＲＢ１１とを含む。

以下、ＭＴＪ素子Ｓ０〜Ｓ５の各々をＭＴＪ素子Ｓと称し、セルトランジスタＴＲＳ０〜ＴＲＳ５の各々をセルトランジスタＴＲＳと称し、ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１の各々をＮチャネルＭＯＳトランジスタＴＲＤと称し、ＮチャネルＭＯＳトランジスタＴＲＢ１，ＴＲＢ３，ＴＲＢ５，ＴＲＢ７，ＴＲＢ９，ＴＲＢ１１の各々をＮチャネルＭＯＳトランジスタＴＲＢと称し、ＰチャネルＭＯＳトランジスタＴＲＢ０，ＴＲＢ２，ＴＲＢ４，ＴＲＢ６，ＴＲＢ８，ＴＲＢ１０の各々をＰチャネルＭＯＳトランジスタＴＲＢと称する場合がある。

デジット線ＤＬ０，ＤＬ１は、電源ノードＶＣＣに接続される第１端と、第２端とを有する。デジット線ＤＬ０，ＤＬ１には、データ書き込み時、メモリセルＭＣにデータを書き込むための書き込み電流ＩＷＤＬが流れる。また、書き込み電流ＩＷＤＬの方向は書き込みデータの論理値に依存しない。

デジット線ドライバＤＬＤＶにおいて、ＮチャネルＭＯＳトランジスタＴＲＤ０は、デジット線ＤＬ０の第２端に接続されるドレインと、接地電圧ＤＬＶＳＳが供給される接地ノードＤＬＶＳＳに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＴＲＤ１は、デジット線ＤＬ１の第２端に接続されるドレインと、接地ノードＤＬＶＳＳに接続されるソースとを有する。

ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１は、データ書き込み時、デジット線ＤＬ０，ＤＬ１に書き込み電流ＩＷＤＬを流すことにより、ＭＴＪ素子Ｓ０〜Ｓ５の磁化に作用するデータ書き込み磁場を発生する。

ビット線ドライバＢＬＤＶ１において、ＰチャネルＭＯＳトランジスタＴＲＢ０は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ１は、接地電圧ＶＳＳが供給される接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ０のゲートに接続されるゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ４は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ５は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ４のゲートに接続されるゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ８は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ９は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ８のゲートに接続されるゲートとを有する。

ビット線ドライバＢＬＤＶ２において、ＰチャネルＭＯＳトランジスタＴＲＢ２は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ３は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ２のゲートに接続されるゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ６は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ７は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ６のゲートに接続されるゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ１０は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ１１は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ＰチャネルＭＯＳトランジスタＴＲＢ１０のゲートに接続されるゲートとを有する。

メモリセルＭＣ０において、ＭＴＪ素子Ｓ０は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ０は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ０の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ１において、ＭＴＪ素子Ｓ１は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ１は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ１の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ２において、ＭＴＪ素子Ｓ２は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ２は、ワード線ＷＬ１に接続されるゲートと、ＭＴＪ素子Ｓ２の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ３において、ＭＴＪ素子Ｓ３は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ３は、ワード線ＷＬ３に接続されるゲートと、ＭＴＪ素子Ｓ３の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ４において、ＭＴＪ素子Ｓ４は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ４は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ４の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ５において、ＭＴＪ素子Ｓ５は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ５は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ５の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。

データ読み出し回路ＲＤＣ１は、ビット線ＢＬ０，ＢＬ１に接続される。データ読み出し回路ＲＤＣ２は、ビット線ＢＬ２に接続される。また、ソース線ＳＬは、接地ノードＶＳＳに接続される。

ＭＴＪ素子Ｓは、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する。

デジット線ドライバＤＬＤＶは、データ書き込み時、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、デジット線ＤＬ０，ＤＬ１を通してそれぞれ書き込み電流ＩＷＤＬを流す。

より詳細には、データ書き込み時、選択メモリセル行に対応するＮチャネルＭＯＳトランジスタＴＲＤは、ゲートに論理ハイレベルの電圧を受けてオンすることにより、選択メモリセル行に対応するデジット線ＤＬを通して電源ノードＶＣＣから接地ノードＤＬＶＳＳの方向に書き込み電流ＩＷＤＬを流す。

ビット線ドライバＢＬＤＶ１，ＢＬＤＶ２は、データ書き込み時、列デコーダ２５による列選択結果に基づいて、接地ノードＶＳＳから供給される接地電圧ＶＳＳおよび電源ノードＶＤＤから供給される電源電圧ＶＤＤを用いてビット線ＢＬ０〜ＢＬ２を通して書き込み電流ＩＷＢＬを流す。ビット線ドライバＢＬＤＶ１，ＢＬＤＶ２は、メモリセルＭＣ０〜ＭＣ５にデータを書き込むための書き込み電流ＩＷＢＬをビット線ＢＬ０〜ＢＬ２に流し、書き込みデータの論理値に応じた方向に書き込み電流ＩＷＢＬを流す。

より詳細には、たとえば書き込みデータの論理値が”０”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。そうすると、ビット線ＢＬを通してビット線ドライバＢＬＤＶ２からビット線ドライバＢＬＤＶ１の方向に書き込み電流ＩＷＢＬが流れる。

一方、書き込みデータの論理値が”１”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。そうすると、ビット線ＢＬを通してビット線ドライバＢＬＤＶ１からビット線ドライバＢＬＤＶ２の方向に書き込み電流ＩＷＢＬが流れる。

また、ワード線ＷＬ０〜ＷＬ３は、データ読み出し時、行選択回路２０，２１による行選択結果に基づいて論理ハイレベルに駆動される。そして、選択メモリセル行に対応するセルトランジスタＴＲＳは、ゲートに論理ハイレベルの電圧を受けてオンする。そして、データ読み出し回路ＲＤＣは、選択メモリセル列に対応するビット線ＢＬ、選択メモリセル行および選択メモリセル列に対応するＭＴＪ素子Ｓ、オン状態のセルトランジスタＴＲＳを介してソース線ＳＬへ読み出し電流ＩＲを流す。データ読み出し回路ＲＤＣは、この読み出し電流ＩＲの電流量に基づいて、選択メモリセル行および選択メモリセル列に対応するメモリセルＭＣの記憶データを読み出す。

図３は、本発明の実施の形態に係る半導体装置のデータ書き換え特性の評価時に外部から供給される電圧および電圧供給用パッドを示す図である。

図３を参照して、半導体装置１０１は、半導体チップＣＰ上に配置されたパッドＰＤ１〜ＰＤ４を備える。

パッドＰＤ１には、外部電源ＰＳＶ１からの電圧Ｖ１が供給される。パッドＰＤ１は、電源ノードＶＣＣに接続される。

パッドＰＤ２には、外部電源ＰＳからの電圧Ｖ２が供給される。パッドＰＤ２は、電源ノードＶＤＤに接続される。

パッドＰＤ３には、接地電圧ＶＳＳが供給される。パッドＰＤ３は、接地ノードＶＳＳに接続される。

パッドＰＤ４には、外部電源ＰＳＶ２からの電圧Ｖ３が供給される。パッドＰＤ４は、接地ノードＤＬＶＳＳに接続される。

次に、本発明の実施の形態に係る半導体装置における、アステロイド曲線を用いた評価について説明する。

図４は、本発明の実施の形態に係る半導体装置における、ＭＴＪ素子、ビット線およびデジット線の位置関係の一例を示す図である。図５は、図４で示す位置関係の場合において測定されたアステロイド曲線を示す図である。図６は、本発明の実施の形態に係る半導体装置における、ＭＴＪ素子、ビット線およびデジット線の位置関係の一例を示す図である。図７は、図６で示す位置関係の場合において測定されたアステロイド曲線を示す図である。

まず、曲線ＬＮ１，ＬＮ２を得る場合には、半導体装置１０１の通常使用と同様に、パッドＰＤ１には電源電圧ＶＣＣが供給され、パッドＰＤ２には電源電圧ＶＤＤが供給され、パッドＰＤ３には接地電圧ＶＳＳが供給され、パッドＰＤ４には接地電圧ＶＳＳが供給される。この場合、選択メモリセル行に対応するデジット線ＤＬを通して電源ノードＶＣＣから接地ノードＤＬＶＳＳの方向に書き込み電流ＩＷＤＬが流れる。

次に、曲線ＬＮ３，ＬＮ４を得る場合には、パッドＰＤ１には接地電圧ＶＳＳが供給され、パッドＰＤ２には電源電圧ＶＤＤが供給され、パッドＰＤ３には接地電圧ＶＳＳが供給され、パッドＰＤ４には電源電圧ＶＣＣが供給される。ここで、電源電圧ＶＣＣは正電圧であり、デジット線ＤＬの寄生抵抗等を考慮した電圧値に設定される。この場合、選択メモリセル行に対応するデジット線ＤＬを通して接地ノードＤＬＶＳＳから電源ノードＶＣＣの方向に書き込み電流ＩＷＤＬが流れる。

図４に示すように、ＭＴＪ素子Ｓ、ビット線ＢＬおよびデジット線ＤＬの位置関係が正常である場合、すなわちＭＴＪ素子の磁化困難軸がデジット線ＤＬに対して略垂直であり、かつビット線ＢＬに対して略平行である場合には、図５に示すように、書き込み電流ＩＷＢＬの軸および書き込み電流ＩＷＤＬの軸について互いに対称な曲線ＬＮ１〜ＬＮ４が得られる。

一方、図６に示すように、ＭＴＪ素子Ｓ、ビット線ＢＬおよびデジット線ＤＬの位置関係にずれが生じている場合、すなわちＭＴＪ素子の磁化困難軸がデジット線ＤＬに対して略垂直でなく、かつビット線ＢＬに対して略平行でない場合には、図７に示すように、書き込み電流ＩＷＢＬの軸および書き込み電流ＩＷＤＬの軸について互いに非対称な曲線ＬＮ１〜ＬＮ４が得られる。

ここで、ＭＴＪ素子Ｓ、ビット線ＢＬおよびデジット線ＤＬの位置関係は正常であるが、ＭＴＪ素子の固定層からの磁場漏れ等がある場合には、たとえば曲線ＬＮ１〜ＬＮ４のうち、曲線ＬＮ１，ＬＮ２は書き込み電流ＩＷＤＬの軸について互いに対象であるが、曲線ＬＮ１，ＬＮ２と曲線ＬＮ３，ＬＮ４とは書き込み電流ＩＷＢＬの軸について互いに非対称になる。この場合、曲線ＬＮ１，ＬＮ２のみでは、アステロイド曲線の傾きがＭＴＪ素子、ビット線ＢＬおよびデジット線ＤＬの位置関係のずれに起因するものであるか、あるいはＭＴＪ素子の固定層からの磁場漏れ等に起因するものであるかを判別することは困難である。

しかしながら、本発明の実施の形態に係る半導体装置では、選択メモリセル行に対応するデジット線ＤＬを通して通常使用とは逆方向である接地ノードＤＬＶＳＳから電源ノードＶＣＣの方向に書き込み電流ＩＷＤＬを流すことができる。このような構成により、曲線ＬＮ１，ＬＮ２だけでなく曲線ＬＮ３，ＬＮ４を得ることができるため、アステロイド曲線の傾きがＭＴＪ素子、ビット線ＢＬおよびデジット線ＤＬの位置関係のずれに起因するものであるか、あるいはＭＴＪ素子の固定層からの磁場漏れ等に起因するものであるかを正確に判別することができる。

本発明の実施の形態に係る半導体装置では、デジット線ドライバＤＬＤＶにおけるＮチャネルＭＯＳトランジスタＴＲＤのソースに接続される電源配線は、ビット線ドライバＢＬＤＶ等の半導体装置１０１における他の回路に含まれるトランジスタの導通電極に接続される電源配線と異なる。すなわち、接地ノードＤＬＶＳＳは、半導体装置１０１における他の回路に接続される電源ノードとは電気的に分離されており、接地ノードＤＬＶＳＳへの供給電圧とＮチャネルＭＯＳトランジスタＴＲＤ以外の他の回路への供給電圧とは別個に設定可能である。このような構成により、デジット線ドライバＤＬＤＶに供給される電圧の設定に関わらず、デジット線ドライバＤＬＤＶ以外の回路を正常に動作させることができる。

また、本発明の実施の形態に係る半導体装置では、デジット線ドライバＤＬＤＶは、デジット線ＤＬごとに１個のＮチャネルＭＯＳトランジスタを含む構成であることから、デジット線ドライバをビット線ドライバと同様の構成とする必要がなく、レイアウト面積の増大を防ぐことができる。

したがって、本発明の実施の形態に係る半導体装置では、簡易な構成で磁気抵抗素子のデータ書き換え特性の評価を正確に行なうことができる。

図８は、本発明の実施の形態に係る半導体装置において、完成した半導体パッケージを示す平面図である。図９は、本発明の実施の形態に係る半導体装置において、完成した半導体パッケージを示す断面図である。

図８および図９を参照して、半導体装置１０１は、半導体チップＣＰと、アウターリード（外部端子）ＯＲと、インナーリードＩＲと、ダイパッドＤＰとを含む。ダイパッドＤＰは、接地電位用の電極としても機能する。半導体チップＣＰは、ダイパッドＤＰ上に接着（ダイボンディング）されている。

半導体チップＣＰにおけるボンディングパッドとインナーリードＩＲとにボンディングワイヤＷＲが接着されている、すなわちワイヤボンディングされている。なお、インナーリードＩＲおよびアウターリードＯＲはボンディングされていてもよいし、一体化されていてもよい。

半導体チップＣＰは、たとえば、トランスファーモールディング法によって樹脂封止されている。また、アウターリードＯＲがすずを主成分とする鉛フリーメッキ等でめっき処理されている。アウターリードＯＲは、折り曲げ加工がなされている。

ボンディングパッドＰＤ１は、外部端子ＥＸＴ１に接続されている。ボンディングパッドＰＤ２は、外部端子ＥＸＴ２に接続されている。ボンディングパッドＰＤ３，ＰＤ４は、外部端子ＥＸＴ３に共通に接続されている。

ここで、シリコンウエハ上に半導体チップが搭載されている状態においてＭＴＪ素子の評価を行なう一方で、シリコンウエハ上の半導体チップをダイシング等してパッケージ化された図８および図９で示すような状態ではＭＴＪ素子の評価を行なわない場合がある。

この場合、パッドＰＤ４は、ＭＴＪ素子の評価時においては電源電圧および接地電圧の両方を供給する必要があるが、ＭＴＪ素子の評価後においては、パッドＰＤ３と同じ接地電圧を供給すればよい。したがって、半導体パッケージを製造する際に、パッドＰＤ３，ＰＤ４を共通の外部端子ＥＸＴ３に接続することにより、半導体装置の外部端子の削減を図ることができる。

なお、半導体装置１０１の通常使用において、パッドＰＤ１にパッドＰＤ２と同じ電源電圧を供給してもよい場合には、パッドＰＤ１，ＰＤ２が共通の外部端子に接続される構成であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。 本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。 本発明の実施の形態に係る半導体装置のデータ書き換え特性の評価時に外部から供給される電圧および電圧供給用パッドを示す図である。 本発明の実施の形態に係る半導体装置における、ＭＴＪ素子、ビット線およびデジット線の位置関係の一例を示す図である。 図４で示す位置関係の場合において測定されたアステロイド曲線を示す図である。 本発明の実施の形態に係る半導体装置における、ＭＴＪ素子、ビット線およびデジット線の位置関係の一例を示す図である。 図６で示す位置関係の場合において測定されたアステロイド曲線を示す図である。 本発明の実施の形態に係る半導体装置において、完成した半導体パッケージを示す平面図である。 本発明の実施の形態に係る半導体装置において、完成した半導体パッケージを示す断面図である。

符号の説明

５ コントロール回路、１０ メモリアレイ、２０，２１ 行選択回路、２５ 列デコーダ、３０，３５ 読み出し／書き込み制御回路、４５，５０ 行ドライバ、１０１ 半導体装置、ＷＬ，ＷＬ０〜ＷＬ３ ワード線、ＤＬ，ＤＬ０，ＤＬ１ デジット線、ＢＬ，ＢＬ０〜ＢＬ２ ビット線、ＳＬ ソース線、ＭＣ０〜ＭＣ５，ＭＣ メモリセル、Ｓ０〜Ｓ５，Ｓ ＭＴＪ素子（磁気抵抗素子）、ＴＲＳ０〜ＴＲＳ５，ＴＲＳ セルトランジスタ、ＤＬＤＶ デジット線ドライバ、ＴＲＤ０，ＴＲＤ１，ＴＲＤ ＮチャネルＭＯＳトランジスタ、ＢＬＤＶ１，ＢＬＤＶ２ ビット線ドライバ、ＲＤＣ データ読み出し回路、ＴＲＢ０，ＴＲＢ４，ＴＲＢ８，ＴＲＢ２，ＴＲＢ６，ＴＲＢ１０，ＴＲＢ ＰチャネルＭＯＳトランジスタ、ＴＲＢ１，ＴＲＢ５，ＴＲＢ９，ＴＲＢ３，ＴＲＢ７，ＴＲＢ１１，ＴＲＢ ＮチャネルＭＯＳトランジスタ。

Claims (3)

1. 半導体装置であって、
   記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する磁気抵抗素子と、
   第１の電圧が供給される第１端と、第２端とを有し、データ書き込み時、前記磁気抵抗素子にデータを書き込むための第１の書き込み電流が流れ、前記第１の書き込み電流の方向が書き込みデータの論理値に依存しない第１の書き込み電流線と、
   前記第１の書き込み電流線の第２端に結合される第１導通電極と、第２の電圧が供給される第２導通電極とを有し、データ書き込み時、前記第１の書き込み電流線に前記書き込み電流を流すことにより、前記磁気抵抗素子の磁化に作用する磁場を発生するトランジスタと、
   前記第１の電圧が供給される第１のパッドと、
   前記第２の電圧が供給される第２のパッドと、
   前記半導体装置が備える他の回路に第３の電圧を供給するための第３のパッドとを備える半導体装置。
2. 前記半導体装置は、さらに、
   前記第１のパッドおよび前記第２のパッドのいずれか一方と、前記第３のパッドとが共通に接続される外部端子を備える請求項１記載の半導体装置。
3. 前記第１の書き込み電流線は、前記磁気抵抗素子の磁化困難軸に対して略垂直に配置され、
   前記半導体装置は、さらに、
   前記第１の書き込み電流線に対して略垂直に配置された第２の書き込み電流線と、
   供給される前記第３の電圧に基づいて、前記磁気抵抗素子にデータを書き込むための第２の書き込み電流を前記第２の書き込み電流線に流し、書き込みデータの論理値に応じた方向に前記第２の書き込み電流を流すドライバとを備える請求項１記載の半導体装置。

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