[go: up one dir, main page]

TWI512975B - 本體接觸之混合表面的絕緣體上半導體元件 - Google Patents

本體接觸之混合表面的絕緣體上半導體元件 Download PDF

Info

Publication number
TWI512975B
TWI512975B TW098139753A TW98139753A TWI512975B TW I512975 B TWI512975 B TW I512975B TW 098139753 A TW098139753 A TW 098139753A TW 98139753 A TW98139753 A TW 98139753A TW I512975 B TWI512975 B TW I512975B
Authority
TW
Taiwan
Prior art keywords
semiconductor
region
sidewall
source region
fin
Prior art date
Application number
TW098139753A
Other languages
English (en)
Other versions
TW201036161A (en
Inventor
Brent A Anderson
Edward J Nowak
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW201036161A publication Critical patent/TW201036161A/zh
Application granted granted Critical
Publication of TWI512975B publication Critical patent/TWI512975B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本體接觸之混合表面的絕緣體上半導體元件
本發明係關於半導體元件，更特定而言係關於形成在絕緣體上半導體(SOI)基板上之本體接觸混合表面絕緣體上半導體(HSSOI)元件及其製造方法。
混合表面絕緣體上半導體(HSSOI)元件係指應用絕緣體上半導體(SOI)基板之頂半導體層的側壁而形成之半導體元件。HSSOI元件係應用平行於頂半導體層頂表面之半導體表面，在相同的SOI基板上形成為平面半導體元件。
HSSOI元件的電性性質顯示出一般SOI元件的特徵。更特定而言，浮動本體效應會對HSSOI元件的性能參數產生限制。最佳化HSSOI元件的功率與性能優勢時，一項重要因子係精確控制浮動本體之電壓。
本發明之一具體實施例提供一種混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)，其具有之本體與源極電性結合，藉以降低或消除HSSOI MOSFET的浮動本體效應。
根據本發明之一個態樣，絕緣體上半導體(SOI)基板之頂半導體層的一部分圖案化為具有實質垂直側壁之半導體鰭片。半導體鰭片本體區域的一部分暴露於兩源極區域間之半導體鰭片的頂表面上，此兩源極區域之導電類型摻雜與半導體鰭片之本體區域相反。金屬半導體合金部分直接形成於兩源極區域及兩源極區域間之暴露的本體區域的頂表面上。藉由離子植入可增加本體區域暴露的頂端部分之摻雜濃度，來對本體區域提供低電阻接觸。因而形成之混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)具有與源極區域電性結合之本體區域。
根據本發明之另一態樣提供一種半導體結構，其包含：一半導體鰭片，其具有一第一側壁、一第二側壁、及一實質水平的頂表面，且直接位於一絕緣層上，其中第一與第二側壁實質上彼此平行且實質上為垂直；一本體區域，其位於半導體鰭片內且具有一第一導電類型之摻雜，並且垂直鄰接絕緣層；一第一源極區域，其位於導體鰭片的一第一末端內且直接位於第一側壁上，並且具有一第二導電類型之摻雜，其中第二導電類型與第一導電類型相反；一第二源極區域，其位於半導體鰭片的第一末端內且直接位於第二側壁上，並且具有第二導電類型之摻雜；以及一金屬半導體合金部分，其鄰接第一源極區域、第二源極區域、及具有第一導電類型之摻雜且位於第一源極區域與第二源極區域間之半導體鰭片一部分之頂表面。
半導體結構可為一金氧半場效電晶體(MOSFET)，其具有直接位於第一側壁下方之一第一通道與直接位於第二側壁下方之一第二通道，其中電流分別沿著第一側壁與第二側壁之水平方向流動於第一通道與第二通道內。
根據本發明之另一態樣提供一種半導體結構的形成方法，其包含：形成一半導體鰭片，其具有一第一側壁、一第二側壁、及一實質水平的頂表面，且直接位於一絕緣層上並且具有一第一導電類型之摻雜，其中第一與第二側壁實質上彼此平行且實質上為垂直；直接在半導體鰭片之一第一末端內之第一側壁上形成一第一源極區域，其具有一第二導電類型之摻雜，其中第二導電類型與第一導電類型相反；直接在半導體鰭片之第一末端內的第二側壁上形成一第二源極區域，其具有第二導電類型之摻雜；以及直接在第一源極區域、第二源極區域、及具有第一導電類型之摻雜且位於第一源極區域與第二源極區域之間的半導體鰭片一部分的一頂表面上形成一金屬半導體合金部分。
本發明之一個具體實施例提供一種混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)，其本體對源極具有選擇性漏電，藉此最佳化HSSOI MOSFET的浮動本體效應。
根據本發明之一個態樣，絕緣體上半導體(SOI)基板之頂半導體層的一部分圖案化為具有實質垂直側壁之半導體鰭片。半導體鰭片本體區域的一部分暴露於兩源極區域之間半導體鰭片的頂表面上，此兩源極區域具有與半導體鰭片本體區域相反導電類型之摻雜。藉由數種方式之至少一者來形成一產生/重組區域。在一具體實施例中，藉由非晶化暴露的本體區域來形成具有高結晶缺陷密度之區域。金屬半導體合金部分直接形成在兩源極區域及兩源極區域間之重組區域上。藉由增加電子與電洞的重組速率，重組區域可增進本體區域內電荷的移除，藉此降低或消除浮動本體效應。或者，位於暴露的本體區域上方之金屬-半導體界面提供產生/重組中心。因而形成之混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)具有之本體區域較佳係增加對源極之漏電。此允許本體摻雜的增加，同時維持本體上對源極之低順向電壓。
根據本發明之另一態樣提供一種半導體結構，其包含：一半導體鰭片，其具有一第一側壁、一第二側壁、及一實質水平的頂表面，且直接位於一基板的絕緣層上，其中第一與第二側壁實質上彼此平行且實質上為垂直；一本體區域，其位於半導體鰭片內且具有一第一導電類型之摻雜，並且垂直鄰接絕緣層；一含重組中心之半導體區域，其直接位於實質水平的頂表面下方且包含具有第一導電類型之摻雜的一非晶化半導體材料；以及一金屬半導體合金部分，其鄰接含重組中心之半導體區域與位於半導體鰭片內且具有一第二導電類型之摻雜的至少一源極區域，其中第二導電類型與第一導電類型相反。
半導體結構更包含另一金屬半導體合金部分，其於第一側壁、第二側壁及末端壁處鄰接汲極區域。
第一源極區域可不鄰接第二源極區域，且可藉由本體區域而與第二源極區域隔開。或者，第一源極區域與第二源極區域可為一體且單一之架構。
根據本發明之另一態樣提供一種半導體結構的形成方法，其包含：形成一半導體鰭片，其具有一第一側壁、一第二側壁、及一實質水平的頂表面，且直接位於一絕緣層上並且具有一第一導電類型之摻雜，其中第一與第二側壁實質上彼此平行且實質上為垂直；直接在實質水平的頂表面下方形成一含重組中心之半導體區域，並且包含一非晶化半導體材料且具有第一導電類型之摻雜；以及直接在含重組中心之半導體區域與形成在半導體鰭片內且具有一第二導電類型之摻雜的至少一源極區域上形成一金屬半導體合金部分，其中第二導電類型與第一導電類型相反。
如上所述，本發明之具體實施例係關於形成在絕緣體上半導體(SOI)基板上的本體接觸之混合表面絕緣體上半導體(HSSOI)元件及其製造方法，其在此配合所附圖式加以說明。在圖式中，相同的元件符號或文字係用以代表相同或相等的元件。圖式並非以實際尺寸繪製。
參照圖1A至圖1F，一第一示範半導體結構包含處理基板6、絕緣層10、半導體鰭片18及介電質鰭片蓋體部分30。處理基板6、絕緣層10及半導體鰭片18之堆疊係藉由圖案化一絕緣體上半導體(SOI)基板的頂半導體層而形成。舉例而言，可應用包含處理基板6、絕緣層10及一頂半導體層之SOI。在此例中，絕緣層10係SOI基板的一嵌埋絕緣層，其垂直鄰接處理基板與頂半導體層。
處理基板6可包含一半導體材料、一絕緣材料或一金屬材料。舉例而言，處理基板可包含單晶半導體材料，例如矽。絕緣層10包含一介電質材料例如氧化矽或氮化矽，或者經摻雜或經破壞而成為實質上電性絕緣之半導體層。頂半導體層包含一半導體材料。較佳為，頂半導體材料包含一單晶半導體層材料，此頂半導體層整體內的原子間呈磊晶排列。半導體材料可選自(但不限於)矽、鍺、矽-鍺合金、矽碳合金、矽-鍺-碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料及其他的化合物半導體材料。舉例而言，半導體材料係包含單晶矽。頂半導體層的厚度係介於1nm至2000nm的範圍內，或可能為10nm至200nm，且一般介於約30nm至約120nm，然而在此也納入更小與更大的厚度。
頂半導體層內半導體材料可摻雜一第一導電類型之電性摻雜物。當第一導電類型為p型時，電性摻雜物可為p型摻雜物，例如硼(B)、鎵(Ga)及銦(In)至少其中之一；而當第一導電類型為n型時，電性摻雜物係n型摻雜物，例如磷(P)、砷(As)及銻(Sb)至少其中之一。一般而言，電性摻雜物的濃度係介於1.0×1013 atoms/cm3 至1.0×1020 atoms/cm3 之間，或可能介於1.0×1014 atoms/cm3 至1.0×1019 atoms/cm3 之間，然而在此也納入較低與較高的濃度。
頂半導體層在與其最上方表面的表面法線方向垂直的平面內具有一內建(built-in)應力。此外或另一方面，頂半導體層在沿其最上方表面的表面法線方向具有內建應力。本發明之具體實施例亦可實行於一混合基板之SOI部分，其含有塊材(bulk)部分與SOI部分。這些變化例皆明確地在此納入。
半導體層的頂表面係在晶向<100>之矽平面上，而側壁在<110>之矽平面上，電流為<110>方向。或者，頂表面係一<110>平面，其電流為<110>方向且側壁在<100>方向上。
一介電質鰭片蓋體層形成在頂半導體層的頂表面上。介電質鰭片蓋體層包含一介電質材料例如介電質氧化物、介電質氮化物或介電質氮氧化物。舉例而言，介電質鰭片蓋體層包含氮化矽或氧化矽。介電質鰭片蓋體層的厚度係介於0.5nm至1000nm之間，或可能介於5nm至100nm之間，且一般介於約15nm至約50nm之間，然而在此也納入更小與更大的厚度。介電質鰭片蓋體層係包含一單一同質介電質材料，或可包含由具有不同組成的至少兩種介電質材料所形成之垂直堆疊。
介電質鰭片蓋體層與頂半導體層之堆疊經微影圖案化以形成一側向絕緣結構，其包含半導體鰭片18與介電質鰭片蓋體部分30之垂直堆疊。具體而言，頂半導體層的剩餘部分構成半導體鰭片18，而介電質鰭片蓋體層的剩餘部分構成介電質鰭片蓋體部分30。
半導體鰭片18具有一對彼此平行的實質垂直側壁。其中該對實質垂直側壁之其中之一在此稱為「第一側壁」，而該對實質垂直側壁之其中另一在此稱為「第二側壁」。半導體鰭片18係具有另一對實質垂直側壁，其中在此稱為一第一末端壁與一第二末端壁。第一與第二末端壁皆與第一側壁與第二側壁接合。半導體鰭片18的第一側壁、第二側壁、第一末端壁及第二末端壁實質上與介電質鰭片蓋體部分30的側壁垂直一致。在所有標註有「B」的圖式中，以二維圖式呈現第一側壁位於半導體鰭片18的下側，而以二維圖式呈現第二側壁位於半導體鰭片18的上側。在所有標註有「C」的圖式中，以二維圖式呈現第一末端壁位於半導體鰭片18的左側，而以二維圖式呈現第二末端壁位於半導體鰭片18的右側。
參照圖2A至圖2F，閘極介電質40與一閘極導體50形成在半導體鰭片18與介電質鰭片蓋體部分30之堆疊上。在此為求簡潔而在圖2A至圖2F及後續所有圖式中皆省略底半導體層6，然應可推知在後續所有圖式中，底半導體層6係直接位於絕緣層10的下方。
閘極介電質40包含直接位於半導體鰭片18第一側壁上之第一閘極介電質與直接位於半導體鰭片18第二側壁上之第二閘極介電質。閘極介電質40係包含以半導體為基礎之介電質材料，例如氧化矽、氮化矽、氮氧化矽及/或其堆疊。以半導體為基礎之介電質材料係藉由半導體鰭片18暴露部分的熱轉化及/或化學氣相沉積(CVD，Chemical vapor deposition)所形成。或者，閘極介電質40係包含一高介電係數(high-k)之介電質材料，例如HfO2 、ZrO2 、La2 O3 、Al2 O3 、TiO2 、SrTiO3 、LaAlO3 、Y2 O3 、其合金及其矽化物。該等高介電係數之介電質材料係藉由此領域已習知的方法形成，舉例而言像是化學氣相沉積(CVD)、原子層沉積(ALD，Atomic layer deposition)、分子束磊晶(MBE，Molecular beam epitaxy)、脈衝式雷射沉積(PLD，Pulsed laser deposition)、液體源噴霧化學沉積(LSMCD，Liquid source misted chemical deposition)、物理氣相沉積(PVD，Physical vapor deposition)等。閘極介電質40的厚度係介於0.1nm至60nm，或以常見的介電質材料而言可能介於1nm至3nm，而以高介電係數之介電質材料而言可介於2nm至6nm，且係具有1nm至10nm等級或更低之有效氧化物厚度。
閘極導體50包含一傳導材料，例如經摻雜的半導體材料、傳導性金屬氮化物、金屬材料或其組合。示範之經摻雜的半導體材料包含經摻雜的多晶矽、經摻雜的含矽半導體合金等。示範之傳導性金屬氮化物包含但不限於TaN、TiN、TiAlN、其他的傳導性耐火金屬氮化物或其合金。示範之金屬材料包含元素金屬與中間金屬合金。閘極導體50的厚度(從介電質鰭片蓋體部分30的頂表面量測)係介於2nm至4000nm之間，或可能介於20nm至400nm之間，且一般介於約40nm至約200nm之間，然而在此也納入更小與更大的厚度。閘極導體50的厚度大於介電質鰭片蓋體部分30的厚度。
閘極介電質40與閘極導體50係藉由在半導體鰭片18暴露的表面上形成一閘極介電層、直接在閘極介電層上形成一閘極導體層、及微影圖案化閘極導體層與閘極介電層之堆疊而形成。閘極介電層係僅形成在半導體鰭片18的表面上，而不形成在介電質鰭片蓋體部分30的表面上(例如閘極介電層藉由半導體鰭片18的半導體材料之熱或電漿轉化而形成)，或係形成在半導體鰭片18的表面及介電質鰭片蓋體部分30的頂表面與側壁表面上(例如閘極介電層藉由一介電質材料之沉積而形成)。
閘極介電層與閘極導體之堆疊經微影圖案化，使得閘極介電層剩餘部分之閘極介電質40與閘極導體層剩餘部分之閘極導體50跨立在半導體鰭片18的中間部分，介於半導體鰭片18的之第一末端與半導體鰭片18的第二末端之間。因此，半導體鰭片18第一側壁的一部分、第二側壁的一部分及第一末端壁暴露在位於介電質鰭片蓋體部分30一側之半導體鰭片18的第一末端中，而半導體鰭片18第一側壁的另一部分、第二側壁的另一部分及第二末端壁暴露在位於介電質鰭片蓋體部分30另一側之半導體鰭片18的第二末端中。
閘極介電質40與閘極導體50在半導體鰭片18之第一與第二側壁平面內之水平方向上的寬度，即為第一示範半導體結構中所要形成之混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)的閘極長度。
視需要而定，可於此步驟實施環式離子植入及/或源極與汲極延伸離子植入，來形成環形區域(未顯示)及/或源極與汲極延伸區域(未顯示)。藉由共形介電層之沉積與異向蝕刻而在閘極導體50的側壁上形成閘極間隙壁55。位於閘極導體50側壁上之共形介電層的剩餘部分組成閘極間隙壁55。閘極間隙壁55係側向環繞閘極導體50。閘極間隙壁55鄰接介電質鰭片蓋體部分30的頂表面。閘極間隙壁55係提供一偏移(offset)，介於閘極導體50與後續欲形成之源極及汲極區域的邊緣之間。
根據閘極導體50暴露於閘極間隙壁55上方之側壁部分的高度對半導體鰭片18與介電質鰭片蓋體部分30之總高度的比例，一殘餘的介電質間隙壁(未顯示)可於或可不於半導體鰭片18的第一與第二側壁基部及第一與第二末端壁處形成。具體而言，若閘極導體50暴露於閘極間隙壁55上方之側壁部分的高度大於半導體鰭片18與介電質鰭片蓋體部分30之總高度，則沒有殘餘的介電質間隙壁可於半導體鰭片18的基部形成。若閘極導體50暴露於閘極間隙壁55上方之側壁部分的高度小於半導體鰭片18與介電質鰭片蓋體部分30之總高度，則與閘極間隙壁55一體形成之殘餘的介電質間隙壁可於半導體鰭片18的基部形成。殘餘的介電質間隙壁與閘極間隙壁55鄰接絕緣層10的頂表面。
參照圖3A至圖3F，實施源極與汲極離子植入以將第二導電類型之摻雜物植入到半導體鰭片18之第一末端中第一側壁部分、第一末端中第二側壁部分、第二末端中第一側壁部分、第二末端中第二側壁部分及第二末端壁內。第二導電類型與第一導電類型相反。舉例而言，若第一導電類型為p型，則第二導電類型為n型，且反之亦然。應用斜向離子植入將第二導電類型之摻雜物植入通過半導體鰭片18之第一與第二側壁及第二末端壁。斜向離子植入的方向示意說明於圖3A與圖3C中。閘極導體50與介電質鰭片蓋體部分30用作離子植入之遮罩結構。
第二導電類型之摻雜物的植入深度選定為小於半導體鰭片18寬度的一半。半導體鰭片18的寬度係指半導體鰭片18的第一側壁與第二側壁之間的距離。第一與第二源極區域62直接形成在第一末端處之第一側壁部分的下方與直接形成在第一末端處之第二側壁部分的下方。第一與第二源極區域62係由半導體鰭片18具有第一導電類型之摻雜、未受第二導電類型之摻雜物植入的部分隔開。因此，第一源極區域並不鄰接第二源極區域。半導體鰭片18中具有第一導電類型之摻雜的部分在此指稱本體區域20，其在本發明之具體實施例中用作HSSOI MOSFET的本體區域。第一與第二源極區域62各係具有實質上與閘極導體50之邊緣垂直一致的一邊緣。再者，第一與第二源極區域62各係分別鄰接第一與第二閘極介電質40的外圍部分。第一與第二源極區域62及第一與第二閘極介電質40之間的重疊可由閘極間隙壁55的厚度及/或斜向離子植入的傾斜角度加以調整。
汲極區域64係自第一閘極介電質的一邊緣延伸，跨過半導體鰭片18中第二末端上之第一側壁部分而至第二末端壁、跨過第二末端壁、跨過第二末端上之第二側壁而至第二閘極介電質的邊緣。汲極區域64係整體與單一架構，亦即，不需要實體顯現的界面來連接在一起成為單一連續體。汲極區域64包含鄰接第一側壁的部分、鄰接第二末端壁的第二部分及鄰接第二側壁的第三部分。汲極區域64與本體區域20之間的界面自介電質鰭片蓋體部分30的底表面延伸至絕緣層10的頂表面。汲極區域64與本體區域20之間的整個界面實質上係為垂直。汲極區域64在本發明之具體實施例中用作HSSOI MOSFET的汲極。汲極區域64係具有實質上與閘極導體50之邊緣垂直一致之邊緣。再者，汲極區域64係鄰接第一與第二閘極介電質40之每一個的周邊部分。汲極區域64與第一及/或第二閘極介電質40之間的重疊處可藉由應用一閘極間隙壁及/或藉由調整斜向離子植入的傾斜角度而加以調整。介電質鰭片蓋體部分30的底表面垂直鄰接汲極區域64與本體區域20。
一般而言，第一與第二源極區域62及汲極區域64係經重度摻雜，以於各第一與第二源極區域62及汲極區域64內提供低電阻。舉例而言，第一與第二源極區域62及汲極區域64的摻雜物濃度係介於1.0×1018 /cm3 至1.0×1022 /cm3 之間，或可能介於1.0×1019 /cm3 至1.0×1021 /cm3 之間，然而在此也納入更低與更高的第一與第二源極區域62及汲極區域64的摻雜物濃度。
參照圖4A至圖4F，光阻67係塗敷於半導體鰭片18與介電質鰭片蓋體部分30上，且經微影圖案化以遮蔽半導體鰭片18之第二末端，而暴露半導體鰭片18之第一末端。光阻67的邊緣可覆蓋閘極導體50。或者，光阻的邊緣可覆蓋閘極間隙壁55且完全覆蓋閘極導體50。介電質鰭片蓋體部分30位於半導體鰭片18之第一末端上方的次要部分暴露出來。應用異向蝕刻來移除介電質鰭片蓋體部分30中未被閘極導體50或光阻67覆蓋的次要部分。在光阻67的邊緣覆蓋閘極導體50的情況下，閘極導體50與光阻67共同用作異向蝕刻的蝕刻遮罩。在光阻67的邊緣覆蓋閘極間隙壁55且完全覆蓋閘極導體50的情況下，光阻67用作為異向蝕刻的蝕刻遮罩。介電質鰭片蓋體部分30剩餘部分的邊緣實質上與位於半導體鰭片18第一末端上方之閘極間隙壁55的外圍邊緣垂直一致。
較佳為，異向蝕刻係對半導體鰭片18之半導體材料具有選擇性。異向蝕刻可對絕緣層10有選擇性或無選擇性。一旦暴露出半導體鰭片18第一末端的頂表面，光阻67即被移除。然而在此亦納入延緩移除光阻67直到植入第一導電類型之摻雜物或直到植入產生重組中心(recombination-center-generating)元素之離子之具體實施例。
參照圖5A至圖5F，第一導電類型之摻雜物可植入半導體鰭片18之第一末端暴露的頂表面內。進行離子植入之前，半導體鰭片18之第一末端的頂表面包含第一與第二源極區域62的頂表面及側向鄰接第一與第二源極區域62之本體區域20的頂表面。本體區域20中鄰接半導體鰭片18第一末端的頂表面及側向鄰接第一與第二源極區域62之部分係植入第一導電類型之摻雜物，以形成一第一導電類型摻雜區域，其係一改質(modified)半導體區域72。在改質半導體區域72為第一導電類型摻雜區域的情況下，改質半導體區域72的厚度係介於1nm至1000nm之間，或可能介於10nm至100nm之間，且一般介於約30nm至約60nm之間，然而在此也納入更小與更大的厚度。
離子植入的劑量設定為使得第一導電類型之植入摻雜物不致改變第一與第二源極區域62頂端部分的摻雜類型。換言之，改質半導體區域72中第一導電類型之摻雜物的摻雜物濃度低於第一與第二源極區域62中第二導電類型之摻雜物的摻雜物濃度。舉例而言，改質半導體區域72的摻雜物濃度係介於1.0×1015 /cm3 至5.0×1021 /cm3 之間，或可能介於1.0×1016 /cm3 至5.0×1020 /cm3 之間，且一般介於約1.0×1018 /cm3 至約1.0×1020 /cm3 之間，然而在此也納入改質半導體區域72更低與更高的摻雜物濃度。由於改質半導體區域72中注入額外的第一導電類型之摻雜物，故改質半導體區域72具有較半導體鰭片18之本體區域20更高的摻雜物濃度。
在一種情況下，為了直接在半導體鰭片18第一末端的頂表面下方形成改質半導體區域72，係可在不具任何傾斜角度的情況下實施第一導電類型之摻雜物的離子佈植植入，亦即以垂直於半導體鰭片18頂表面之方向進行。改質半導體區域72自半導體鰭片18頂表面上之介電質鰭片蓋體部分30的邊緣延伸，跨過半導體鰭片18之第一末端部分的頂表面，而至與改質半導體區域72的深度相同高度之第一末端壁內的水平線處。在此情況下，改質半導體區域72並不鄰接絕緣層10，且第一末端壁包含本體區域20暴露的實質垂直表面。
在植入期間，閘極導體50、閘極間隙壁55及介電質鰭片蓋體部分30阻擋第一導電類型之摻雜物，以避免將第一導電類型之摻雜物注入半導體鰭片18。光阻67在此步驟存在的情況下，光阻也可用作植入遮罩。光阻67若在離子植入期間存在，其後續將移除。
在另一情況下，係藉由斜向離子植入將第一導電類型之摻雜物植入到第一末端壁內。離子植入的傾斜角度設定為使得第一導電類型之摻雜物可植入透過第一末端壁，而避免第一導電類型之摻雜物植入到第二末端壁內。在此情況下，改質半導體區域72自半導體鰭片18頂表面上之介電質鰭片蓋體部分30的邊緣延伸，跨過半導體鰭片18第一末端部分的頂表面，跨過第一末端壁至絕緣層10的頂表面。
在又另一情況下，將產生重組中心元素之離子植入到半導體鰭片18第一末端之頂表面內，以形成改質半導體區域72。在離子植入之前，半導體鰭片18第一末端的頂表面包含第一與第二源極區域62的頂表面及側向鄰接第一與第二源極區域62之本體區域20的頂表面。本體區域20鄰接半導體鰭片18第一末端的頂表面及側向鄰接第一與第二源極區域62之部分係以產生重組中心元素植入，來形成含重組中心之半導體區域，亦即改質半導體區域72。
產生重組中心元素包含例如氮、氧、碳、鍺、氬、氪、氙、金、鉑及其組合。植入到改質半導體區域72內之產生重組中心元素並非元素週期表中3A族或5A族之電性摻雜物。由於產生重組中心元素為非電性，因此不會對改質半導體區域72添加額外的自由電洞或自由電子。
改質半導體區域72的厚度係介於1nm至1000nm之間，或可能介於10nm至100nm之間，且一般介於約30nm至約60nm之間，然而在此也納入更小與更大的厚度。改質半導體區域72的厚度小於半導體鰭片18的厚度。產生重組中心元素的濃度係介於1.0×1011 /cm3 至1.0×1022 /cm3 之間，或可能介於1.0×1012 /cm3 至1.0×1021 /cm3 之間，然而在此也納入更低與更高的濃度。產生重組中心元素的劑量決定為在改質半導體區域72的厚度內達成之濃度範圍。
產生重組中心元素會對結晶結構造成破壞而在改質半導體區域72內造成例如點缺陷與差排。由於所植入之產生重組中心元素的存在，改質半導體區域72即使在進行活化第一與第二源極區域62及汲極區域64內電性摻雜物的活化退火之後，仍可維持高結晶缺陷密度。此高缺陷密度用作一重組中心，累積在本體區域20內的電洞或電子聚集且藉由重組消失在此處。
在一種情況下，改質半導體區域72係具有與本體區域20相同的第一導電類型之摻雜物濃度。改質半導體區域72並未添加額外的電性摻雜物，亦即提供自由電子或自由電洞(例如3A族元素或5A族元素)之摻雜物。改質半導體區域72並不包含第二傳導型之摻雜物。
在另一情況下，係藉由離子植入將第一導電類型之摻雜物植入到改質半導體區域72內。離子植入的劑量設定為使得所植入之第一導電類型之摻雜物不致改變第一與第二源極區域62頂端部分的摻雜類型。換言之，改質半導體區域72內第一導電類型之摻雜物的摻雜物濃度低於第一與第二源極區域62內第二導電類型之摻雜物的摻雜物濃度。舉例而言，改質半導體區域72內第一導電類型之摻雜物的濃度係介於1.0×1015 /cm3 至5.0×1021 /cm3 之間，或可能介於1.0×1016 /cm3 至5.0×1020 /cm3 之間，且一般介於約1.0×1018 /cm3 至約1.0×1020 /cm3 之間，然而在此也納入改質半導體區域72更低與更高的摻雜物濃度。由於改質半導體區域72中注入額外的第一導電類型之摻雜物，故改質半導體區域72具有較半導體鰭片18之本體區域20更高的摻雜物濃度。
在一種組態下，為了直接在半導體鰭片18第一末端的頂表面下方形成改質半導體區域72，係可在不具任何傾斜角度的情況下實施產生重組中心元素之離子植入，亦即以垂直於半導體鰭片18頂表面之方向進行。改質半導體區域72自半導體鰭片18頂表面上之介電質鰭片蓋體部分30的邊緣延伸，跨過半導體鰭片18第一末端部分的頂表面，而至與改質半導體區域72的深度相同高度之第一末端壁內的水平線處。在此情況下，改質半導體區域72並不鄰接絕緣層10，且第一末端壁包含本體區域20暴露的實質垂直表面。
在植入期間，閘極導體50、閘極間隙壁55及介電質鰭片蓋體部分30阻擋產生重組中心元素，以避免將產生重組中心元素之離子注入半導體鰭片18。光阻67在此步驟存在的情況下，光阻也可用作植入遮罩。光阻67若在離子植入期間存在，其後續將移除。
在另一組態下，藉由斜向離子植入將產生重組中心元素植入到第一末端壁內。離子植入的傾斜角度設定為使得產生重組中心元素之離子可植入透過第一末端壁，而避免產生重組中心元素之離子植入到第二末端壁內。在此情況下，改質半導體區域72自半導體鰭片18頂表面上之介電質鰭片蓋體部分30的邊緣延伸，跨過半導體鰭片18第一末端部分的頂表面，跨過第一末端壁至絕緣層10的頂表面。
參照圖6A至圖6F，金屬半導體合金部分形成在半導體鰭片18暴露的半導體表面上。金屬半導體合金部分係可藉由例如在暴露的半導體表面上沉積一金屬層並使金屬層與下方的半導體材料反應而形成。
源極側金屬半導體合金部分82直接形成在第一與第二源極區域62、改質半導體區域72及第一末端壁上本體區域20(若存在)之任何暴露表面之外圍表面上。因此，源極側金屬半導體合金部分82鄰接且電性短路於第一與第二源極區域62、改質半導體區域72、及視情況而定之第一末端壁上的本體區域20。源極側金屬半導體合金部分82也鄰接介電質鰭片蓋體部分30的一側壁表面。若未形成殘餘的介電質間隙壁，則源極側金屬半導體合金部分82係鄰接絕緣層10的一頂表面。若存在殘餘的介電質間隙壁，則源極測金屬半導體合金部分82鄰接殘餘的介電質間隙壁。源極測金屬半導體合金部分82具有整體且單一的架構。
汲極側金屬半導體合金部分84直接形成在汲極區域64的外圍表面上。汲極側金屬半導體合金部分84鄰接汲極區域64而未鄰接本體區域20。汲極側金屬半導體合金部分84也鄰接介電質鰭片蓋體部分30的一側壁表面。若未形成殘餘的介電質間隙壁，則汲極側金屬半導體合金部分84係鄰接絕緣層10的頂表面。若存在殘餘的介電質間隙壁，則汲極側金屬半導體合金部分84鄰接殘餘的介電質間隙壁。汲極側金屬半導體合金部分84具有整體且單一的架構。
源極側金屬半導體合金部分82與汲極側金屬半導體合金部分84包含半導體鰭片18之半導體材料與金屬層之合金。當半導體鰭片18包含矽時，源極側金屬半導體合金部分82與汲極側金屬半導體合金部分84包含一金屬矽化物。當半導體鰭片18包含一矽-鍺合金時，源極側金屬半導體合金部分82與汲極側金屬半導體合金部分84係包含一金屬鍺-矽化物。若閘極導體50包含一半導體材料，則閘極側金屬半導體合金部分(未顯示)係直接形成在閘極導體50上。
參照圖7A至圖7F，一中線製程(Middle-of-line，MOL)介電層90形成在半導體鰭片18上方，且直接形成在源極側金屬半導體合金部分82、汲極側金屬半導體合金部分84、介電質鰭片蓋體部分30、閘極間隙壁55、及閘極導體50或直接形成在閘極導體50上的一閘極側金屬半導體合金部分(未顯示)之至少一者上。MOL介電層90係包含氧化矽、氮化矽、化學氣相沉積(CVD)低介電係數介電質材料、旋塗低介電係數介電質材料或其堆疊。MOL介電層90係包含一移動離子擴散阻障層，其可避免移動離子(例如鈉與鉀)自後段製程(Back-end-of-line，BEOL)介電層擴散。再者，MOL介電層90係包含一應力襯墊(liner)，其可對下方結構施加伸張應力或壓縮應力，以改變直接位於第一與第二閘極介電質40下方之HSSOI MOSFET通道中之電荷載子移動率。
接觸介層孔形成在MOL介電層90內，且填有金屬以形成各種金屬接觸。舉例而言，可形成源極接觸介層孔92垂直鄰接源極側金屬半導體合金部分82，及至少一汲極側接觸介層孔94側向鄰接汲極側金屬半導體合金部分84。由於汲極側金屬半導體合金部分84並非直接形成在半導體鰭片18的頂表面上，故至少一汲極側接觸介層孔94側向鄰接汲極側金屬半導體合金部分84。此可藉由形成至少一汲極側介層孔跨立汲極區域64與汲極側金屬半導體合金部分84之間的實質垂直界面而達成。
HSSOI MOSFET係定向為能利用選自第一與第二側壁所有可能晶向之結晶晶向。更特定而言，第一與第二側壁的表面晶向係選擇為最大化直接位於第一與第二閘極介電質40下方之HSSOI MOSFET通道內之電荷載子移動率。HSSOI MMOSFET的本體區域20透過改質半導體區域72而電性連接至源極側金屬半導體合金部分82。
參照圖8A至圖8F，在對應圖3A至圖3F的程序步驟中，藉由將第二導電類型之摻雜物植入到第一末端壁內，即可從第一示範半導體結構衍生出第一示範半導體結構之一變化例。應用斜向離子植入將第二導電類型之摻雜物植入到第一末端壁內，藉此連接第一與第二源極區域62。形成整體與單一架構之整合源極區域62'，其自第一閘極介電質的邊緣延伸跨過第一末端上之第一側壁部分至第一末端壁，跨過第一末端壁，跨過半導體鰭片18第一末端上之第二側壁至第二閘極介電質的一邊緣。整合源極區域62'包含圖7A至圖7F所示之第一與第二源極區域62。
參照圖9A至圖9F，根據本發明第二具體實施例之第二示範半導體結構，衍生自圖2A至圖2F所示之第一示範半導體結構。光阻57塗敷於半導體鰭片18與介電質鰭片蓋體部分30的上方，且經微影圖案化以遮蔽半導體鰭片18之第一末端，而暴露半導體鰭片18之第二末端。光阻57的一邊緣可覆蓋閘極導體50。或者，光阻的一邊緣可覆蓋閘極間隙壁55且完全覆蓋閘極導體50。暴露出介電質鰭片蓋體部分30位於半導體鰭片18第二末端上方之次要部分。應用異向蝕刻來移除介電質鰭片蓋體部分30未被閘極導體50或光阻57覆蓋的次要部分。當光阻57的一邊緣覆蓋閘極導體50時，閘極導體50與光阻57共同用作異向蝕刻的蝕刻遮罩。當光阻57的一邊緣覆蓋閘極間隙壁55且完全覆蓋閘極導體50時，光阻57用作異向蝕刻的蝕刻遮罩。介電質鰭片蓋體部分30之剩餘部分的一邊緣實質上與半導體鰭片18第二末端上方之閘極間隙壁55的外圍邊緣垂直一致。
較佳為，異向蝕刻對半導體鰭片18之半導體材料具有選擇性。異向蝕刻可對絕緣層10具有或不具有選擇性。一旦暴露出半導體鰭片18第二末端的頂表面，光阻57係被移除。
參照圖10A至圖10F，實施源極與汲極離子植入以將第二導電類型之摻雜物植入到半導體鰭片18之第一末端中之第一側壁部分、第一末端中之第二側壁部分、第二末端中之第一側壁部分、第二末端中之第二側壁部分及第二末端壁內。如上所述，第二導電類型與第一導電類型相反。應用斜向離子植入將第二導電類型之摻雜物植入通過半導體鰭片18的第一與第二側壁及第二末端壁。斜向離子植入的方向如圖10A與圖10C所示。閘極導體50與介電質鰭片蓋體部分30用作離子植入的遮罩結構。
第二導電類型之摻雜物的植入深度選擇為小於半導體鰭片18寬度的一半，且一般而言，位置稍微離開鰭片側壁。第一與第二源極區域62以與第一具體實施例相同的方式直接形成在第一末端處之第一側壁部分之下及第一末端處之第二側壁部分之下。
汲極區域66自第一閘極介電質的一邊緣延伸跨過半導體鰭片18第二末端上的第一側壁部分至第二末端壁，跨過第二末端壁，跨過第二末端上的第二側壁至側向方向上之第二閘極介電質的一邊緣。汲極區域也自半導體鰭片18之第二末端上的第一側壁延伸向上至第二末端的頂表面，跨過半導體鰭片18之第二末端的頂表面至半導體鰭片18第二末端上的第二側壁。因此，半導體鰭片之第二末端所有暴露的表面皆為汲極區域66的表面。汲極區域66具有整體與單一的架構，亦即，不需要實體顯現的界面來連接在一起成為單一連續體。
汲極區域66包含鄰接半導體鰭片18之第一側壁的部分、鄰接第二末端壁的第二部分、鄰接第二側壁的第三部分及鄰接第二末端的頂表面之第四部分。在汲極區域66與本體區域20之間的界面包含汲極區域66之第四部分與本體區域20之間的實質水平表面，以及汲極區域66之第一、第二及第三部分與本體區域20之間的實質垂直表面。因此，本體區域20的一部分在汲極區域66的下方。汲極區域66在本發明具體實施例中用作HSSOI MOSFET的汲極。汲極區域66可具有一邊緣實質上與閘極導體50的一邊緣垂直一致。再者，汲極區域66係鄰接第一與第二閘極介電質40之每一個的周邊部分。汲極區域66與第一及/或第二閘極介電質40之間的重疊係由閘極間隙壁55的厚度及/或斜向離子植入的傾斜角度加以調整。介電質鰭片蓋體部分30的底表面垂直鄰接汲極區域66與本體區域20。
一般而言，第一與第二源極區域62及汲極區域66經重摻雜，以於各第一與第二源極區域62及汲極區域66中提供低電阻。舉例而言，第一與第二源極區域62及汲極區域66的摻雜物濃度係介於1.0×1018 /cm3 至1.0×1022 /cm3 之間，或可能介於1.0×1019 /cm3 至1.0×1021 /cm3 之間，然而在此也納入第一與第二源極區域62及汲極區域66更低與更高的摻雜物濃度。
參照圖11A至圖11F，介電質鰭片蓋體部分30暴露在半導體鰭片18之第一末端上方且未被閘極導體50或閘極間隙壁55覆蓋之次要部分係經異向離子蝕刻或等向蝕刻移除。閘極導體50與閘極間隙壁55共同用作蝕刻遮罩。較佳為，蝕刻對半導體鰭片18之材料具有選擇性。非必要但較佳為，蝕刻對絕緣層10具有選擇性。半導體鰭片18之第一末端的頂表面在蝕刻之後暴露出來。
第一導電類型之摻雜物植入到半導體鰭片18第一末端與第二末端暴露的頂表面內。在離子植入之前，半導體鰭片18之第一末端的頂表面包含第一與第二源極區域62的頂表面及側向鄰接第一與第二源極區域62之本體區域20的頂表面。在離子植入之前，半導體鰭片18之第二末端的頂表面係汲極區域66的頂表面。
本體區域20鄰接半導體鰭片18之第一末端的頂表面及側向鄰接第一與第二源極區域62之部分，植入有第一導電類型之摻雜物以形成改質半導體區域72。改質半導體區域72的厚度係介於1nm至1000nm之間，或可能介於10nm至100nm之間，且一般介於約30nm至約60nm之間，然而在此也納入更小與更大的厚度。
離子植入的劑量設定為使得第一導電類型之植入摻雜物不致改變第一與第二源極區域62的摻雜類型。同理，第一導電類型之植入摻雜物不致改變所植入之汲極區域66頂端部分的摻雜類型。改質半導體區域72內的第一導電類型之摻雜物的摻雜物濃度低於第一與第二源極區域62及汲極區域66內的第二導電類型之摻雜物的摻雜物濃度。舉例而言，改質半導體區域72的摻雜物濃度係介於1.0×1015 /cm3 至5.0×1021 /cm3 之間，或可能介於1.0×1016 /cm3 至5.0×1020 /cm3 之間，且一般介於約1.0×1018 /cm3 至約1.0×1020 /cm3 之間，然而在此也納入改質半導體區域72更低與更高的摻雜物濃度。由於額外的第一導電類型之摻雜物注入改質半導體區域72，故改質半導體區域72具有較半導體鰭片18內之本體區域20更高的摻雜物濃度。
在一種情況下，為了直接在半導體鰭片18之第一末端的頂表面下方形成改質半導體區域72，係可在不具任何傾斜角度的情況下實施第一導電類型之摻雜物的離子植入，亦即，以垂直半導體鰭片18的頂表面之方向進行。改質半導體區域72自半導體鰭片18的頂表面上之介電質鰭片蓋體部分30的一邊緣延伸，跨過半導體鰭片18第一末端部分的頂表面，而至與改質半導體區域72的深度相同高度之第一末端壁內的水平線處。在此情況下，改質半導體區域72並不鄰接絕緣層10，而第一末端壁包含本體區域20之一暴露的實質垂直表面。
在植入期間，閘極導體50、閘極間隙壁55及介電質鰭片蓋體部分30阻擋第一導電類型之摻雜物，以避免將第一導電類型之摻雜物注入半導體鰭片18。
在另一情況下，係藉由斜向離子植入將第一導電類型之摻雜物植入到第一末端壁內。離子植入的傾斜角度設定為使得第一導電類型之摻雜物可植入透過第一末端壁，而避免第一導電類型之摻雜物植入到第二末端壁。在此情況下，改質半導體區域72自半導體鰭片18的頂表面上之介電質鰭片蓋體部分30的一邊緣延伸，跨過半導體鰭片18之第一末端部分的頂表面，跨過第一末端壁至絕緣層10的頂表面。
在又另一情況下，係以與第一具體實施例相同的方式將產生重組中心元素之離子植入到半導體鰭片18之第一末端與第二末端之暴露的頂表面內。在離子植入之前，半導體鰭片18之第一末端的頂表面包含第一與第二源極區域62的頂表面及側向鄰接第一與第二源極區域62之本體區域20的頂表面。在離子植入之前，半導體鰭片18之第二末端的頂表面係汲極區域66的頂表面。
本體區域20鄰接半導體鰭片18之第一末端的頂表面且側向鄰接第一與第二源極區域62之部分係植入有產生重組中心元素，以形成改質半導體區域72。改質半導體區域72的厚度係介於1nm至1000nm之間，或可能介於10nm至100nm之間，且一般介於約30nm至約60nm之間，然而在此也納入更小與更大的厚度。產生重組中心元素的原子濃度係可與第一具體實施例中相同。
改質半導體區域72係具有與本體區域20相同的第一導電類型之摻雜物的原子濃度，或係具有較本體區域20更高的第一導電類型之摻雜物的原子濃度。當任何額外的第一導電類型之摻雜物注入改質半導體區域72時，係可應用與第一具體實施例中相同的方法。
在一種情況下，為了直接在半導體鰭片18之第一末端的頂表面下方形成改質半導體區域72，係可在不具任何傾斜角度的情況下實施產生重組中心元素之離子植入，亦即，以垂直半導體鰭片18的頂表面之方向進行。改質半導體區域72自半導體鰭片18的頂表面上之介電質鰭片蓋體部分30的一邊緣延伸跨過半導體鰭片18之第一末端部分的頂表面，而至與改質半導體區域72的深度相同高度之第一末端壁內的水平線處。在此情況下，改質半導體區域72並不鄰接絕緣層10，而第一末端壁包含本體區域20之一暴露的實質垂直表面。
在植入期間，閘極導體50、閘極間隙壁55及介電質鰭片蓋體部分30阻擋產生重組中心元素之離子，以避免將產生重組中心元素注入半導體鰭片18。
在另一情況下，係藉由斜向離子植入將產生重組中心元素之離子植入到第一末端壁內。離子植入的傾斜角度設定為使得產生重組中心元素之離子可植入透過第一末端壁，而避免產生重組中心元素之離子植入到第二末端壁內。在此情況下，改質半導體區域72自半導體鰭片18的頂表面上之介電質鰭片蓋體部分30的一邊緣延伸，跨過半導體鰭片18之第一末端部分的頂表面，跨過第一末端壁至絕緣層10的頂表面。
參照圖12A至圖12F，金屬半導體合金部分係以與第一具體實施例中相同的方式形成在半導體鰭片18暴露的半導體表面上。源極側金屬半導體合金部分82直接形成在第一與第二源極區域62、改質半導體區域72及第一末端壁上之本體區域20(若存在)的任何暴露表面之外圍表面上。若未形成殘餘的介電質間隙壁，則源極側金屬半導體合金部分82係鄰接絕緣層10的頂表面。若存在殘餘的介電質間隙壁，則源極測金屬半導體合金部分82鄰接殘餘的介電質間隙壁。源極側金屬半導體合金部分82具有整體且單一的架構。
汲極側金屬半導體合金部分86直接形成在汲極區域66的外圍表面上。具體而言，汲極側金屬半導體合金部分直接形成在半導體鰭片18第一側壁之第二末端、第二側壁之第二末端、第二末端壁及第二末端的頂表面上。因此，汲極側半導體合金部分86之次要部分覆蓋汲極區域66及本體區域20的一部分。汲極側金屬半導體合金部分86鄰接汲極區域66且不鄰接本體區域20。汲極側金屬半導體合金部分86也鄰接介電質鰭片蓋體部分30的一側壁表面，其中側壁表面實質上與閘極間隙壁55的一邊緣垂直一致。若未形成殘餘的介電質間隙壁，則汲極側金屬半導體合金部分86係鄰接絕緣層10的頂表面。若存在殘餘的介電質間隙壁，則汲極側金屬半導體合金部分86鄰接殘餘的介電質間隙壁。汲極側金屬半導體合金部分86具有整體且單一的架構。
源極側金屬半導體合金部分82與汲極側金屬半導體合金部分86包含半導體鰭片18之半導體材料與金屬層之合金，如第一具體實施例中所述。
參照圖13A至圖13F，中線(MOL)介電層90如第一具體實施例中所述形成在半導體鰭片18的上方。接觸介層孔形成在MOL介電層90內，且填有金屬以形成各種金屬接觸。舉例而言，係形成源極接觸介層孔92垂直鄰接源極側金屬半導體合金部分82，以及形成汲極側接觸介層孔94垂直鄰接汲極側金屬半導體合金部分86。由於汲極側金屬半導體合金部分86直接形成在半導體鰭片18的頂表面上，故汲極側接觸介層孔垂直鄰接汲極側金屬半導體合金部分86。
HSSOI MOSFET係定向為能利用可選自第一與第二側壁所有可能晶向之結晶晶向，如第一具體實施例中所述。HSSOI MMOSFET的本體區域20透過改質半導體區域72電性連接至源極側金屬半導體合金部分82。
參照圖14A至圖14F，在對應圖11A至圖11F的程序步驟中，藉由將第二導電類型之摻雜物植入到第一末端壁內，即可從第二示範半導體結構衍生出第二示範半導體結構之一變化例。應用斜向離子植入將第二導電類型之摻雜物植入到第一末端壁內，藉此連接第一與第二源極區域62。形成整體與單一架構之整合源極區域62'，其自第一閘極介電質的邊緣延伸跨過第一末端上之第一側壁部分至第一末端壁，跨過第一末端壁，跨過半導體鰭片18之第一末端上之第二側壁至第二閘極介電質的一邊緣。整合源極區域62'包含圖13A至圖13F所示之第一與第二源極區域62。
參照圖15A-15F，根據本發明第三具體實施例之第三示範半導體結構衍生自圖10A至圖10F所示之第二示範半導體結構。應用斜向離子植入將第二導電類型之摻雜物植入透過半導體鰭片18之第一與第二側壁及第二末端壁，如第二具體實施例中所述。然而，在源極與汲極離子植入期間，植入到半導體鰭片18之第二末端內之第二導電類型之摻雜物的能量與劑量調整為使得整個半導體鰭片18之第二末端具有第二導電類型之摻雜。換言之，整個半導體鰭片18之第二末端成為汲極區域68。汲極區域68係整體且單一的架構，亦即，不需要實體顯現的界面來連接在一起成為單一連續體。
汲極區域68與本體區域20之間的整個界面實質上為垂直。汲極區域68與本體區域20之間的界面自介電質鰭片蓋體部分30的底表面延伸至絕緣層10的頂表面。汲極區域68並未覆蓋本體區域20，且其垂直鄰接絕緣層10。斜向離子植入的方向如圖15A與圖15C所示。閘極導體50與介電質鰭片蓋體部分30用作離子植入的遮罩結構。第三具體實施例中的第一與第二源極區域62係與第二具體實施例中的第一與第二源極區域62相同。
汲極區域68用作本發明具體實施例中HSSOI MOSFET的汲極。汲極區域68係具有一邊緣實質上與閘極導體50的一邊緣垂直一致。再者，汲極區域68係鄰接第一與第二閘極介電質40之每一個的周邊部分。汲極區域68與第一及/或第二閘極介電質40之間的重疊，係由閘極間隙壁55的厚度及/或斜向離子植入的傾斜角度加以調整。介電質鰭片蓋體部分30的底表面垂直鄰接汲極區域68與本體區域20。
一般而言，第一與第二源極區域62及汲極區域68經重摻雜，以於各第一與第二源極區域62及汲極區域68內提供低電阻。舉例而言，第一與第二源極區域62及汲極區域68的摻雜物濃度係介於1.0×1018 /cm3 至1.0×1022 /cm3 之間，或可能介於1.0×1019 /cm3 至1.0×1021 /cm3 之間，然而在此也納入第一與第二源極區域62及汲極區域68更低與更高的摻雜物濃度。
參照圖16A至圖16F，實施對應圖11A至圖13F的程序步驟，如第二具體實施例中所述。如第一與第二具體實施例中所述，HSSOI MOSFET係定向為能利用可選自第一與第二側壁所有可能晶向之結晶晶向。HSSOI MOSFET的本體區域20透過改質半導體區域72電性連接至源極側金屬半導體合金部分82。
參照圖17A至圖17F，在對應圖11A至圖11F的程序步驟中，藉由將第二導電類型之摻雜物植入到第一末端壁內，即可從第三示範半導體結構衍生出第三示範半導體結構之一變化例。應用斜向離子植入將第二導電類型之摻雜物植入到第一末端壁內，藉此連接第一與第二源極區域62。形成整體與單一架構之整合源極區域62'，其自第一閘極介電質的邊緣延伸跨過第一末端上之第一側壁部分至第一末端壁，跨過第一末端壁，跨過半導體鰭片18之第一末端上之第二側壁至第二閘極介電質的一邊緣。整合源極區域62'包含圖16A至圖16F所示之第一與第二源極區域62。
參照圖18A至圖18F，根據本發明第四具體實施例之第四示範半導體結構，藉由省略對應圖5A至圖5F形成改質半導體區域72的程序步驟而衍生自第一示範半導體結構。因此，源極側金屬半導體合金部分82鄰接第一與第二源極區域62及位於第一與第二源極區域62之間的部分本體區域20。如前述具體實施例中所述，HSSOI MOSFET係取向為能利用可選自第一與第二側壁所有可能晶向之結晶晶向。HSSOI MOSFET的本體區域20直接電性連接源極側金屬半導體合金部分82。
參照圖19A至圖19F，根據本發明第五具體實施例之第五示範半導體結構，藉由省略對應圖11A至圖11F形成改質半導體區域72的程序步驟而衍生自第二示範半導體結構。因此，源極側金屬半導體合金部分82鄰接第一與第二源極區域62及位於第一與第二源極區域62之間的部分本體區域20。如前述具體實施例中所述，HSSOI MOSFET係定向為能利用可選自第一與第二側壁所有可能晶向之結晶晶向。HSSOI MOSFET的本體區域20直接電性連接源極側金屬半導體合金部分82。
參照圖20A至圖20F，根據本發明第六具體實施例之第六示範半導體結構，藉由省略對應圖11A至圖11F形成改質半導體區域72的程序步驟而衍生自第三示範半導體結構。因此，源極側金屬半導體合金部分82鄰接第一與第二源極區域62及位於第一與第二源極區域62之間的部分本體區域20。如前述具體實施例中所述，HSSOI MOSFET係定向為能利用可選自第一與第二側壁所有可能晶向之結晶晶向。HSSOI MOSFET的本體區域20直接電性連接源極側金屬半導體合金部分82。
本發明已藉由特定具體實施例加以說明，熟習此項技術者由前述說明顯然可推導出其各種替代例、修飾例與變化例。因此，本發明意欲涵蓋落於本發明及所附申請專利範圍之範疇與精神內的所有這些替代例、修飾例與變化例。
6．．．基板
10．．．絕緣層
18．．．半導體鰭片
20．．．本體區域
30．．．介電質鰭片蓋體部分
40．．．閘極介電質
50．．．閘極導體
55．．．閘極間隙壁
57．．．光阻
62．．．第一與第二源極區域
62’．．．整合源極區域
64．．．汲極區域
66．．．汲極區域
67．．．光阻
68．．．汲極區域
72．．．改質半導體區域
82．．．源極側金屬半導體合金部分
84．．．汲極側金屬半導體合金部分
86．．．汲極側金屬半導體合金部分
90．．．MOL介電層
92．．．源極接觸介層孔
94．．．汲極側接觸介層孔
以下說明係應用於此處所有圖式。圖式中相同的元件符號對應同一具體實施例中相同的製造階段。具有標註「A」之圖式代表上-下視圖，具有標註「B」之圖式代表沿平面B-B’所取之水平截面圖，具有標註「C」、「D」、「E」或「F」之圖式係分別沿平面C-C’、D-D’、E-E’或F-F’所取、具相同元件符號與標註「A」的對應圖式之垂直截面圖。
圖1A至圖7F為根據本發明第一具體實施例之第一示範混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)結構之系列視圖。
圖8A至圖8F為根據本發明第一具體實施例之第一示範HSSOI MOSFET結構的一變化例之各種視圖。
圖9A至圖13F為根據本發明第二具體實施例之第二示範混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)結構之系列視圖。
圖14A至圖14F為根據本發明第二具體實施例之第二示範HSSOI MOSFET結構的一變化例之各種視圖。
圖15A至圖16F為根據本發明第三具體實施例之第三示範混合表面絕緣體上半導體(HSSOI)金氧半場效電晶體(MOSFET)結構之系列視圖。
圖17A至圖17F為根據本發明第三具體實施例之第三示範HSSOI MOSFET結構的一變化例之各種視圖。
圖18A至圖18F為根據本發明第四具體實施例之第四示範HSSOI MOSFET結構之各種視圖。
圖19A至圖19F為根據本發明第五具體實施例之第五示範HSSOI MOSFET結構之各種視圖。
圖20A至圖20F為根據本發明第六具體實施例之第六示範HSSOI MOSFET結構之各種視圖。
圖7F。
10．．．絕緣層
18．．．半導體鰭片
20．．．本體區域
30．．．介電質鰭片蓋體部分
64．．．汲極區域
84．．．汲極側金屬半導體合金部分
90．．．MOL介電層
94．．．汲極側接觸介層孔

Claims (42)

  1. 一種半導體結構，包含：一半導體鰭片，具有一第一側壁、一第二側壁、一第一末端壁、一第二末端壁、一實質水平頂表面及一實質水平底表面接觸位於在一基板上的一絕緣層上的一頂表面，其中該第一與第二側壁實質上彼此平行且實質上為垂直，該第一末端壁鄰接每個該第一側壁與該第二側壁的一個末端，該第二末端壁鄰接每個該第一側壁與該第二側壁的另一個末端且實質平行於該第一末端壁；一閘極介電質，沒有接觸該實質水平頂表面，而接觸在該實質水平頂表面與該絕緣層之該頂表面之間的每個一部分該第一側壁與一部分該第二側壁；一本體區域與一半導體區域的一堆疊，位於該半導體鰭片內且具有一界面於該第一末端壁，其中該本體區域位於該半導體鰭片之內且具有一第一導電類型之摻雜，並且垂直鄰接該絕緣層並接觸該閘極介電質，且該半導體區域位於該半導體鰭片之內並直接位於該實質水平頂表面之一部分與該第一末端壁之一上部分的下方而在該本體區域之一水平表面上方，並具有該第一導電類型之摻雜其摻雜濃度大於該本體區域之摻雜濃度；一第一p-n接面位於該堆疊與一第一源極區域之間，該第一源極區域具有與該第一導電類型相反之一第二導電類型之摻雜，該第一源極區域係自該實質水平頂表面垂直延伸至該絕緣層之該頂表面且自該第一側壁側向延伸至該第一末端壁；及一第二p-n接面位於該堆疊與一第二源極區域之間，該第二源極區域具有該第二導電類型之摻雜，該第二源極區域係自該實質水平頂表面垂直延伸至該絕緣層之該頂表面且自該第 二側壁側向延伸至該第一末端壁，其中該第一p-n接面與該第二p-n接面彼此不相鄰而透過該堆疊彼此側向相隔，其中位在一閘極間隙壁與該實質垂直末端壁之間的整個該第一側壁與整個該第二側壁係為該第一源極區域與該第二源極區域的表面。
  2. 如申請專利範圍第1項所述之半導體結構，更包含一汲極區域，位於該半導體鰭片之一第二末端內且具有該第二導電類型之一摻雜，其中該汲極區域藉由該本體區域而與該第一源極區域與該第二源極區域隔開，而且其中該第二末端位於該半導體鰭片之該第一末端的一相反側。
  3. 如申請專利範圍第2項所述之半導體結構，其中該汲極區域直接位於該第一側壁上且直接位於該第二側壁上。
  4. 如申請專利範圍第3項所述之半導體結構，其中該汲極區域係連續且包含直接位於該半導體鰭片之一末端壁上的一部分，其中該末端壁與該第一側壁及該第二側壁實質垂直，並且直接與該第一側壁及該第二側壁接合。
  5. 如申請專利範圍第3項所述之半導體結構，更包含：一第一閘極介電質，鄰接該第一側壁的一中間部分；一第二閘極介電質，鄰接該第二側壁的一中間部分；以及一閘極導體，鄰接該第一閘極介電質與該第二閘極介電質。
  6. 如申請專利範圍第5項所述之半導體結構，其中該第一閘極介電質並未鄰接該第二閘極介電質。
  7. 如申請專利範圍第3項所述之半導體結構，其中該第一源極區域之一邊緣與該第二源極區域之一邊緣實質上對齊該閘極導體之一邊緣，而且其中該汲極區域之一邊緣實質上對齊該閘極導體之另一邊緣。
  8. 如申請專利範圍第3項所述之半導體結構，更包含一介電質鰭片蓋體部分，其垂直鄰接該本體區域與該汲極區域。
  9. 如申請專利範圍第8項所述之半導體結構，其中該介電質鰭片蓋體部分係覆蓋整個該汲極區域，而且其中該介電質鰭片蓋體部分之一邊緣實質上對齊該閘極導體。
  10. 如申請專利範圍第3項所述之半導體結構，更包含：一介電質鰭片蓋體部分，垂直鄰接該本體區域；以及一閘極導體，垂直鄰接該介電質鰭片蓋體部分，其中該閘極導體的側壁實質上與該介電質鰭片蓋體部分的側壁垂直一致。
  11. 如申請專利範圍第10項所述之半導體結構，其中該汲極區域係連續且包含直接位於該半導體鰭片之一頂表面上的一部分，並且自該半導體鰭片之一末端壁延伸至該介電質鰭片蓋體部分之一邊緣。
  12. 如申請專利範圍第11項所述之半導體結構，其中該本體區域的一部分位於該汲極區域的一部分之下方。
  13. 如申請專利範圍第11項所述之半導體結構，其中該本體區域與該汲極區域之間的一邊界自該半導體部分的一頂表面延伸至該絕緣層，其中整個該邊界實質上與該閘極導體之一邊緣垂直一致。
  14. 如申請專利範圍第1項所述之半導體結構，其中該第一源極區域與該第二源極區域的摻雜濃度大於該第一導電類型所摻雜區域之該摻雜濃度。
  15. 如申請專利範圍第1項所述之半導體結構，其中整個該半導體鰭片係單晶。
  16. 如申請專利範圍第1項所述之半導體結構，其中一金屬半導體合金部分接觸該半導體鰭片之該第一末端的整個頂表面，且自該第一源極區域的一最底表面連續延伸至該第一源極區域的一最頂表面，並自該第二源極區域的一最底表面連續延伸至該第二源極區域的一最頂表面。
  17. 如申請專利範圍第16項所述之半導體結構，更包含在該半導體鰭片之一第二末端內的一汲極區域，該汲極區域具有該第二導電類型之摻雜，其中該汲極區域透過該本體區域與該第一源極區域與該第二源極區域相隔開，而且其中該第二末端位於該半導體鰭片之該第一末端的一相反側。
  18. 如申請專利範圍第17項所述之半導體結構，其中該汲極區域接觸該半導體鰭片之該第二末端的整個頂表面，且自該半導體鰭片之該第二末端的該頂表面連續延伸至沿該第一側壁的該絕緣層，且自該半導體鰭片之該第二末端的該頂表面連續延伸至沿該第二側壁的該絕緣層，而該第一源極區域自該絕緣層連續延伸至該半導體鰭片之該第一末端的一最頂表面，而該第二源極區域自該絕緣層連續延伸至該半導體鰭片之該第一末端的該最頂表面。
  19. 如申請專利範圍第16項所述之半導體結構，其中該第一源極區域與該第二源極區域之一摻雜物濃度高於該第一導電類型摻雜區域之該摻雜物濃度。
  20. 如申請專利範圍第1項所述之半導體結構，其中該半導體鰭片的該部分係透過該本體區域與該絕緣層垂直隔開。
  21. 如申請專利範圍第1項所述之半導體結構，其中該半導體鰭片的該部分係透過該本體區域與該絕緣層垂直隔開。
  22. 一種形成一半導體結構的方法，包含：形成一半導體鰭片，具有一第一側壁、一第二側壁、第一末端壁、一第二末端壁、一實質水平頂表面及一實質水平底表面接觸位於一絕緣層上並且具有一第一導電類型之一摻雜，其中該第一側壁與該第二側壁實質上彼此平行且實質上為垂直，該第一末端壁鄰接每個該第一側壁與該第二側壁的一個末 端，該第二末端壁鄰接每個該第一側壁與該第二側壁的另一個末端且實質平行於該第一末端壁；；直接在該第一末端壁之一部分下方且在該半導體鰭片之一第一末端部分內的該第一側壁上的一部分下方形成一第一源極區域，該第一源極區域具有一第二導電類型之摻雜，其中該第二導電類型與該第一導電類型相反；直接在該第一末端壁的另一部分下方且在該半導體鰭片之該第一末端內的該第二側壁的一部分下方形成一第二源極區域，該第二源極區域具有該第二導電類型之摻雜，該第二源極區域與該第一源極區域側向隔開不接觸；以及直接於整個該第二末端壁下方及該半導體鰭片的一第二端之內形成一汲極區域，該汲極區域具有該第二導電類型之摻雜，其中該汲極區域並未接觸該第一源極區域及該第二源極區域，而且其中該第二末端位於該第一末端的一相反側；以及直接在該第一源極區域、該第二源極區域、及該半導體鰭片具有該第一導電類型之一摻雜且位於該第一源極區域與該第二源極區域之間的一部分之一頂表面上，形成一金屬半導體合金部分。
  23. 如申請專利範圍第22項所述之方法，其中該汲極區域係連續，其中該末端壁係實質垂直於該第一側壁及該第二側壁。
  24. 如申請專利範圍第22項所述之方法，更包含：提供一絕緣體上半導體(SOI)層，包含該絕緣層與一頂半導體層；以及 在該頂半導體層上形成一介電質鰭片蓋體層。
  25. 如申請專利範圍第24項所述之方法，更包含：圖案化該介電質鰭片蓋體層與該頂半導體層，其中該介電質鰭片蓋體層的一剩餘部分組成一介電質鰭片蓋體部分，其中該頂半導體層的一剩餘部分組成該半導體鰭片，而且其中該第一側壁與該第二側壁實質上與該介電質鰭片蓋體部分的側壁垂直地一致。
  26. 如申請專利範圍第25項所述之方法，其中該介電質鰭片蓋體部分覆蓋整個該汲極區域，而且其中該介電質鰭片蓋體部分的一邊緣實質上對齊該閘極導體。
  27. 如申請專利範圍第25項所述之方法，更包含植入該第一導電類型之摻雜物通過位於該第一源極區域與該第二源極區域間之該半導體鰭片的該實質水平頂表面的一部分，以形成一第一導電類型摻雜區域。
  28. 如申請專利範圍第24項所述之方法，更包含：直接在該第一側壁之一中間部分上形成一第一閘極介電質；直接在該第二側壁之一中間部分上形成一第二閘極介電質；以及直接在該第一閘極介電質、該第二閘極介電質、及該介電質鰭片蓋體部分上形成一閘極導體。
  29. 如申請專利範圍第22項所述之方法，其中該金屬半導體合金部份係形成一結構其自該第一源極區域的一表面連續延伸至該第二源極區域的一表面及至該半導體鰭片的該部份的該頂表面。
  30. 如申請專利範圍第22項所述之方法，更包含一本體區域與一半導體區域的一堆疊位於具有該第一導電類型之摻雜的該半導體鰭片的該部份之內，其中該本體區域與該半導體區域之間的一界面延伸至該第一末端壁。
  31. 如申請專利範圍第30項所述之方法，其中該本體區域垂直鄰接該絕緣層並接觸該閘極介電質。
  32. 如申請專利範圍第30項所述之方法，其中該半導體區域的形成係直接位於該實質水平頂表面的一部分的下方且直接位於該第一末端壁的一上部份的下方，且直接在該本體區域的一水平表面上，其中該半導體區域的形成具有該第一導電類型之摻雜其摻雜濃度大於該本體區域之摻雜濃度。
  33. 如申請專利範圍第30項所述之方法，其中一第一p-n接面係形成在該堆疊與該第一源極區域之間。
  34. 如申請專利範圍第33項所述之方法，其中該第一源極區域的形成係為自該實質水平頂表面垂直延伸至該絕緣層之頂表面且自該第一側壁側向延伸至該第一末端壁的一 結構。
  35. 如申請專利範圍第33項所述之方法，其中一第二p-n接面形成於該堆疊與該第二源極區域之間，其中該第二源極區域的形成為一結構其自該實質水平頂表面垂直延伸至該絕緣層之頂表面，且自該第二側壁側向延伸至該第一末端壁。
  36. 如申請專利範圍第35項所述之方法，其中該第一p-n接面與該第二p-n接面的形成為彼此不相鄰而透過該堆疊彼此側向相隔的結構。
  37. 如申請專利範圍第30項所述之方法，其中，在該本體區域及該半導體區域的該堆疊形成之後，該第一垂直界面與該第二垂直界面的每一個包含介於該本體區域與該第一源極區域及該第二源極區域之其中一個之間的一界面及介於該半導體區域與該第一源極區域及該第二源極區域之其中一個之間的一界面。
  38. 如申請專利範圍第22項所述之方法，更包含形成一閘極介電質直接位在該實質水平頂表面與該絕緣層之該頂表面之間且直接位在介於該實質水平頂表面與該絕緣層之該頂表面之間的該第二側壁的一部分之上，其中該閘極介電層不接觸該第一末端壁或該第二末端壁。
  39. 如申請專利範圍第38項所述之方法，其中位於該第一源 極區域與具有該第一導電類型之掺雜的該半導體鰭片之一部分之間的一第一垂直界面以少該第一側壁與該第二側壁之間之一側向距離一半的一致寬度與該第一側壁隔開。
  40. 如申請專利範圍第39項所述之方法，其中位於該第二源極區域與具有該第一導電類型之掺雜的該半導體鰭片之該部分之間的一第二垂直界面係與該第二側壁隔開。
  41. 如申請專利範圍第40項所述之方法，其中該第二垂直界面係透過該一致寬度與該第二側壁隔開。
  42. 一種形成一半導體結構之方法，包含：形成一半導體鰭片，具有一第一側壁、一第二側壁、及一實質水平頂表面，且直接位於一絕緣層上並具有一第一導電類型之一摻雜，其中該第一側壁與該第二側壁實質上彼此平行且實質上為垂直；直接在該半導體鰭片之一第一末端內之該第一側壁的一部分下方形成具有一第二導電類型之摻雜的一第一源極區域，直接在該半導體鰭片之該第一末端內之該第二側壁的一部分下方形成具有一第二導電類型之摻雜的一第二源極區域，其中該第二導電類型與該第一導電類型相反，該第二源極區域與該第一源極區域側向隔開而不接觸；直接在具有於該第一末端之該第一導電類型之該摻雜的該半導體鰭片的該實質水平頂表面之一部分之下方形成一含重組中心之半導體區域，該含重組中心之半導體區域側向鄰接該第一源極區域與該第二源極 區域並且包含晶體缺陷；以及直接在該含重組中心之半導體區域、該第一源極區域與該第二源極區域上，形成一金屬半導體合金部分。
TW098139753A 2008-12-23 2009-11-23 本體接觸之混合表面的絕緣體上半導體元件 TWI512975B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/342,373 US8227867B2 (en) 2008-12-23 2008-12-23 Body contacted hybrid surface semiconductor-on-insulator devices

Publications (2)

Publication Number Publication Date
TW201036161A TW201036161A (en) 2010-10-01
TWI512975B true TWI512975B (zh) 2015-12-11

Family

ID=42264781

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098139753A TWI512975B (zh) 2008-12-23 2009-11-23 本體接觸之混合表面的絕緣體上半導體元件

Country Status (5)

Country Link
US (3) US8227867B2 (zh)
JP (1) JP5528085B2 (zh)
KR (1) KR20100073979A (zh)
CN (1) CN101764158B (zh)
TW (1) TWI512975B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032759A1 (en) * 2008-08-11 2010-02-11 International Business Machines Corporation self-aligned soi schottky body tie employing sidewall silicidation
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8174055B2 (en) * 2010-02-17 2012-05-08 Globalfoundries Inc. Formation of FinFET gate spacer
CN101931008B (zh) * 2010-07-13 2015-04-08 中国科学院上海微系统与信息技术研究所 一种具有体接触结构的pd soi器件
US8698245B2 (en) * 2010-12-14 2014-04-15 International Business Machines Corporation Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
EP3923347B1 (en) 2011-09-30 2024-04-03 Sony Group Corporation Tungsten gates for non-planar transistors
KR101735976B1 (ko) 2011-09-30 2017-05-15 인텔 코포레이션 트랜지스터 게이트용 캡핑 유전체 구조를 형성하는 방법
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
WO2013048524A1 (en) 2011-10-01 2013-04-04 Intel Corporation Source/drain contacts for non-planar transistors
US9087915B2 (en) * 2011-12-06 2015-07-21 Intel Corporation Interlayer dielectric for non-planar transistors
US9219056B2 (en) 2012-03-27 2015-12-22 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US9024355B2 (en) * 2012-05-30 2015-05-05 International Business Machines Corporation Embedded planar source/drain stressors for a finFET including a plurality of fins
KR20140040543A (ko) 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
US9564443B2 (en) * 2014-01-20 2017-02-07 International Business Machines Corporation Dynamic random access memory cell with self-aligned strap
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US20150255555A1 (en) * 2014-03-05 2015-09-10 Globalfoundries Inc. Methods of forming a non-planar ultra-thin body device
US10366988B2 (en) 2015-08-14 2019-07-30 International Business Machines Corporation Selective contact etch for unmerged epitaxial source/drain regions
US10461164B2 (en) * 2017-05-22 2019-10-29 Qualcomm Incorporated Compound semiconductor field effect transistor with self-aligned gate
KR102449608B1 (ko) * 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
EP3732729A4 (en) * 2017-12-27 2021-07-28 INTEL Corporation FINFET-BASED CAPACITORS AND RESISTORS AND ASSOCIATED APPARATUS, SYSTEMS AND PROCESSES
JP7464554B2 (ja) * 2021-03-12 2024-04-09 株式会社東芝 高周波トランジスタ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821575A (en) * 1996-05-20 1998-10-13 Digital Equipment Corporation Compact self-aligned body contact silicon-on-insulator transistor
US6300182B1 (en) * 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US20060057787A1 (en) * 2002-11-25 2006-03-16 Doris Bruce B Strained finfet cmos device structures
US20080150026A1 (en) * 2006-12-26 2008-06-26 International Business Machines Corporation Metal-oxide-semiconductor field effect transistor with an asymmetric silicide

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2001250945A (ja) * 2000-03-08 2001-09-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2002261292A (ja) * 2000-12-26 2002-09-13 Toshiba Corp 半導体装置及びその製造方法
US6534373B1 (en) * 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. MOS transistor with reduced floating body effect
US6466489B1 (en) * 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
US6774437B2 (en) * 2002-01-07 2004-08-10 International Business Machines Corporation Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
DE60223419T2 (de) 2002-11-25 2008-09-04 International Business Machines Corp. Verspannte cmos finfet bauelementestrukturen
US6768156B1 (en) * 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions
US7105894B2 (en) * 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US6800885B1 (en) * 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US7141480B2 (en) * 2004-03-26 2006-11-28 Texas Instruments Incorporated Tri-gate low power device and method for manufacturing the same
JP2006013303A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US7098507B2 (en) * 2004-06-30 2006-08-29 Intel Corporation Floating-body dynamic random access memory and method of fabrication in tri-gate technology
JP5012023B2 (ja) * 2004-07-14 2012-08-29 日本電気株式会社 電界効果型トランジスタ及びその製造方法
US7244640B2 (en) * 2004-10-19 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a Finfet structure and a device including the same
US7241649B2 (en) * 2004-10-29 2007-07-10 International Business Machines Corporation FinFET body contact structure
US7199419B2 (en) * 2004-12-13 2007-04-03 Micron Technology, Inc. Memory structure for reduced floating body effect
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
JP5105721B2 (ja) * 2005-08-02 2012-12-26 インターナショナル・ビジネス・マシーンズ・コーポレーション ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法
US7655511B2 (en) * 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
JP2007311498A (ja) * 2006-05-17 2007-11-29 Denso Corp 半導体装置
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7550773B2 (en) 2007-06-27 2009-06-23 International Business Machines Corporation FinFET with top body contact
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821575A (en) * 1996-05-20 1998-10-13 Digital Equipment Corporation Compact self-aligned body contact silicon-on-insulator transistor
US6300182B1 (en) * 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US20060057787A1 (en) * 2002-11-25 2006-03-16 Doris Bruce B Strained finfet cmos device structures
US20080150026A1 (en) * 2006-12-26 2008-06-26 International Business Machines Corporation Metal-oxide-semiconductor field effect transistor with an asymmetric silicide

Also Published As

Publication number Publication date
US8962398B2 (en) 2015-02-24
US20130171780A1 (en) 2013-07-04
US9023694B2 (en) 2015-05-05
US8227867B2 (en) 2012-07-24
US20100155842A1 (en) 2010-06-24
CN101764158B (zh) 2012-05-23
TW201036161A (en) 2010-10-01
JP2010153860A (ja) 2010-07-08
JP5528085B2 (ja) 2014-06-25
CN101764158A (zh) 2010-06-30
KR20100073979A (ko) 2010-07-01
US20120208328A1 (en) 2012-08-16

Similar Documents

Publication Publication Date Title
TWI512975B (zh) 本體接觸之混合表面的絕緣體上半導體元件
US9548385B1 (en) Self-aligned contacts for vertical field effect transistors
US7759737B2 (en) Dual structure FinFET and method of manufacturing the same
US7601569B2 (en) Partially depleted SOI field effect transistor having a metallized source side halo region
US8624315B2 (en) Field effect transistor having an asymmetric gate electrode
US7646039B2 (en) SOI field effect transistor having asymmetric junction leakage
TWI831110B (zh) 半導體裝置及其製造方法
US8614486B2 (en) Low resistance source and drain extensions for ETSOI
US11557652B2 (en) Metal source/drain-based MOSFET and method for fabricating the same
US20240379446A1 (en) Dual Dopant Source/Drain Regions and Methods of Forming Same
TW201729418A (zh) 通過閘極自對準接面改進接面分佈的取代體鰭式場效電晶體
US20250120146A1 (en) Semiconductor device having a doped fin well
US12426300B2 (en) Transistor source/drain contacts and methods of forming the same
US12525455B2 (en) Gate structures in transistors and method of forming same
US20240379751A1 (en) Semiconductor Device and Method of Manufacture
US10847622B2 (en) Method of forming source/drain structure with first and second epitaxial layers
JP2013051313A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees