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JP2010153860A - 半導体構造体および半導体構造体を形成する方法 - Google Patents

半導体構造体および半導体構造体を形成する方法 Download PDF

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JP2010153860A JP2009283193A JP2009283193A JP2010153860A JP 2010153860 A JP2010153860 A JP 2010153860A JP 2009283193 A JP2009283193 A JP 2009283193A JP 2009283193 A JP2009283193 A JP 2009283193A JP 2010153860 A JP2010153860 A JP 2010153860A
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Abstract

【課題】セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上に形成されたボディ接触ハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）デバイスおよびこれを製造する方法を提供する。
【解決手段】ＳＯＩ基板の最上部半導体層の一部分にパターン形成して、実質的に垂直な側壁を有する半導体フィン１８が作成される。半導体フィンのボディ領域２０とは反対の導電型のドーピングを有する２つのソース領域６２間の半導体フィンの上面で半導体フィンのボディ領域の一部分が露出される。２つのソース領域と、２つのソース領域間の露出されたボディ領域の上面のすぐ上に、金属半導体合金部分８２が形成される。ボディ領域への低抵抗接触を可能にするために、イオン注入によってボディ領域の露出された最上部部分のドーピング濃度を高めることができるか、または高密度の結晶欠陥を有する再結合領域を形成することができる。
【選択図】図７Ｆ

Description

本発明は、半導体デバイスに関し、特に、セミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板上に形成されたボディ接触ハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ：hybrid surface semiconductor-on-insulator）デバイスおよびこれを製造する方法に関する。
ハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）デバイスは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層の側壁を使用して形成された半導体デバイスを意味する。ＨＳＳＯＩデバイスは、最上部半導体層の上面と平行な半導体表面を使用してプレーナ半導体デバイスと同じＳＯＩ基板上に形成することができる。
ＨＳＳＯＩデバイスの電気特性は、典型的なＳＯＩデバイスの特徴を示す。特に、フローティング・ボディ効果（floating bodyeffect）により、ＨＳＳＯＩデバイスのパフォーマンス・パラメータに制限が加えられる可能性がある。ＨＳＳＯＩデバイスのパワーおよびパフォーマンスの利点を最適化する際の重要な要因は、フローティング・ボディの電圧を正確に制御することである。
本発明の一実施形態は、ソースに電気的に結合されたボディを有するハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field effect transistor）を提供し、それにより、ＨＳＳＯＩ ＭＯＳＦＥＴのフローティング・ボディ効果を最小限にするかまたは除去する。
本発明の一態様によれば、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層の一部分にパターン形成して、実質的に垂直な側壁を有する半導体フィンが作成される。半導体フィンのボディ領域とは反対の導電型のドーピングを有する２つのソース領域間の半導体フィンの上面で半導体フィンのボディ領域の一部分が露出される。２つのソース領域と、２つのソース領域間の露出されたボディ領域の上面のすぐ上に、金属半導体合金部分が形成される。ボディ領域への低抵抗接触を可能にするために、イオン注入によってボディ領域の露出された最上部部分のドーピング濃度を高めることができる。このように形成されたハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソース領域に電気的に結合されたボディ領域を有する。
本発明の他の態様によれば、第１の側壁と第２の側壁と実質的に水平な上面とを有し、絶縁体層のすぐ上に位置する半導体フィンであって、第１および第２の側壁が実質的に相互に平行であり、実質的に垂直な半導体フィンと、半導体フィン内に位置し、第１の導電型のドーピングを有し、絶縁体層に垂直に接するボディ領域と、半導体フィンの第１の端部内で第１の側壁のすぐ上に位置し、第２の導電型のドーピングを有する第１のソース領域であって、第２の導電型が第１の導電型の反対である第１のソース領域と、半導体フィンの第１の端部内で第２の側壁のすぐ上に位置し、第２の導電型のドーピングを有する第２のソース領域と、第１のソース領域、第２のソース領域、および第１の導電型のドーピングを有し、第１のソース領域と第２のソース領域との間に位置する半導体フィンの一部分の上面に接する金属半導体合金部分とを含む、半導体構造体が提供される。
この半導体構造体は、第１の側壁のすぐ下の第１のチャネルと、第２の側壁のすぐ下の第２のチャネルとを有し、それぞれ第１のチャネルおよび第２のチャネル内で第１の側壁および第２の側壁に沿って水平方向に電流が流れる金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）にすることができる。
本発明の他の態様によれば、第１の側壁と第２の側壁と実質的に水平な上面とを有し、絶縁体層のすぐ上に位置し、第１の導電型のドーピングを有する半導体フィンを形成することであって、第１および第２の側壁が実質的に相互に平行であり、実質的に垂直であることと、半導体フィンの第１の端部内で第１の側壁のすぐ上に第２の導電型のドーピングを有する第１のソース領域を形成することであって、第２の導電型が第１の導電型の反対であることと、半導体フィンの第１の端部内で第２の側壁のすぐ上に第２の導電型のドーピングを有する第２のソース領域を形成することと、第１のソース領域、第２のソース領域、および第１の導電型のドーピングを有し、第１のソース領域と第２のソース領域との間に位置する半導体フィンの一部分の上面のすぐ上に金属半導体合金部分を形成することとを含む、半導体構造体を形成する方法が提供される。
本発明の一実施形態は、ソースへの選択的漏れを備えたボディを有し、それにより、ＨＳＳＯＩ ＭＯＳＦＥＴのフローティング・ボディ効果を最適化する、ハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。
本発明の一態様によれば、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層の一部分にパターン形成して、実質的に垂直な側壁を有する半導体フィンが作成される。半導体フィンのボディ領域とは反対の導電型のドーピングを有する２つのソース領域間の半導体フィンの上面で半導体フィンのボディ領域の一部分が露出される。いくつかの手段のうちの少なくとも１つにより、発生／再結合領域（generation/recombination region）が形成される。一実施形態では、露出されたボディ領域をアモルファス化することにより、高密度の結晶欠陥を有する領域が形成される。２つのソース領域と、２つのソース領域間の再結合領域のすぐ上に、金属半導体合金部分が形成される。再結合領域は、電子および正孔の再結合率を高めることによりボディ領域内の電荷の除去を容易にし、それにより、フローティング・ボディ効果を低減または除去する。代わって、露出されたボディ領域の上の金属半導体境界面は発生／再結合中心（generation/recombination centers）を提供する。このように形成されたハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソースへの漏電を優先的に増加させたボディ領域を有する。これにより、ソースに対してボディ上で低い順電圧を維持しながら、ボディ・ドーピングの増加を可能にする。
本発明の他の態様によれば、第１の側壁と第２の側壁と実質的に水平な上面とを有し、基板の絶縁体層のすぐ上に位置する半導体フィンであって、第１および第２の側壁が実質的に相互に平行であり、実質的に垂直な半導体フィンと、半導体フィン内に位置し、第１の導電型のドーピングを有し、絶縁体層に垂直に接するボディ領域と、実質的に水平な上面のすぐ下に位置し、第１の導電型のドーピングを有するアモルファス化した半導体材料を含む再結合中心含有半導体領域と、再結合中心含有半導体領域および半導体フィン内に位置する少なくとも１つのソース領域に接し、第２の導電型のドーピングを有する金属半導体合金部分であって、第２の導電型が第１の導電型の反対である金属半導体合金部分とを含む、半導体構造体が提供される。
この半導体構造体は、第１の側壁、第２の側壁、および端壁でドレイン領域に接する他の金属半導体合金部分をさらに含むことができる。
第１のソース領域は、第２のソース領域に接しない可能性があり、ボディ領域によって第２のソース領域から分離することができる。代わって、第１のソース領域および第２のソース領域は、一体かつ単体構造のものにすることもできる。
本発明の他の態様によれば、第１の側壁と第２の側壁と実質的に水平な上面とを有し、絶縁体層のすぐ上に位置し、第１の導電型のドーピングを有する半導体フィンを形成することであって、第１および第２の側壁が実質的に相互に平行であり、実質的に垂直であることと、実質的に水平な上面のすぐ下に、アモルファス化した半導体材料を含み、第１の導電型のドーピングを有する再結合中心含有半導体領域を形成することと、再結合中心含有半導体領域および半導体フィン内に形成された少なくとも１つのソース領域のすぐ上に、第２の導電型のドーピングを有する金属半導体合金部分を形成することであって、第２の導電型が第１の導電型の反対であることとを含む、半導体構造体を形成する方法が提供される。
本明細書のすべての図面について、以下の規則が適用される。同じ数値ラベルを有する複数の図面は、同じ実施形態における同じ製造段階に対応する。接尾辞「Ａ」を有する図面は平面図（top-down view）である。接尾辞「Ｂ」を有する図面は、平面Ｂ−Ｂ’に沿った水平断面図である。接尾辞「Ｃ」、「Ｄ」、「Ｅ」、または「Ｆ」を有する図面は、同じ数値ラベルおよび接尾辞「Ａ」を有する対応図面のそれぞれ平面Ｃ−Ｃ’、Ｄ−Ｄ’、Ｅ−Ｅ’、またはＦ−Ｆ’に沿った垂直断面図である。
本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 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本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第１の実施形態による第１の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第２の実施形態による第２の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の連続した図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第３の実施形態による第３の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の変形例の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第４の実施形態による第４の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第５の実施形態による第５の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。 本発明の第６の実施形態による第６の模範的なＨＳＳＯＩ ＭＯＳＦＥＴ構造の様々な図の１つである。
上記の通り、本発明の諸実施形態は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上に形成されたボディ接触ハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）デバイスおよびこれを製造する方法に関し、これらについては添付図面とともに本明細書で説明する。図面全体を通して、同様の要素または同等の要素を指定するために、同じ参照番号または英字を使用する。図面は必ずしも一定の縮尺で描かれているわけではない。
図１Ａ〜図１Ｆを参照すると、第１の模範的な半導体構造体は、ハンドル基板６と、絶縁体層１０と、半導体フィン１８と、誘電体フィン・キャップ部分３０とを含む。ハンドル基板６と絶縁体層１０と半導体フィン１８のスタックは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層にパターン形成することによって形成することができる。たとえば、ハンドル基板６と絶縁体層１０と最上部半導体層とを含むＳＯＩを使用することができる。この場合、絶縁体層１０は、ハンドル基板および最上部半導体層に垂直に接するＳＯＩ基板の埋め込み絶縁体層である。
ハンドル基板６は、半導体材料、絶縁体材料、または金属材料を含むことができる。たとえば、ハンドル基板は、シリコンなどの単一結晶性半導体材料を含むことができる。絶縁体層１０は、酸化シリコンまたは窒化シリコンなどの誘電体材料、あるいは実質的に電気的に絶縁性になるようにドーピングまたは損傷を受けた半導体層を含む。最上部半導体層は半導体材料を含む。好ましくは、最上部半導体材料は、最上部半導体層全体内の原子間のエピタキシャル・アライメントを有する単一結晶性半導体材料を含む。この半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ化合物半導体材料、ＩＩ−ＶＩ化合物半導体材料、有機半導体材料、およびその他の化合物半導体材料から選択することができるが、これらに限定されない。たとえば、この半導体材料は単一結晶性シリコンを含むことができる。本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、最上部半導体層の厚さは、１ｎｍ〜２０００ｎｍ、おそらく１０ｎｍ〜２００ｎｍ、典型的に約３０ｎｍ〜約１２０ｎｍの範囲にすることができる。
最上部半導体層内の半導体材料は、第１の導電型の電気的ドーパントをドーピングすることができる。第１の導電型がｐ型である場合、電気的ドーパントは、Ｂ、Ｇａ、およびＩｎなどのｐ型ドーパントのうちの少なくとも１つにすることができる。第１の導電型がｎ型である場合、電気的ドーパントは、Ｐ、Ａｓ、およびＳｂなどのｎ型ドーパントのうちの少なくとも１つにすることができる。本明細書ではより低い濃度およびより高い濃度も企図されているが、典型的には、電気的ドーパントの濃度は、１．０×１０13原子数／ｃｍ3〜１．０×１０20原子数／ｃｍ3、おそらく１．０×１０14原子数／ｃｍ3〜１．０×１０19原子数／ｃｍ3の範囲にすることができる。
最上部半導体層は、最上部半導体層の最上表面の表面法線（surfacenormal）の方向に垂直な平面内に残留内部応力を有することができる。加えてまたは代わって、最上部半導体層は、最上部半導体層の最上表面の表面法線の方向に沿って残留内部応力を有することができる。本発明の諸実施形態は、バルク部分とＳＯＩ部分とを含むハイブリッド基板のＳＯＩ部分で実施することができる。このような変形例は本明細書で明確に企図されている。
半導体層の上面は＜１００＞方位シリコン平面上に、側壁は＜１１０＞シリコン平面上にすることができ、＜１１０＞方位に電流が流れる。代わって、上面は＜１１０＞方位に電流が流れる＜１１０＞平面にすることができ、側壁は＜１００＞タイプの方位にすることができる。
誘電体フィン・キャップ層は最上部半導体層の上面上に形成される。誘電体フィン・キャップ層は、酸化誘電体、窒化誘電体、または酸窒化誘電体などの誘電体材料を含む。たとえば、誘電体フィン・キャップ層は、窒化シリコンまたは酸化シリコンを含む。本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、誘電体フィン・キャップ層の厚さは、０．５ｎｍ〜１０００ｎｍ、おそらく５ｎｍ〜１００ｎｍ、典型的に約１５ｎｍ〜約５０ｎｍの範囲にすることができる。誘電体フィン・キャップ層は、単一同質誘電体材料を含む場合もあれば、異なる組成を有する少なくとも２つの誘電体材料層の垂直スタックを含む場合もある。
誘電体フィン・キャップ層と最上部半導体層のスタックは、リソグラフィによりパターン形成され、横方向に分離された構造を形成し、この構造は半導体フィン１８と誘電体フィン・キャップ部分３０の垂直スタックを含む。具体的には、最上部半導体層の残りの部分が半導体フィン１８を構成し、誘電体フィン・キャップ層の残りの部分が誘電体フィン・キャップ部分３０を構成する。
半導体フィン１８は、相互に平行な１対の実質的に垂直な側壁を有する。１対の実質的に垂直な側壁の一方は本明細書で「第１の側壁」と呼ばれ、１対の実質的に垂直な側壁のもう一方は本明細書で「第２の側壁」と呼ばれる。半導体フィン１８は、もう１対の実質的に垂直な側壁を有することができ、これは本明細書で第１の端壁および第２の端壁と呼ばれる。第１および第２の端壁のそれぞれは、第１の側壁および第２の側壁に隣接する。半導体フィン１８の第１の側壁、第２の側壁、第１の端壁、および第２の端壁は、誘電体フィン・キャップ部分３０の側壁に実質的に垂直に一致する。接尾辞「Ｂ」を有するすべての図において、第１の側壁は、２次元図面に表された半導体フィン１８の底側に位置し、第２の側壁は、２次元図面に表された半導体フィン１８の上側に位置する。接尾辞「Ｃ」を有するすべての図において、第１の端壁は、２次元図面に表された半導体フィン１８の左側に位置し、第２の端壁は、２次元図面に表された半導体フィン１８の右側に位置する。
図２Ａ〜図２Ｆを参照すると、ゲート誘電体４０とゲート導体５０は、半導体フィン１８と誘電体フィン・キャップ部分３０のスタック上に形成される。図２Ａ〜図２Ｆおよび本明細書のすべての後続図面では簡潔さのために底部半導体層６が省略されているが、絶縁体層１０のすぐ下の底部半導体層６の存在は以下すべての図で想定されている。
ゲート誘電体４０は、半導体フィン１８の第１の側壁のすぐ上に位置する第１のゲート誘電体と、半導体フィン１８の第２の側壁のすぐ上に位置する第２のゲート誘電体とを含む。ゲート誘電体４０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそのスタック、あるいはこれらの組み合わせなどの半導体ベースの誘電体材料を含むことができる。半導体ベースの誘電体材料は、半導体フィン１８の露出部分の熱変換または化学的気相堆積（ＣＶＤ：chemical vapor deposition）あるいはその両方によって形成することができる。代わって、ゲート誘電体４０は、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＴｉＯ2、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、その合金、およびそのシリケートなどの高ｋ誘電体材料を含むことができる。高ｋ誘電体材料は、たとえば、化学的気相堆積（ＣＶＤ）、原子層付着（ＡＬＤ：atomic layer deposition）、分子線エピタキシ（ＭＢＥ：molecularbeam epitaxy）、パルス・レーザ蒸着（ＰＬＤ：pulsed laser deposition）、リキッド・ソース・ミスト化学析出（ＬＳＭＣＤ：liquid source misted chemical deposition）、物理蒸着法（ＰＶＤ：physical vapor deposition）などを含む、当技術分野で周知の方法によって形成することができる。ゲート誘電体４０の厚さは、０．１ｎｍ〜６０ｎｍ、おそらく従来の誘電体材料の場合は１ｎｍ〜３ｎｍ、おそらく高ｋ誘電体材料の場合は２ｎｍ〜６ｎｍの範囲にすることができ、１ｎｍ〜１０ｎｍ程度またはそれ未満の有効酸化膜厚を有することができる。
ゲート導体５０は、ドープ半導体材料、導電金属窒化物（conductivemetallic nitride）、金属材料、またはこれらの組み合わせなどの導電材料を含む。模範的なドープ半導体材料としては、ドープ・ポリシリコン、ドープ・シリコン含有半導体合金などを含む。模範的な導電金属窒化物としては、ＴａＮ、ＴｉＮ、ＴｉＡｌＮ、その他の導電高融点金属窒化物、またはその合金を含むが、これらに限定されない。模範的な金属材料としては、金属元素（elemental metal）および金属間合金（intermetallic alloy）を含む。本明細書ではより小さい厚さおよびより大きい厚さも明確に企図されているが、誘電体フィン・キャップ部分３０の上面の上で測定したゲート導体５０の厚さは、２ｎｍ〜４０００ｎｍ、おそらく２０ｎｍ〜４００ｎｍ、典型的に約４０ｎｍ〜約２００ｎｍの範囲にすることができる。ゲート導体５０の厚さは誘電体フィン・キャップ部分３０の厚さより大きい。
ゲート誘電体４０およびゲート導体５０は、半導体フィン１８の露出表面上にゲート誘電体層を形成し、ゲート誘電体層のすぐ上にゲート導体層を形成し、ゲート導体層とゲート誘電体層のスタックにリソグラフィによりパターン形成することによって形成することができる。ゲート誘電体層は、たとえば、ゲート誘電体層が半導体フィン１８の半導体材料の熱変換またはプラズマ変換によって形成される場合に、誘電体フィン・キャップ部分３０の表面上ではなく、半導体フィン１８の表面上にのみ形成することができ、あるいは、たとえば、ゲート誘電体層が誘電体材料の付着によって形成される場合に、半導体フィン１８の表面上と誘電体フィン・キャップ部分３０の上面および側壁表面上に形成することができる。
ゲート誘電体層の残りの部分であるゲート誘電体４０と、ゲート導体層の残りの部分であるゲート導体５０が、半導体フィン１８の第１の端部と半導体フィン１８の第２の端部との間の半導体フィン１８の中央部分にまたがるように、ゲート誘電体層とゲート導体のスタックにリソグラフィによりパターン形成する。したがって、第１の側壁の一部分と、第２の側壁の一部分と、半導体フィン１８の第１の端壁は、誘電体フィン・キャップ部分３０の一方の側に位置する半導体フィン１８の第１の端部で露出され、第１の側壁の他の一部分と、第２の側壁の他の一部分と、半導体フィン１８の第２の端壁は、誘電体フィン・キャップ部分３０のもう一方の側に位置する半導体フィン１８の第２の端部で露出される。
半導体フィン１８の第１および第２の側壁の平面内の水平方向に沿ったゲート誘電体４０とゲート導体５０の幅は、第１の模範的な半導体構造体に形成されるハイブリッド・サーフェス・セミコンダクタ・オン・インシュレータ（ＨＳＳＯＩ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長である。
任意選択で、このステップでハロー・イオン注入またはソースおよびドレイン拡張イオン注入あるいはその両方を実行して、ハロー領域（図示せず）またはソースおよびドレイン拡張領域（図示せず）あるいはその両方を形成することができる。ゲート・スペーサ５５は、共形誘電体層（conformal dielectric layer）の付着および異方性エッチングにより、ゲート導体５０の側壁上に形成される。ゲート導体５０の側壁上に位置する共形誘電体層の残りの部分はゲート・スペーサ５５を構成する。ゲート・スペーサ５５はゲート導体５０を横から取り囲むことができる。ゲート・スペーサ５５は誘電体フィン・キャップ部分３０の上面に接する。ゲート・スペーサ５５は、ゲート導体５０のエッジと、後で形成されるソースおよびドレイン領域のエッジとの間のオフセットを提供することができる。
半導体フィン１８および誘電体フィン・キャップ部分３０の全高に対するゲート・スペーサ５５より上のゲート導体５０の側壁の露出部分の高さの比率次第で、半導体フィン１８の第１および第２の側壁ならびに第１および第２の端壁のベースに残留誘電体スペーサ（図示せず）が形成される場合もあれば、形成されない場合もある。具体的には、ゲート・スペーサ５５より上のゲート導体５０の側壁の露出部分の高さが半導体フィン１８および誘電体フィン・キャップ部分３０の全高より大きい場合、いかなる残留誘電体スペーサも半導体フィン１８のベースに形成されない。ゲート・スペーサ５５より上のゲート導体５０の側壁の露出部分の高さが半導体フィン１８および誘電体フィン・キャップ部分３０の全高より小さい場合、ゲート・スペーサ５５と一体に形成される残留誘電体スペーサが半導体フィン１８のベースに形成される。残留誘電体スペーサおよびゲート・スペーサ５５は絶縁体層１０の上面に接する。
図３Ａ〜図３Ｆを参照すると、第１の端部内の第１の側壁の一部分、第１の端部内の第２の側壁の一部分、第２の端部内の第１の側壁の一部分、第２の端部内の第２の側壁の一部分、および半導体フィン１８の第２の端壁に第２の導電型のドーパントを注入するために、ソースおよびドレイン・イオン注入が実行される。第２の導電型は第１の導電型の反対である。たとえば、第１の導電型がｐ型である場合、第２の導電型はｎ型であり、逆もまた同様である。半導体フィン１８の第１および第２の側壁ならびに第２の端壁から第２の導電型のドーパントを注入するために、斜めイオン注入（angled ion implantation）が使用される。斜めイオン注入の方向は図３Ａおよび図３Ｃに概略的に示されている。ゲート導体５０および誘電体フィン・キャップ部分３０は、イオン注入用のマスキング構造として機能する。
第２の導電型のドーパントの注入深さは、半導体フィン１８の幅の半分より小さくなるように選択される。半導体フィン１８の幅は、半導体フィン１８の第１の側壁と第２の側壁との距離である。第１および第２のソース領域６２は、第１の端部の第１の側壁の一部分のすぐ下ならびに第１の端部の第２の側壁の一部分のすぐ下に形成される。第１および第２のソース領域６２は、第１の導電型のドーピングを有する半導体フィン１８の一部分であって、第２の導電型のドーパントが注入されない部分によって分離される。したがって、第１のソース領域は第２のソース領域に接しない。第１の導電型のドーピングを有する半導体フィン１８の一部分は、本明細書でボディ領域２０と呼ばれ、本発明の諸実施形態ではＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域として機能する。第１および第２のソース領域６２のそれぞれは、ゲート導体５０のエッジと実質的に垂直に一致するエッジを有することができる。さらに、第１および第２のソース領域６２のそれぞれは、それぞれ第１および第２のゲート誘電体４０の周辺部分に接することができる。第１および第２のソース領域６２と第１および第２のゲート誘電体４０との重なりは、ゲート・スペーサ５５の厚さまたは斜めイオン注入の傾斜角あるいはその両方によって調節することができる。
ドレイン領域６４は、第１のゲート誘電体のエッジから、第２の端部上の第１の側壁の一部分を越えて第２の端壁まで延び、第２の端壁を越え、半導体フィン１８の第２の端部上の第２の側壁を越え、第２のゲート誘電体のエッジまで延びる。ドレイン領域６４は、一体かつ単体構造のものであり、すなわち、物理的に表面化された境界面なしにまとめて接続され、単一の連続したものになっている。ドレイン領域６４は、第１の側壁に接する一部分と、第２の端壁に接する第２の部分と、第２の側壁に接する第３の部分とを含む。ドレイン領域６４とボディ領域２０との境界面は、誘電体フィン・キャップ部分３０の底面から絶縁体層１０の上面まで延びる。ドレイン領域６４とボディ領域２０との境界面全体は、実質的に垂直にすることができる。ドレイン領域６４は、本発明の諸実施形態ではＨＳＳＯＩ ＭＯＳＦＥＴのドレインとして機能する。ドレイン領域６４は、ゲート導体５０のエッジに実質的に垂直に一致するエッジを有することができる。さらに、ドレイン領域６４は、第１および第２のゲート誘電体４０のそれぞれの周辺部分に接することができる。ドレイン領域６４と、第１または第２あるいはその両方のゲート誘電体４０との重なりは、ゲート・スペーサを使用するか、斜めイオン注入の傾斜角を調節するか、あるいはその両方を行うことによって調節することができる。誘電体フィン・キャップ部分３０の底面はドレイン領域６４およびボディ領域２０に垂直に接する。
典型的には、第１および第２のソース領域６２とドレイン領域６４は、第１および第２のソース領域６２とドレイン領域６４のそれぞれで低抵抗を提供するために高濃度ドーピングされる。たとえば、本明細書では第１および第２のソース領域６２とドレイン領域６４についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、第１および第２のソース領域６２とドレイン領域６４のドーパント濃度は、１．０×１０18／ｃｍ3〜１．０×１０22／ｃｍ3、おそらく１．０×１０19／ｃｍ3〜１．０×１０21／ｃｍ3の範囲にすることができる。
図４Ａ〜図４Ｆを参照すると、フォトレジスト６７は半導体フィン１８および誘電体フィン・キャップ部分３０の上に塗布され、リソグラフィによりパターン形成し、半導体フィン１８の第１の端部を露出しながら半導体フィン１８の第２の端部をマスクする。フォトレジスト６７のエッジはゲート導体５０の上に重なることができる。代わって、フォトレジストのエッジは、ゲート・スペーサ５５の上に重なり、ゲート導体５０を完全に覆うこともできる。半導体フィン１８の第１の端部の上に位置する誘電体フィン・キャップ部分３０の小部分（sub-portion）が露出される。ゲート導体５０またはフォトレジスト６７によって覆われない誘電体フィン・ギャップ部分３０の小部分を除去するために、異方性エッチングが使用される。フォトレジスト６７のエッジがゲート導体５０の上に重なる場合、ゲート導体５０およびフォトレジスト６７は共同で異方性エッチング用のエッチング・マスクとして機能する。フォトレジスト６７のエッジがゲート・スペーサ５５の上に重なり、ゲート導体５０を完全に覆う場合、フォトレジスト６７は異方性エッチング用のエッチング・マスクとして使用される。誘電体フィン・キャップ部分３０の残りの部分のエッジは、半導体フィン１８の第１の端部の上のゲート・スペーサ５５の外側エッジと実質的に垂直に一致する。
好ましくは、異方性エッチングは半導体フィン１８の半導体材料に応じて選択的である。異方性エッチングは、絶縁体層１０に応じて選択的である場合もあれば、選択的ではない場合もある。半導体フィン１８の第１の端部の上面が露出されると、フォトレジスト６７を除去することができる。しかし、第１の導電型のドーパントの注入までまたは再結合中心発生元素のイオンの注入までフォトレジスト６７の除去が延期される諸実施形態も本明細書で企図されている。
図５Ａ〜図５Ｆを参照すると、半導体フィン１８の第１の端部の露出した上面に第１の導電型のドーパントを注入することができる。イオン注入以前の半導体フィン１８の第１の端部の上面は、第１および第２のソース領域６２の上面と、ボディ領域２０の上面とを含み、このボディ領域２０は第１および第２のソース領域６２に横から接する。半導体フィン１８の第１の端部の上面に接し、第１および第２のソース領域６２に横から接するボディ領域２０の一部分には、第１の導電型のドーパントを注入して、改質（modified）半導体領域７２である第１の導電型のドープ領域を形成することができる。本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、改質半導体領域７２が第１の導電型のドープ領域である場合の改質半導体領域７２の厚さは、１ｎｍ〜１０００ｎｍ、おそらく１０ｎｍ〜１００ｎｍ、典型的に約３０ｎｍ〜約６０ｎｍの範囲にすることができる。
イオン注入の用量は、第１の導電型の注入ドーパントが第１および第２のソース領域６２の最上部部分のドーピングのタイプを変更しないように設定される。換言すれば、改質半導体領域７２内の第１の導電型のドーパントのドーパント濃度は、第１および第２のソース領域６２内の第２の導電型のドーパントのドーパント濃度より低い。たとえば、本明細書では改質半導体領域７２についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、改質半導体領域７２のドーパント濃度は、１．０×１０15／ｃｍ3〜５．０×１０21／ｃｍ3、おそらく１．０×１０16／ｃｍ3〜５．０×１０20／ｃｍ3、典型的に約１．０×１０18／ｃｍ3〜約１．０×１０20／ｃｍ3の範囲にすることができる。第１の導電型の追加のドーパントが改質半導体領域７２に導入されたために、改質半導体領域７２は半導体フィン１８内のボディ領域２０より高いドーパント濃度を有する。
あるケースでは、半導体フィン１８の第１の端部の上面のすぐ下に改質半導体領域７２を形成するために、傾斜角なしに、すなわち、半導体フィン１８の上面に対して垂直の方向に、第１の導電型のドーパントのイオン注入を実行することができる。改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越えて、改質半導体領域７２の深さと同じレベルにある第１の端壁内の水平線まで延びる。この場合、改質半導体領域７２は絶縁体層１０に接せず、第１の端壁はボディ領域２０の露出された実質的に垂直な表面を含む。
ゲート導体５０、ゲート・スペーサ５５、および誘電体フィン・キャップ部分３０は、半導体フィン１８内に第１の導電型のドーパントが導入されるのを防止するために、注入中に第１の導電型のドーパントをブロックする。このステップでフォトレジスト６７が存在する場合、このフォトレジストは注入マスクとしても使用することができる。フォトレジスト６７は、イオン注入中に存在する場合、後で除去される。
他のケースでは、斜めイオン注入により、第１の導電型のドーパントを第１の端壁に注入することができる。イオン注入の傾斜角は、第１の導電型のドーパントが第２の端壁に注入されるのを防止しながら、第１の導電型のドーパントが第１の端壁から注入されるように設定される。この場合、改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越え、第１の端壁を越えて、絶縁体層１０の上面まで延びる。
さらに他のケースでは、改質半導体領域７２を形成するために、再結合中心発生元素のイオンを半導体フィン１８の第１の端部の上面に注入することができる。イオン注入以前の半導体フィン１８の第１の端部の上面は、第１および第２のソース領域６２の上面と、ボディ領域２０の上面とを含み、このボディ領域２０は第１および第２のソース領域６２に横から接する。半導体フィン１８の第１の端部の上面に接し、第１および第２のソース領域６２に横から接するボディ領域２０の部分には、改質半導体領域７２である再結合中心含有半導体領域を形成するために、再結合中心発生元素を注入することができる。
再結合中心発生元素としては、たとえば、窒素、酸素、炭素、ゲルマニウム、アルゴン、クリプトン、キセノン、金、白金、およびこれらの組み合わせを含む。改質半導体領域７２に注入される再結合中心発生元素は、元素の周期表内の３Ａ族または５Ａ族に属す電気的ドーパントではない。再結合中心発生元素は非電気的であるので、追加の自由正孔または自由電子はまったく改質半導体領域７２に追加されない。
本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、改質半導体領域７２の厚さは、１ｎｍ〜１０００ｎｍ、おそらく１０ｎｍ〜１００ｎｍ、典型的に約３０ｎｍ〜約６０ｎｍの範囲にすることができる。改質半導体領域７２の厚さは半導体フィン１８の厚さより小さい。本明細書ではより低い濃度およびより高い濃度も企図されているが、再結合中心発生元素の濃度は、１．０×１０11／ｃｍ3〜１．０×１０22／ｃｍ3、おそらく１．０×１０12／ｃｍ3〜１．０×１０21／ｃｍ3の範囲にすることができる。再結合中心発生元素の用量は、改質半導体領域７２の厚さ内でこの濃度範囲を達成するように決定される。
再結合中心発生元素は、点欠陥および転位などの結晶構造への損傷を改質半導体領域７２に導入する。注入された再結合中心発生元素の存在により、改質半導体領域７２は、第１および第２のソース領域６２ならびにドレイン領域６４内の電気的ドーパントを活性化する活性化アニールの後でも高密度の結晶欠陥を維持する。この高い欠陥密度は、ボディ領域２０内に蓄積する正孔または電子が再結合によって収集され消滅する再結合中心として機能する。
あるケースでは、改質半導体領域７２は、ボディ領域２０と同じ濃度の第１の導電型のドーパントを有することができる。追加の電気的ドーパント、すなわち、３Ａ族元素および５Ａ族元素などの自由電子または自由正孔を提供するドーパントはまったく改質半導体領域７２に追加されない。改質半導体領域７２は第２の導電型のドーパントを含まない。
他のケースでは、イオン注入により、第１の導電型のドーパントを改質半導体領域７２に注入することができる。イオン注入の用量は、第１の導電型の注入ドーパントが第１および第２のソース領域６２の最上部部分のドーピングのタイプを変更しないように設定される。換言すれば、改質半導体領域７２内の第１の導電型のドーパントのドーパント濃度は、第１および第２のソース領域６２内の第２の導電型のドーパントのドーパント濃度より低い。たとえば、本明細書では改質半導体領域７２についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、改質半導体領域７２内の第１の導電型のドーパントの濃度は、１．０×１０15／ｃｍ3〜５．０×１０21／ｃｍ3、おそらく１．０×１０16／ｃｍ3〜５．０×１０20／ｃｍ3、典型的に約１．０×１０18／ｃｍ3〜約１．０×１０20／ｃｍ3の範囲にすることができる。第１の導電型の追加のドーパントが改質半導体領域７２に導入されるので、改質半導体領域７２は、半導体フィン１８内のボディ領域２０より高いドーパント濃度を有する。
ある構成では、半導体フィン１８の第１の端部の上面のすぐ下に改質半導体領域７２を形成するために、傾斜角なしに、すなわち、半導体フィン１８の上面に対して垂直の方向に、再結合中心発生元素のイオン注入を実行することができる。改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越えて、改質半導体領域７２の深さと同じレベルにある第１の端壁内の水平線まで延びる。この場合、改質半導体領域７２は絶縁体層１０に接せず、第１の端壁はボディ領域２０の露出された実質的に垂直な表面を含む。
ゲート導体５０、ゲート・スペーサ５５、および誘電体フィン・キャップ部分３０は、半導体フィン１８内に再結合中心発生元素のイオンが導入されるのを防止するために、注入中に再結合中心発生元素をブロックする。このステップでフォトレジスト６７が存在する場合、このフォトレジストは注入マスクとしても使用することができる。フォトレジスト６７は、イオン注入中に存在する場合、後で除去される。
他の構成では、斜めイオン注入により、再結合中心発生元素を第１の端壁に注入することができる。イオン注入の傾斜角は、再結合中心発生元素のイオンが第２の端壁に注入されるのを防止しながら、再結合中心発生元素のイオンが第１の端壁から注入されるように設定される。この場合、改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越え、第１の端壁を越えて、絶縁体層１０の上面まで延びる。
図６Ａ〜図６Ｆを参照すると、半導体フィン１８の露出された半導体表面上に金属半導体合金部分が形成される。金属半導体合金部分は、たとえば、露出された半導体表面上に金属層を付着させ、その金属層とその下の半導体材料とを反応させることにより、形成することができる。
ソース側金属半導体合金部分８２は、第１および第２のソース領域６２の外面と、改質半導体領域７２と、第１の端壁上のボディ領域２０の露出表面がある場合はその露出表面のすぐ上に形成される。したがって、ソース側金属半導体合金部分８２は、第１および第２のソース領域６２と、改質半導体領域７２と、任意選択で第１の端壁上のボディ領域２０に接し、これらに電気的に短絡する。また、ソース側金属半導体合金部分８２は、誘電体フィン・キャップ部分３０の側壁表面にも接する。残留誘電体スペーサが形成されない場合、ソース側金属半導体合金部分８２は絶縁体層１０の上面に接することができる。残留誘電体スペーサが存在する場合、ソース側金属半導体合金部分８２は残留誘電体スペーサに接する。ソース側金属半導体合金部分８２は一体かつ単体構造のものである。
ドレイン側金属半導体合金部分８４は、ドレイン領域６４の外面のすぐ上に形成される。ドレイン側金属半導体合金部分８４は、ドレイン領域６４に接し、ボディ領域２０には接しない。また、ドレイン側金属半導体合金部分８４は、誘電体フィン・キャップ部分３０の側壁表面にも接する。残留誘電体スペーサが形成されない場合、ドレイン側金属半導体合金部分８４は絶縁体層１０の上面に接することができる。残留誘電体スペーサが存在する場合、ドレイン側金属半導体合金部分８４は残留誘電体スペーサに接する。ドレイン側金属半導体合金部分８４は一体かつ単体構造のものである。
ソース側金属半導体合金部分８２とドレイン側金属半導体合金部分８４は、半導体フィン１８の半導体材料と金属層の合金を含む。半導体フィン１８がシリコンを含む場合、ソース側金属半導体合金部分８２とドレイン側金属半導体合金部分８４は金属シリサイドを含む。半導体フィン１８がシリコン−ゲルマニウム合金を含む場合、ソース側金属半導体合金部分８２とドレイン側金属半導体合金部分８４は金属ゲルマノ−シリサイドを含むことができる。ゲート導体５０が半導体材料を含む場合、ゲート導体５０のすぐ上にゲート側金属半導体合金部分（図示せず）を形成することができる。
図７Ａ〜図７Ｆを参照すると、半導体フィン１８の上と、ソース側金属半導体合金部分８２、ドレイン側金属半導体合金部分８４、誘電体フィン・キャップ部分３０、ゲート・スペーサ５５、ならびにゲート導体５０またはゲート導体５０のすぐ上に形成されたゲート側金属半導体合金部分（図示せず）のうちの少なくとも一方のすぐ上に、ミドル・オブ・ライン（ＭＯＬ：middle-of-line）誘電体層９０が形成される。ＭＯＬ誘電体層９０は、酸化シリコン、窒化シリコン、化学的気相堆積（ＣＶＤ）低ｋ誘電体材料、スピンオン低ｋ誘電体材料、またはそれらのスタックを含むことができる。ＭＯＬ誘電体層９０は、バックエンド・オブ・ライン（ＢＥＯＬ：back-end-of-line）誘電体層からのナトリウムおよびカリウムなどの可動イオンの拡散を防止する可動イオン拡散バリア層を含むことができる。さらに、ＭＯＬ誘電体層９０は、第１および第２のゲート誘電体４０のすぐ下に位置するＨＳＳＯＩ ＭＯＳＦＥＴのチャネル内の電荷キャリアの移動性を変更するために下にある構造に引っ張り応力または圧縮応力を加えるストレス・ライナを含むことができる。
様々な金属コンタクトを形成するために、ＭＯＬ誘電体層９０にコンタクト・ビア・ホールが形成され、金属で充填される。たとえば、ソース側金属半導体合金部分８２に垂直に接するソース・コンタクト・ビア９２と、ドレイン側金属半導体合金部分８４に横から接する少なくとも１つのドレイン側コンタクト・ビア９４を形成することができる。ドレイン側金属半導体合金部分８４は半導体フィン１８の上面のすぐ上に形成されないので、少なくとも１つのドレイン側コンタクト・ビア９４はドレイン側金属半導体合金部分８４に横から接する。これは、ドレイン領域６４とドレイン側金属半導体合金部分８４との実質的に垂直な境界面にまたがる少なくとも１つのドレイン側ビア・ホールを形成することによって実施することができる。
第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。特に、第１および第２の側壁の表面配向は、第１および第２のゲート誘電体４０のすぐ下に位置するチャネル内のＨＳＳＯＩ ＭＯＳＦＥＴについて電荷キャリアの移動性を最大にするように選択することができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、改質半導体領域７２によりソース側金属半導体合金部分８２に電気的に接続される。
図８Ａ〜図８Ｆを参照すると、図３Ａ〜図３Ｆに対応する処理ステップで第２の導電型のドーパントを第１の端壁に注入することにより、第１の模範的な半導体構造体から第１の模範的な半導体構造体の変形例を導出することができる。斜めイオン注入を使用して、第２の導電型のドーパントを第１の端壁に注入し、それにより、第１および第２のソース領域６２を接続することができる。第１のゲート誘電体のエッジから第１の端部上の第１の側壁の一部分を越えて第１の端壁まで延び、第１の端壁を越え、半導体フィン１８の第１の端部上の第２の側壁を越えて第２のゲート誘電体のエッジまで延びる、一体かつ単体構造の統合ソース領域６２’が形成される。統合ソース領域６２’は、図７Ａ〜図７Ｆの第１および第２のソース領域６２を含む。
図９Ａ〜図９Ｆを参照すると、図２Ａ〜図２Ｆの第１の模範的な半導体構造体から本発明の第２の実施形態による第２の模範的な半導体構造体が導出される。フォトレジスト５７は半導体フィン１８および誘電体フィン・キャップ部分３０の上に塗布され、リソグラフィによりパターン形成して、半導体フィン１８の第２の端部を露出しながら半導体フィン１８の第１の端部をマスクする。フォトレジスト５７のエッジはゲート導体５０の上に重なることができる。代わって、フォトレジストのエッジは、ゲート・スペーサ５５の上に重なり、ゲート導体５０を完全に覆うこともできる。半導体フィン１８の第２の端部の上に位置する誘電体フィン・キャップ部分３０の小部分が露出される。ゲート導体５０またはフォトレジスト５７によって覆われない誘電体フィン・ギャップ部分３０の小部分を除去するために、異方性エッチングが使用される。フォトレジスト５７のエッジがゲート導体５０の上に重なる場合、ゲート導体５０およびフォトレジスト５７は共同で異方性エッチング用のエッチング・マスクとして機能する。フォトレジスト５７のエッジがゲート・スペーサ５５の上に重なり、ゲート導体５０を完全に覆う場合、フォトレジスト５７は異方性エッチング用のエッチング・マスクとして使用される。誘電体フィン・キャップ部分３０の残りの部分のエッジは、半導体フィン１８の第２の端部の上のゲート・スペーサ５５の外側エッジと実質的に垂直に一致する。
好ましくは、異方性エッチングは半導体フィン１８の半導体材料に応じて選択的である。異方性エッチングは、絶縁体層１０に応じて選択的である場合もあれば、選択的ではない場合もある。半導体フィン１８の第２の端部の上面が露出されると、フォトレジスト５７を除去することができる。
図１０Ａ〜図１０Ｆを参照すると、第１の端部内の第１の側壁の一部分、第１の端部内の第２の側壁の一部分、第２の端部内の第１の側壁の一部分、第２の端部内の第２の側壁の一部分、および半導体フィン１８の第２の端壁に第２の導電型のドーパントを注入するために、ソースおよびドレイン・イオン注入が実行される。上述の通り、第２の導電型は第１の導電型の反対である。半導体フィン１８の第１および第２の側壁ならびに第２の端壁から第２の導電型のドーパントを注入するために、斜めイオン注入が使用される。斜めイオン注入の方向は図１０Ａおよび図１０Ｃに概略的に示されている。ゲート導体５０および誘電体フィン・キャップ部分３０は、イオン注入用のマスキング構造として機能する。
第２の導電型のドーパントの注入深さは、半導体フィン１８の幅の半分より小さくなるように選択され、より典型的には、フィンの側壁から少し離れた位置までになるように選択される。第１および第２のソース領域６２は、第１の実施形態と同じように、第１の端部の第１の側壁の一部分のすぐ下ならびに第１の端部の第２の側壁の一部分のすぐ下に形成される。
ドレイン領域６６は、第１のゲート誘電体のエッジから、第２の端部上の第１の側壁の一部分を越えて第２の端壁まで延び、第２の端壁を越え、半導体フィン１８の第２の端部上の第２の側壁を越え、第２のゲート誘電体のエッジまで横方向に延びる。また、ドレイン領域は、第２の端部上の第１の側壁から、半導体フィン１８の第２の端部の上面まで延び、半導体フィン１８の第２の端部の上面を越えて、半導体フィン１８の第２の端部上の第２の側壁まで延びる。したがって、半導体フィンの第２の端部のすべての露出表面はドレイン領域６６の表面になる。ドレイン領域６６は、一体かつ単体構造のものであり、すなわち、物理的に表面化された境界面なしにまとめて接続され、単一の連続したものになっている。
ドレイン領域６６は、第１の側壁に接する一部分と、第２の端壁に接する第２の部分と、第２の側壁に接する第３の部分と、半導体フィン１８の第２の端部の上面に接する第４の部分とを含む。ドレイン領域６６とボディ領域２０との境界面は、ドレイン領域６６の第４の部分とボディ領域２０との間の実質的に水平な表面と、ドレイン領域６６の第１、第２、および第３の部分とボディ領域２０との間の実質的に垂直な表面とを含む。したがって、ボディ領域２０の一部分はドレイン領域６６の下になる。ドレイン領域６６は、本発明の諸実施形態ではＨＳＳＯＩ ＭＯＳＦＥＴのドレインとして機能する。ドレイン領域６６は、ゲート導体５０のエッジに実質的に垂直に一致するエッジを有することができる。さらに、ドレイン領域６６は、第１および第２のゲート誘電体４０のそれぞれの周辺部分に接することができる。ドレイン領域６６と、第１または第２あるいはその両方のゲート誘電体４０との重なりは、ゲート・スペーサ５５の厚さまたは斜めイオン注入の傾斜角あるいはその両方によって調節することができる。誘電体フィン・キャップ部分３０の底面はドレイン領域６６およびボディ領域２０に垂直に接する。
典型的には、第１および第２のソース領域６２とドレイン領域６６は、第１および第２のソース領域６２とドレイン領域６６のそれぞれで低抵抗を提供するために高濃度ドーピングされる。たとえば、本明細書では第１および第２のソース領域６２とドレイン領域６６についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、第１および第２のソース領域６２とドレイン領域６６のドーパント濃度は、１．０×１０18／ｃｍ3〜１．０×１０22／ｃｍ3、おそらく１．０×１０19／ｃｍ3〜１．０×１０21／ｃｍ3の範囲にすることができる。
図１１Ａ〜図１１Ｆを参照すると、半導体フィン１８の第１の端部の上にあって、ゲート導体５０またはゲート・スペーサ５５によって覆われていない誘電体フィン・キャップ部分３０の露出された小部分は、エッチングによって除去されるが、このエッチングは異方性イオン・エッチングまたは等方性エッチングにすることができる。ゲート導体５０およびゲート・スペーサ５５は共同でエッチング・マスクとして使用される。好ましくは、このエッチングは半導体フィン１８の材料に応じて選択的である。必ずではないが好ましくは、このエッチングは絶縁体層１０の材料に応じて選択的である。半導体フィン１８の第１の端部の上面はエッチングの後で露出される。
半導体フィン１８の第１の端部および第２の端部の露出した上面に第１の導電型のドーパントが注入される。イオン注入以前の半導体フィン１８の第１の端部の上面は、第１および第２のソース領域６２の上面と、ボディ領域２０の上面とを含み、このボディ領域２０は第１および第２のソース領域６２に横から接する。イオン注入以前の半導体フィン１８の第２の端部の上面はドレイン領域６６の上面である。
半導体フィン１８の第１の端部の上面に接し、第１および第２のソース領域６２に横から接するボディ領域２０の一部分には、第１の導電型のドーパントを注入して、改質半導体領域７２を形成する。本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、改質半導体領域７２の厚さは、１ｎｍ〜１０００ｎｍ、おそらく１０ｎｍ〜１００ｎｍ、典型的に約３０ｎｍ〜約６０ｎｍの範囲にすることができる。
イオン注入の用量は、第１の導電型の注入ドーパントが第１および第２のソース領域６２の最上部部分のドーピングのタイプを変更しないように設定される。同様に、第１の導電型の注入ドーパントはドレイン領域６６の注入された最上部部分のドーピングのタイプを変更しない。改質半導体領域７２内の第１の導電型のドーパントのドーパント濃度は、第１および第２のソース領域６２内ならびにドレイン領域６６内の第２の導電型のドーパントのドーパント濃度より低い。たとえば、本明細書では改質半導体領域７２についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、改質半導体領域７２のドーパント濃度は、１．０×１０15／ｃｍ3〜５．０×１０21／ｃｍ3、おそらく１．０×１０16／ｃｍ3〜５．０×１０20／ｃｍ3、典型的に約１．０×１０18／ｃｍ3〜約１．０×１０20／ｃｍ3の範囲にすることができる。第１の導電型の追加のドーパントが改質半導体領域７２に導入されたために、改質半導体領域７２は半導体フィン１８内のボディ領域２０より高いドーパント濃度を有する。
あるケースでは、半導体フィン１８の第１の端部の上面のすぐ下に改質半導体領域７２を形成するために、傾斜角なしに、すなわち、半導体フィン１８の上面に対して垂直の方向に、第１の導電型のドーパントのイオン注入を実行することができる。改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越えて、改質半導体領域７２の深さと同じレベルにある第１の端壁内の水平線まで延びる。この場合、改質半導体領域７２は絶縁体層１０に接せず、第１の端壁はボディ領域２０の露出された実質的に垂直な表面を含む。
ゲート導体５０、ゲート・スペーサ５５、および誘電体フィン・キャップ部分３０は、半導体フィン１８内に第１の導電型のドーパントが導入されるのを防止するために、注入中に第１の導電型のドーパントをブロックする。
他のケースでは、斜めイオン注入により、第１の導電型のドーパントを第１の端壁に注入することができる。イオン注入の傾斜角は、第１の導電型のドーパントが第２の端壁に注入されるのを防止しながら、第１の導電型のドーパントが第１の端壁から注入されるように設定される。この場合、改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越え、第１の端壁を越えて、絶縁体層１０の上面まで延びる。
さらに他のケースでは、第１の実施形態と同じように、再結合中心発生元素のイオンを半導体フィン１８の第１の端部および第２の端部の露出した上面に注入することができる。イオン注入以前の半導体フィン１８の第１の端部の上面は、第１および第２のソース領域６２の上面と、ボディ領域２０の上面とを含み、このボディ領域２０は第１および第２のソース領域６２に横から接する。イオン注入以前の半導体フィン１８の第２の端部の上面はドレイン領域６６の上面である。
半導体フィン１８の第１の端部の上面に接し、第１および第２のソース領域６２に横から接するボディ領域２０の部分には、改質半導体領域７２を形成するために、再結合中心発生元素のイオンを注入することができる。本明細書ではより小さい厚さおよびより大きい厚さも企図されているが、改質半導体領域７２の厚さは、１ｎｍ〜１０００ｎｍ、おそらく１０ｎｍ〜１００ｎｍ、典型的に約３０ｎｍ〜約６０ｎｍの範囲にすることができる。再結合中心発生元素の原子濃度は、第１の実施形態と同じにすることができる。
改質半導体領域７２は、ボディ領域２０と同じ原子濃度の第１の導電性のドーパントを有する場合もあれば、ボディ領域２０より高い原子濃度の第１の導電型のドーパントを有する場合もある。第１の導電性の追加のドーパントを改質半導体領域７２に導入する場合、第１の実施形態と同じ方法を使用することができる。
あるケースでは、半導体フィン１８の第１の端部の上面のすぐ下に改質半導体領域７２を形成するために、傾斜角なしに、すなわち、半導体フィン１８の上面に対して垂直の方向に、再結合中心発生元素のイオン注入を実行することができる。改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越えて、改質半導体領域７２の深さと同じレベルにある第１の端壁内の水平線まで延びる。この場合、改質半導体領域７２は絶縁体層１０に接せず、第１の端壁はボディ領域２０の露出された実質的に垂直な表面を含む。
ゲート導体５０、ゲート・スペーサ５５、および誘電体フィン・キャップ部分３０は、半導体フィン１８内に再結合中心発生元素が導入されるのを防止するために、注入中に再結合中心発生元素のイオンをブロックする。
他のケースでは、斜めイオン注入により、再結合中心発生元素のイオンを第１の端壁に注入することができる。イオン注入の傾斜角は、再結合中心発生元素のイオンが第２の端壁に注入されるのを防止しながら、再結合中心発生元素のイオンが第１の端壁から注入されるように設定される。この場合、改質半導体領域７２は、半導体フィン１８の上面上の誘電体フィン・キャップ部分３０のエッジから、半導体フィン１８の第１の端部部分の上面を越え、第１の端壁を越えて、絶縁体層１０の上面まで延びる。
図１２Ａ〜図１２Ｆを参照すると、第１の実施形態と同じように半導体フィン１８の露出された半導体表面上に金属半導体合金部分が形成される。ソース側金属半導体合金部分８２は、第１および第２のソース領域６２の外面と、改質半導体領域７２と、第１の端壁上のボディ領域２０の露出表面がある場合はその露出表面のすぐ上に形成される。残留誘電体スペーサが形成されない場合、ソース側金属半導体合金部分８２は絶縁体層１０の上面に接することができる。残留誘電体スペーサが存在する場合、ソース側金属半導体合金部分８２は残留誘電体スペーサに接する。ソース側金属半導体合金部分８２は一体かつ単体構造のものである。
ドレイン側金属半導体合金部分８６は、ドレイン領域６６の外面のすぐ上に形成される。具体的には、半導体フィン１８の第１の側壁の第２の端部、第２の側壁の第２の端部、第２の端壁、および第２の端部の上面のすぐ上に形成される。したがって、ドレイン側金属半導体合金部分８６の小部分は、ドレイン領域６６とボディ領域２０の一部分の上に重なる。ドレイン側金属半導体合金部分８６は、ドレイン領域６６に接し、ボディ領域２０には接しない。また、ドレイン側金属半導体合金部分８６は、誘電体フィン・キャップ部分３０の側壁表面にも接し、その側壁表面はゲート・スペーサ５５のエッジと実質的に垂直に一致する。残留誘電体スペーサが形成されない場合、ドレイン側金属半導体合金部分８６は絶縁体層１０の上面に接することができる。残留誘電体スペーサが存在する場合、ドレイン側金属半導体合金部分８６は残留誘電体スペーサに接する。ドレイン側金属半導体合金部分８６は一体かつ単体構造のものである。
ソース側金属半導体合金部分８２とドレイン側金属半導体合金部分８６は、第１の実施形態のように、半導体フィン１８の半導体材料と金属層の合金を含む。
図１３Ａ〜図１３Ｆを参照すると、第１の実施形態のように、半導体フィン１８の上にミドル・オブ・ライン（ＭＯＬ）誘電体層９０が形成される。様々な金属コンタクトを形成するために、ＭＯＬ誘電体層９０にコンタクト・ビア・ホールが形成され、金属で充填される。たとえば、ソース側金属半導体合金部分８２に垂直に接するソース・コンタクト・ビア９２と、ドレイン側金属半導体合金部分８６に垂直に接するドレイン側コンタクト・ビア９４を形成することができる。ドレイン側金属半導体合金部分８６は半導体フィン１８の上面のすぐ上に形成されるので、ドレイン側コンタクト・ビアはドレイン側金属半導体合金部分８６に垂直に接する。
第１の実施形態のように、第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、改質半導体領域７２によりソース側金属半導体合金部分８２に電気的に接続される。
図１４Ａ〜図１４Ｆを参照すると、図１１Ａ〜図１１Ｆに対応する処理ステップで第２の導電型のドーパントを第１の端壁に注入することにより、第２の模範的な半導体構造体から第２の模範的な半導体構造体の変形例を導出することができる。斜めイオン注入を使用して、第２の導電型のドーパントを第１の端壁に注入し、それにより、第１および第２のソース領域６２を接続することができる。第１のゲート誘電体のエッジから第１の端部上の第１の側壁の一部分を越えて第１の端壁まで延び、第１の端壁を越え、半導体フィン１８の第１の端部上の第２の側壁を越えて第２のゲート誘電体のエッジまで延びる、一体かつ単体構造の統合ソース領域６２’が形成される。統合ソース領域６２’は、図１３Ａ〜図１３Ｆの第１および第２のソース領域６２を含む。
図１５Ａ〜図１５Ｆを参照すると、図１０Ａ〜図１０Ｆの第２の模範的な半導体構造体から本発明の第３の実施形態による第３の模範的な半導体構造体が導出される。第２の実施形態のように、斜めイオン注入を使用して、第１および第２の側壁と半導体フィン１８の第２の側壁により第２の導電型のドーパントを注入する。しかし、半導体フィン１８の第２の端部に注入される第２の導電型のドーパントのエネルギーおよび用量は、半導体フィン１８の第２の端部全体が第２の導電型のドーピングを有するように調節される。換言すれば、半導体フィン１８の第２の端部全体がドレイン領域６８になる。ドレイン領域６８は、一体かつ単体構造のものであり、すなわち、物理的に表面化された境界面なしにまとめて接続され、単一の連続したものになっている。
ドレイン領域６８とボディ領域２０との境界面全体は実質的に垂直である。ドレイン領域６８とボディ領域２０との境界面は、誘電体フィン・キャップ部分３０の底面から絶縁体層１０の上面まで延びる。ドレイン領域６８は、ボディ領域２０の上に重ならず、絶縁体層１０に垂直に接する。斜めイオン注入の方向は図１５Ａおよび図１５Ｃに概略的に示されている。ゲート導体５０および誘電体フィン・キャップ部分３０は、イオン注入用のマスキング構造として機能する。第３の実施形態の第１および第２のソース領域６２は、第２の実施形態の第１および第２のソース領域６２と同一のものにすることができる。
ドレイン領域６８は、本発明の諸実施形態ではＨＳＳＯＩ ＭＯＳＦＥＴのドレインとして機能する。ドレイン領域６８は、ゲート導体５０のエッジに実質的に垂直に一致するエッジを有することができる。さらに、ドレイン領域６８は、第１および第２のゲート誘電体４０のそれぞれの周辺部分に接することができる。ドレイン領域６８と、第１または第２あるいはその両方のゲート誘電体４０との重なりは、ゲート・スペーサ５５の厚さまたは斜めイオン注入の傾斜角あるいはその両方によって調節することができる。誘電体フィン・キャップ部分３０の底面はドレイン領域６８およびボディ領域２０に垂直に接する。
典型的には、第１および第２のソース領域６２とドレイン領域６８は、第１および第２のソース領域６２とドレイン領域６８のそれぞれで低抵抗を提供するために高濃度ドーピングされる。たとえば、本明細書では第１および第２のソース領域６２とドレイン領域６８についてより低いドーパント濃度およびより高いドーパント濃度も企図されているが、第１および第２のソース領域６２とドレイン領域６８のドーパント濃度は、１．０×１０18／ｃｍ3〜１．０×１０22／ｃｍ3、おそらく１．０×１０19／ｃｍ3〜１．０×１０21／ｃｍ3の範囲にすることができる。
図１６Ａ〜図１６Ｆを参照すると、第２の実施形態のように、図１１Ａ〜図１３Ｆに対応する処理ステップが実行される。第１および第２の実施形態のように、第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、改質半導体領域７２によりソース側金属半導体合金部分８２に電気的に接続される。
図１７Ａ〜図１７Ｆを参照すると、図１１Ａ〜図１１Ｆに対応する処理ステップで第２の導電型のドーパントを第１の端壁に注入することにより、第３の模範的な半導体構造体から第３の模範的な半導体構造体の変形例を導出することができる。斜めイオン注入を使用して、第２の導電型のドーパントを第１の端壁に注入し、それにより、第１および第２のソース領域６２を接続することができる。第１のゲート誘電体のエッジから第１の端部上の第１の側壁の一部分を越えて第１の端壁まで延び、第１の端壁を越え、半導体フィン１８の第１の端部上の第２の側壁を越えて第２のゲート誘電体のエッジまで延びる、一体かつ単体構造の統合ソース領域６２’が形成される。統合ソース領域６２’は、図１６Ａ〜図１６Ｆの第１および第２のソース領域６２を含む。
図１８Ａ〜図１８Ｆを参照すると、図５Ａ〜図５Ｆに対応する処理ステップの改質半導体領域７２の形成を省略することにより、第１の模範的な半導体構造体から本発明の第４の実施形態による第４の模範的な半導体構造体が導出される。したがって、ソース側金属半導体合金部分８２は、第１および第２のソース領域６２と、第１および第２のソース領域６２間に位置するボディ領域２０の一部分に接する。前述の諸実施形態のように、第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、ソース側金属半導体合金部分８２に直接、電気的に接続される。
図１９Ａ〜図１９Ｆを参照すると、図１１Ａ〜図１１Ｆに対応する処理ステップの改質半導体領域７２の形成を省略することにより、第２の模範的な半導体構造体から本発明の第５の実施形態による第５の模範的な半導体構造体が導出される。したがって、ソース側金属半導体合金部分８２は、第１および第２のソース領域６２と、第１および第２のソース領域６２間に位置するボディ領域２０の一部分に接する。前述の諸実施形態のように、第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、ソース側金属半導体合金部分８２に直接、電気的に接続される。
図２０Ａ〜図２０Ｆを参照すると、図１１Ａ〜図１１Ｆに対応する処理ステップの改質半導体領域７２の形成を省略することにより、第３の模範的な半導体構造体から本発明の第６の実施形態による第６の模範的な半導体構造体が導出される。したがって、ソース側金属半導体合金部分８２は、第１および第２のソース領域６２と、第１および第２のソース領域６２間に位置するボディ領域２０の一部分に接する。前述の諸実施形態のように、第１および第２の側壁について可能なすべての配向から選択できる結晶配向を利用するために、ＨＳＳＯＩ ＭＯＳＦＥＴを方向付けることができる。ＨＳＳＯＩ ＭＯＳＦＥＴのボディ領域２０は、ソース側金属半導体合金部分８２に直接、電気的に接続される。
特定の実施形態に関して本発明を説明してきたが、上記の説明を考慮すると、多数の代替例、変更例、および変形例が当業者にとって明白になることは明らかである。したがって、本発明は、本発明の範囲および精神ならびに特許請求の範囲に該当する、このような代替例、変更例、および変形例をすべて包含するものである。
１０ 絶縁体層
１８ 半導体フィン
２０ ボディ領域
３０ 誘電体フィン・キャップ部分
６４ ドレイン領域
８４ ドレイン側金属半導体合金部分
９０ ミドル・オブ・ライン（ＭＯＬ）誘電体層
９４ ドレイン側コンタクト・ビア

Claims (21)

  1. 第１の側壁と第２の側壁と実質的に水平な上面とを有し、基板上に位置する絶縁体層のすぐ上に位置する半導体フィンであって、前記第１および第２の側壁が実質的に相互に平行であり、実質的に垂直である前記半導体フィンと、
    前記半導体フィン内に位置し、第１の導電型のドーピングを有し、前記絶縁体層に垂直に接するボディ領域と、
    前記半導体フィンの第１の端部内で前記第１の側壁のすぐ上に位置し、第２の導電型のドーピングを有する第１のソース領域であって、前記第２の導電型が前記第１の導電型の反対である第１のソース領域と、
    前記半導体フィンの前記第１の端部内で前記第２の側壁のすぐ上に位置し、前記第２の導電型のドーピングを有する第２のソース領域と、
    前記第１のソース領域、前記第２のソース領域、および前記第１の導電型のドーピングを有し、前記第１のソース領域と前記第２のソース領域との間に位置する前記半導体フィンの一部分の上面に接する金属半導体合金部分と、
    を含む、半導体構造体。
  2. 前記半導体フィンの第２の端部内に位置し、前記第２の導電型のドーピングを有するドレイン領域をさらに含み、前記ドレイン領域が前記ボディ領域によって前記第１および第２のソース領域から分離され、前記第２の端部が前記半導体フィンの前記第１の端部の反対側に位置する、請求項１記載の半導体構造体。
  3. 前記ドレイン領域が、前記第１の側壁のすぐ上ならびに前記第２の側壁のすぐ上に位置する、請求項２記載の半導体構造体。
  4. 前記ドレイン領域が、連続したものであり、前記半導体フィンの端壁のすぐ上に位置する一部分を含み、前記端壁が、前記第１の側壁および前記第２の側壁に実質的に垂直であり、前記第１の側壁および前記第２の側壁に直接隣接する、請求項３記載の半導体構造体。
  5. 前記第１の側壁の中央部分に接する第１のゲート誘電体と、
    前記第２の側壁の中央部分に接する第２のゲート誘電体と、
    前記第１のゲート誘電体および前記第２のゲート誘電体に接するゲート導体と、
    をさらに含む、請求項３記載の半導体構造体。
  6. 前記第１のゲート誘電体が前記第２のゲート誘電体に接しない、請求項５記載の半導体構造体。
  7. 前記第１のソース領域のエッジと前記第２のソース領域のエッジが前記ゲート導体のエッジに実質的に位置合わせされ、前記ドレイン領域のエッジが前記ゲート導体の他のエッジに実質的に位置合わせされる、請求項３記載の半導体構造体。
  8. 前記ボディ領域および前記ドレイン領域に垂直に接する誘電体フィン・キャップ部分をさらに含む、請求項３記載の半導体構造体。
  9. 前記誘電体フィン・キャップ部分が前記ドレイン領域全体の上に重なり、前記誘電体フィン・キャップ部分のエッジが前記ゲート導体に実質的に位置合わせされる、請求項８記載の半導体構造体。
  10. 前記ボディ領域に垂直に接する誘電体フィン・キャップ部分と、
    前記誘電体フィン・キャップ部分に垂直に接するゲート導体であって、前記ゲート導体の側壁が前記誘電体フィン・キャップ部分の側壁と実質的に垂直に一致するゲート導体と、
    をさらに含む、請求項３記載の半導体構造体。
  11. 前記ドレイン領域が、連続したものであり、前記半導体フィンの上面のすぐ上に位置し、前記半導体フィンの端壁から前記誘電体フィン・キャップ部分のエッジまで延びる一部分を含む、請求項１０記載の半導体構造体。
  12. 前記ボディ領域の一部分が前記ドレイン領域の一部分の下になる、請求項１１記載の半導体構造体。
  13. 前記ボディ領域と前記ドレイン領域との境界が前記半導体部分の上面から前記絶縁体層まで延び、前記境界全体が前記ゲート導体のエッジと実質的に垂直に一致する、請求項１１記載の半導体構造体。
  14. 前記第１の導電型のドーピングを有する前記半導体フィンの前記一部分が前記ボディ領域の一部分である、請求項１記載の半導体構造体。
  15. 前記半導体フィンの前記一部分が、前記ボディ領域のドーパント濃度より高いドーパント濃度を有する第１の導電型のドープ領域である、請求項１記載の半導体構造体。
  16. 前記第１のソース領域および前記第２のソース領域のドーパント濃度が前記第１の導電型のドープ領域の前記ドーパント濃度より高い、請求項１５記載の半導体構造体。
  17. 前記半導体フィン全体が単一結晶性である、請求項１記載の半導体構造体。
  18. 半導体構造体を形成する方法であって、
    第１の側壁と第２の側壁と実質的に水平な上面とを有し、絶縁体層のすぐ上に位置し、第１の導電型のドーピングを有する半導体フィンを形成することであって、前記第１および第２の側壁が実質的に相互に平行であり、実質的に垂直であることと、
    前記半導体フィンの第１の端部内で前記第１の側壁のすぐ上に第２の導電型のドーピングを有する第１のソース領域を形成することであって、前記第２の導電型が前記第１の導電型の反対であることと、
    前記半導体フィンの前記第１の端部内で前記第２の側壁のすぐ上に前記第２の導電型のドーピングを有する第２のソース領域を形成することと、
    前記第１のソース領域、前記第２のソース領域、および前記第１の導電型のドーピングを有し、前記第１のソース領域と前記第２のソース領域との間に位置する前記半導体フィンの一部分の上面のすぐ上に金属半導体合金部分を形成することと、
    を含む、方法。
  19. 前記半導体フィンの第２の端部内に前記第２の導電型のドーピングを有するドレイン領域を形成することをさらに含み、前記ドレイン領域が前記第１および第２のソース領域に接せず、前記第２の端部が前記第１の端部の反対側に位置する、請求項１８記載の方法。
  20. 前記絶縁体層と最上部半導体層とを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）層を提供することと、
    前記最上部半導体層上に誘電体フィン・キャップ層を形成することと、
    前記誘電体フィン・キャップ層および前記最上部半導体層にパターン形成することであって、前記誘電体フィン・キャップ層の残りの部分が誘電体フィン・キャップ部分を構成し、前記最上部半導体層の残りの部分が前記半導体フィンを構成し、前記第１の側壁および前記第２の側壁が前記誘電体フィン・キャップ部分の側壁と実質的に垂直に一致することと、
    をさらに含む、請求項１９記載の方法。
  21. 半導体構造体を形成する方法であって、
    第１の側壁と第２の側壁と実質的に水平な上面とを有し、絶縁体層のすぐ上に位置し、第１の導電型のドーピングを有する半導体フィンを形成することであって、前記第１および第２の側壁が実質的に相互に平行であり、実質的に垂直であることと、
    前記実質的に水平な上面のすぐ下に、アモルファス化した半導体材料を含み、前記第１の導電型のドーピングを有する再結合中心含有半導体領域を形成することと、
    前記再結合中心含有半導体領域および前記半導体フィン内に形成された少なくとも１つのソース領域のすぐ上に、第２の導電型のドーピングを有する金属半導体合金部分を形成することであって、前記第２の導電型が前記第１の導電型の反対であることと、
    を含む、方法。
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