TWI508189B - 閘極堆疊形成期間於高介電閘極介電層中鈍化點缺陷 - Google Patents

Description

閘極堆疊形成期間於高介電閘極介電層中鈍化點缺陷

本發明大體有關於精密積體電路，且更特別的是，有關於藉由於閘極堆疊形成期間鈍化點缺陷來改善具有高介電閘極介電層之半導體裝置之可靠性的技術。

先進積體電路(例如，CPU、儲存裝置、ASIC(特殊應用積體電路)及其類似者)的製造要求根據指定的電路佈局在給定的晶片區上形成大量的電路元件，其中場效應電晶體為一種重要的電路元件，其係實質決定積體電路的效能。一般而言，目前實施的製程技術有多種，其中對於含有場效應電晶體的多種複雜電路，MOS技術是目前最有前途的方法之一，因為由操作速度及/或耗電量及/或成本效率看來，它具有優越的特性。在使用MOS技術製造複雜的積體電路期間，會在包含結晶半導體層的基板上形成數百萬個電晶體，例如，N型通道電晶體與P型通道電晶體。不論是考慮N型通道電晶體還是P型通道電晶體，場效應 電晶體通常包含所謂的PN接面，其係由被稱作汲極及源極區域的重度摻雜區域與輕度摻雜或無摻雜區域(例如，經配置成與重度摻雜區域毗鄰的通道區域)的介面形成。

在場效應電晶體中，形成於該通道區域附近以及藉由細薄絕緣層而與該通道區隔開的閘極電極可用來控制通道區域的導電率，亦即，導電通道的驅動電流能力。在因施加適當的控制電壓至閘極電極而形成導電通道後，該通道區域的導電率取決於摻雜物濃度、電荷載子的遷移率(mobility)、以及對於在電晶體寬度方向有給定延伸部份的通道區，也取決於源極區域與汲極區域的距離，此一距離也被稱作通道長度。因此，結合在施加控制電壓至閘極電極時可在絕緣層下迅速建立導電通道的性能，通道區的導電率實質影響MOS電晶體的效能。因此，由於建立通道的速度(其係取決於閘極電極的導電率)以及通道電阻率實質決定電晶體特性，因此縮放通道長度(通道電阻率減少及閘極電阻率增加與此有關)為增加積體電路操作速度的主要設計準則。

對許多裝置技術世代而言，大部份電晶體元件的閘極結構已包含結合多晶矽閘極電極的矽基材料，例如二氧化矽及/或氮氧化矽閘極介電層。不過，由於被積極縮小之電晶體裝置的通道長度變得愈來愈小，許多較新世代的裝置使用由替代材料構成的閘極電極堆疊以努力避免與傳統矽基材料用於通道長度減少之電晶體有關的短通道效應。例如，在有些被積極縮小之電晶體裝置(有14至32奈米的通 道長度)中，包含所謂高介電常數電介質/金屬閘極(HK/MG)組態的閘極堆疊已顯示可提供顯著增強的操作特性而優於在此之前更常用的二氧化矽或氮氧化矽及多晶矽(polySiON)組態。

取決於特定的整體裝置要求，數種不同的高介電常數材料(亦即，電介質常數或介電常數值約為10或更大的材料)用於HK/MG閘極結構的閘極介電層已有不同程度的成功。例如，在有些電晶體元件設計中，高介電常數閘極介電層可包含氧化鉿(HfO₂ )、五氧化二鉭(Ta₂ O₅ )、氧化鋯(ZrO₂ )、氧化鈦(TiO₂ )、氧化鋁(Al₂ O₃ )、矽酸鉿(HfSiO_x )及其類似者，以及彼等之數種組合中之任一，這可依照裝置之整體設計參數的要求。此外，由複數個不同非多晶矽金屬閘極材料中之一個或多個製成的金屬材料層可形成於HK/MG組態的高介電常數閘極介電層上方以便控制電晶體(有時被稱作功函數材料或功函數材料層)的功函數。這些功函數材料可包含，例如，鈦(Ti)、氮化鈦(TiN)、鈦鋁合金(TiAl)、鋁(Al)、氮化鋁(AlN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、鉭矽氮化物(TaSiN)，矽化鉭(TaSi)及其類似者。

近年來，利用HK/MG閘極電極組態已實現半導體裝置效能的整體改善。不過，有時可能出現由各種加工所誘發之缺陷造成HK/MG裝置的可靠性減少，例如點缺陷(例如，懸空鍵(dangling bond))及其類似者，它可能出現在高介電常數介電塊狀材料或高介電常數介電層與底下介面二 氧化矽或氮氧化矽層的介面。在某些情況下，這些點缺陷可能導致裝置的時間相依介電崩潰(TDDB)減少，或偏壓溫度不穩定性(BTI)增加，兩者都可能導致HK/MG裝置的整體可靠性減少。

至少已逐步用來針對上述與缺陷有關之可靠性問題的先前技術方法中之一種是藉由增加高介電常數介電層的厚度，增加介面層的厚度或增加這兩層的厚度。不過，應注意，在許多裝置應用中，僅僅增加高介電常數介電層及/或介面層之厚度的效益有點有限，因為增加厚度對有些裝置參數(例如，臨界電壓、裝置效能及其類似者)可能有不利影響。因此，通常在介面層的等效氧化物厚度(EOT)調整加上高介電常數薄膜厚度不超過約0.2埃時才能使用這種方法，因為與EOT增加到約0.2埃以上有關的不利影響可能勝過它可提供的遞增效益。

用來針對與上述高介電常數介電層有關之點缺陷問題的另一先前技術方法是執行植入製程以植入化學元素(例如，氟及其類似者)的離子，已知它可鈍化在高介電常數介電層(在HK/MG裝置加工期間可建立此類介電層)中及四周的點缺陷。第1a圖至第1d圖圖示如以下所述的一些示範先前技術植入製程。

第1a圖示意圖示在例如用以形成HK/MG電晶體裝置之先形成閘極技術(gate-first technique)之早期製造階段的半導體裝置100，其中在形成一層閘極電極材料之前形成閘極電極材料堆疊的絕緣部份以及圖案化該材料堆疊以形 成閘極結構。第1a圖的半導體裝置100包含基板101與形成於其上的半導體層102。半導體裝置100也包含已形成於半導體層102上的介面層103，其係厚約4至6埃，以及可由例如二氧化矽或氮氧化矽製成。厚約1至2奈米以及例如由氧化鉿構成的高介電常數介電層104也可形成於介面層103上面。

第1b圖示意圖示半導體裝置100的全貌圖，更特別的是，在介面層103及高介電常數介電層104之區域的全貌圖。如第1b圖所示，在高介電常數介電層104及/或在介面層103與高介電常數介電層104之介面103f附近可能存在點缺陷104p。

在圖示於第1a圖及第1b圖的製造階段期間，執行植入製程120以植入，例如，氟離子，於高介電常數介電層104內以便鈍化點缺陷104p。不過，由於高介電常數介電層104很薄，例如，如上述約有1至2奈米，故大體有必要用相對低的植入能量以適當地調整植入離子在如此薄之層中的位置。同樣地，難以控制植入製程120以便得到在高介電常數介電層104的各處或在特定位置內有一致性的離子密度。因此，植入製程120不容易適用於典型的生產環境，因為它不一定能提供精確可重覆因而可靠的點缺陷104p之鈍化處理。

第1c圖示意圖示已用來鈍化點缺陷104p的另一先前技術方法，其係與圖示於第1a圖至第1b圖的上述方法類似。不過，如第1c圖所示，在執行用來植入例如氟離子於 高介電常數介電層104內的植入製程121之前，已形成犧牲層112於高介電常數介電層104上面。犧牲層112可為在後面製造階段期間對於高介電常數介電層104可選擇性地移除的任何適當材料，例如金屬材料或多晶矽及其類似者。取決於植入製程121的植入能量，相較於以上在說明第1b圖時提及的植入製程120，可提高離子密度在高介電常數介電層之區域中及四周的可控制性至某一程度。不過，仍然難以實現整體植入製程從而整體裝置可靠性的精確控制及可重覆性。此外，使用犧牲層112大體有增加製程整合複雜度(從而裝置成本)的傾向，因為需要以下附加加工步驟：首先沉積層112，然後在形成HK/MG閘極材料堆疊之其餘層之前，移除層112。

第1d圖示意圖示又一先前技術植入製程，其中相較於以上圖示於第1a圖至第1c圖的方法，半導體裝置100處於實質提前製造階段。如第1d圖所示，已執行閘極圖案化製程以便形成包含在半導體層102上方之介面層103、高介電常數閘極介電層104及閘極電極105的閘極結構110。在所謂“先形成閘極”的方法中，閘極105可為，例如，金屬閘極電極，以及若合適可包含如上述的功函數材料層，然而，在所謂“後形成閘極”的方法中，閘極105可為，例如，多晶矽。在許多製程整合方案中，在形成閘極結構110後，大體執行植入順序以便在半導體層102中形成裝置的源極/汲極區(未圖示)於閘極結構110的側壁附近。取決於整體裝置要求，在植入順序之前及/或期間，可 在閘極結構110的側壁上或與其毗鄰地形成側壁間隔體(未圖示)。

如第1d圖所示，調整用來形成半導體裝置100之源極/汲極區的植入順序以包含傾角植入製程122，其係經設計成可植入例如氟離子以便鈍化任何點缺陷104p，如前述。不過，在許多情形下，由於閘極電極105有遮罩或屏蔽效應，可能限制閘極結構110中在傾角植入製程122期間植入離子的區域110r至例如距離110L，藉此只有效地鈍化高介電常數介電層104的邊緣區域104e。同樣地，圖示於第1c圖的植入方法大體受限應用於閘極長度及/或閘極寬度在某些尺寸限度(例如，約10至30奈米)內的裝置。

因此，亟須開發適合鈍化可能形成於HK/MG裝置之高介電閘極介電層及介面層中及四周之點缺陷的加工技術。本揭示內容針對可避免或至少減少上述之一個或多個問題中之影響的各種方法。

下文為本揭示內容的簡化摘要供基本瞭解揭示於本文的一些態樣。此摘要並非本揭示內容的詳盡概述，也不是要用來識別本發明專利標的的關鍵或重要元件，也不是描述本發明揭示標的的範疇。反之，唯一的目的是要以簡化的形式提出一些概念作為以下詳細說明內容的前言。

本揭示內容大體針對藉由在閘極堆疊形成期間鈍化點缺陷來改善有高介電常數閘極介電層之半導體裝置之可靠性的技術。揭示於本文之一示範方法包含下列步驟：執行 複數個材料沉積循環以形成高介電常數介電層於半導體材料層上面，以及在該複數個材料沉積循環中之至少一者期間，將鈍化材料引入用來形成該高介電常數介電層的氣體前驅物。

也揭示於本文的是一種示範方法，其係包含下列步驟：藉由執行包含複數個自限沉積循環的原子層沉積製程，形成一層高介電常數介電材料於半導體裝置的半導體層上面，其中執行每個該複數個自限沉積循環的步驟包括：藉由使該半導體裝置暴露於包含第一氣體前驅物的沉積環境來形成該高介電常數介電材料層之子層，其中該第一氣體前驅物包含該高介電常數介電材料層的材料成分。此外，所揭示之方法包括：在該複數個自限沉積循環中之至少一者期間，修改該沉積環境以進一步包含第二氣體前驅物，除了別的以外，該第二氣體前驅物由鈍化材料構成。

在本揭示內容的另一示範方法中，形成介面層於半導體裝置的半導體層上面，以及執行原子層沉積製程以沉積高介電常數介電層於該介面層上面，其中執行該原子層沉積製程的步驟包括：使該半導體裝置暴露於第一氣體前驅物。該方法更包括：將鈍化材料引入該高介電常數介電層，其中引入該鈍化材料的步驟包括，除了別的以外，在該原子層沉積製程的至少一個沉積循環期間，使第二氣體前驅物與該第一氣體前驅物化合。另外，所揭示之方法也包括：藉由在該至少一個沉積循環期間，調整反應溫度、反應室壓力(chamber pressure)、第一氣體前驅物的流率及第二氣 體前驅物的流率中之至少一者來控制該鈍化材料引入該高介電常數介電層的數量。

100‧‧‧半導體裝置

101‧‧‧基板

102‧‧‧半導體層

103‧‧‧介面層

103f‧‧‧介面

104‧‧‧高介電常數介電層

104e‧‧‧邊緣區域

104p‧‧‧點缺陷

105‧‧‧閘極

110‧‧‧閘極結構

110L‧‧‧距離

110r‧‧‧區域

112‧‧‧犧牲層

120‧‧‧植入製程

121‧‧‧植入製程

122‧‧‧傾角植入製程

200‧‧‧半導體裝置

202‧‧‧半導體層

203‧‧‧介面層

203u‧‧‧上半部

203s‧‧‧表面

204‧‧‧高介電常數介電層

204a、204b、204c‧‧‧子區域

230‧‧‧初始子層

230b‧‧‧第二氣體前驅物

231至233‧‧‧附加子層

234‧‧‧子層

235、236‧‧‧附加子層

237至239‧‧‧子層

240‧‧‧初始材料沉積循環

240a‧‧‧第一氣體前驅物

240b‧‧‧第二氣體前驅物

244‧‧‧材料沉積循環

244a‧‧‧第一氣體前驅物

247‧‧‧材料沉積循環

247a‧‧‧第一氣體前驅物

247b‧‧‧第二氣體前驅物

250‧‧‧氣體處理環境

300‧‧‧半導體裝置

302‧‧‧半導體材料層

303‧‧‧介面層

304‧‧‧完成高介電常數介電層

330至338‧‧‧初始子層、附加子層、子層

333s‧‧‧表面

333u‧‧‧上半部

340‧‧‧材料沉積循環

340a‧‧‧第一氣體前驅物

344‧‧‧材料沉積循環

344a‧‧‧第一氣體前驅物

344b‧‧‧第二氣體前驅物

346‧‧‧材料沉積循環

346a‧‧‧第一氣體前驅物

350‧‧‧氣體處理環境

400‧‧‧半導體裝置

402‧‧‧半導體層

403‧‧‧介面層

403u‧‧‧上半部

404‧‧‧示範高介電常數介電層

430至439‧‧‧子層

500‧‧‧示範半導體裝置

502‧‧‧半導體層

504‧‧‧高介電常數介電層

504i‧‧‧所欲初始厚度

504r‧‧‧其餘厚度

530至538‧‧‧子層

參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。

第1a圖至第1d圖示意圖示執行離子植入製程以鈍化高介電常數介電層中之點缺陷的代表性先前技術具體實施例；第2a圖至第2e圖示意圖示揭示於本文之技術的示範具體實施例；第3a圖至第3e圖示意圖示本揭示內容的另一具體實施例；第4圖示意圖示揭示於本文之技術的又一示範具體實施例；以及第5圖示意圖示本揭示內容的更一具體實施例。

儘管本發明容易做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落在如隨附申請專利範圍所界定之本發明精神及範疇內的所有修改、等價及替代性陳述。

以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當 然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發既複雜又花時間，決不是本技術領域中具有通常知識者在閱讀本揭示內容後即可實作的例行工作。

此時以參照附圖來描述本發明。示意圖示於附圖的各種結構及裝置係僅供解釋以及避免本技術領域中具有通常知識者所習知的細節混淆本揭示內容。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與本技術領域中具有通常知識者所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的用語或片語(亦即，與本技術領域中具有通常知識者所理解之普通慣用意思不同的定義)是想要用用語或片語的一致用法來暗示。在這個意義上，希望用語或片語具有特定的意思時(亦即，不同於本技術領域中具有通常知識者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該用語或片語的特定定義。

大體而言，除了別的以外，本揭示內容的專利標的針對用於將適當鈍化材料引入例如CMOS電晶體裝置之HK/MG電極結構之高介電常數介電層的方法，以便鈍化在沉積高介電常數材料期間可能產生的點缺陷。在本揭示內容的一些具體實施例中，利用適當材料沉積製程，例如原子層沉積(ALD)製程，可形成高介電常數介電層於半導體 裝置之半導體層上面。在ALD製程期間，可執行複數個自限材料沉積循環，在此期間，表面可暴露於氣體前驅物材料以便藉由形成許多保形材料子層來逐步增加給定層的厚度。在許多情形下，該等自限材料沉積循環各自可包含連續脈衝/淨化步驟如下：1)第一脈衝步驟，其係使將會形成材料層的表面暴露於氣體前驅物，在此期間，該氣體前驅物的材料成分藉由經歷熱分解可鍵結至該表面。該氣體前驅物可包含最終材料層的材料成分，例如適當有機金屬及/或無機化合物及其類似者；2)反應室的第一淨化或真空排氣步驟，其係移除第一脈衝步驟的反應副產品以及任何未反應的氣體前驅物材料；3)第二脈衝步驟，其係使在第一脈衝步驟期間沉積的材料之表面暴露於適當的氧化劑(例如，水或臭氧)，以便使該表面準備好在後續材料沉積循環期間與該氣體前驅物做另一次反應；以及4)反應室的第二淨化或真空排氣步驟，其係移除該氧化劑。

如上述，該氣體前驅物可包含待沉積材料層的材料成分。例如，當高介電常數介電層由例如二氧化鉿及其類似者製成時，在第一脈衝步驟期間“脈衝式”進入反應室的氣體前驅物，在某些具體實施例中，可包含四氯化鉿(HfCl₄ )。此外，藉由控制以下各物中之至少一者的溫度， 可控制使氣體前驅物之材料(例如，四氯化鉿)熱分解及鍵結至暴露表面的反應溫度：1)反應室；2)待沉積材料層的表面(例如，基板表面)；及/或3)使用的特別氣體前驅物。

在本揭示內容的一些示範具體實施例中，當在ALD製程期間沉積材料層時，可引入適當的鈍化材料(例如，氟或氯)於高介電常數介電層內。例如，在至少一些具體實施例中，用來沉積高介電常數介電層之多個各種子層的氣體前驅物，如前述，可為ALD沉積環境的第一氣體前驅物。此外，上述鈍化材料中之一者可包含於第二氣體前驅物內，以及可組合第二氣體前驅物與第一氣體前驅物以建立經修改之沉積環境。因此，以此方式，也可包含第二氣體前驅物之鈍化材料的至少一些數量作為高介電常數介電層的成分。在鈍化材料可為例如氟的示範具體實施例中，第二氣體前驅物可為例如三氟化氮(NF₃ )或四氟化氫(HF₄ )及其類似者。不過，應瞭解，也可使用適合形成含有例如氟或氯化合物之其他氣體前驅物的其他固態及/或液態化合物，氟或氯化合物在與指定ALD製程之反應溫度要求配合的特定溫度範圍內反應。

此外，在使用上述氣體前驅物方法時，相較於本技術領域所習知的前述植入方法，可用高度可控制方式“微調”或調整引入高介電常數介電層之鈍化材料的數量及/或濃度。例如，可調整ALD製程期間使用的各種參數中之任一或更多以便“微調”高介電常數介電層的組合物，例如反應溫度、反應室壓力及/或各種氣體前驅物的流率。

更應瞭解，可調整上述製程藉此只引入鈍化材料至整體高介電常數介電層的特定子層。例如，在某些具體實施例中，第二氣體前驅物只用於ALD製程的數個自限沉積循環中之第一者期間，之後中斷而使得第一氣體前驅物只存在於沉積環境中。在其他具體實施例中，基於只用第一氣體前驅物，可延遲使用第二氣體前驅物直到已沉積高介電常數介電層的一個或多個子層。在其他的具體實施例中，在材料沉積循環的連續群組中，可交替地使用及中斷第二氣體前驅物，其中每個交替群組可由一個沉積循環或者是複數個連續循環製成。不過，應瞭解，上述沉積循環及子層組合只是範例，不應被認為是要以任何方式限制本揭示內容的範疇。

此外，在一些具體實施例中，暴露表面在ALD製程的一個或多個脈衝步驟期間可經受氣體處理環境，其中可暫時中斷第一氣體前驅物，而第二氣體前驅物仍然存在。在暴露表面的氣體處理環境期間，在不沉積高介電常數介電層的任何材料下，可鈍化存在於表面的點缺陷(例如，懸空鍵及其類似者)。例如，如前述，點缺陷有時可能存在於高介電常數介電層與底下介面層(形成於裝置的半導體層上)的介面處或附近。因此，在某些具體實施例中，介面層的表面可暴露於氣體處理環境以便在執行初始自限材料沉積循環之前(亦即，在形成高介電常數介電層的初始子層之前)，鈍化在介面層表面上或附近的點缺陷。此外，應瞭解，高介電常數介電層的任一或更多子層在ALD製程期間可 能經受氣體處理環境。

以下會更詳細地描述本揭示內容上述示範具體實施例中之一些，其係示意圖示於第2a至2e圖、第3a至3e圖及第4至5圖。應注意，若適當，用來描述第2a至2e圖、第3a至3e圖及第4至5圖之示範具體實施例之各種元件的元件符號，若適當，可實質對應至用來描述圖示於第1a圖至第1d圖之相關元件的元件符號，除了附圖中之元件符號的前頭數字由“1”換成“2”、“3”、“4”或“5”以外，若適當的話。例如，半導體層“102”對應至半導體層“202”、“302”、“402”及“502”，高介電常數介電層“104”對應至高介電常數介電層“204”、“304”、“404”及“504”，等等。因此，用於識別本揭露內容中的一些元件之元件符號可能描述於第2a至2e圖、第3a至3e圖及第4至5圖，但是不一定具體描述於以下說明。在此情況下，應瞭解，以下未詳述於第2a至2e圖、第3a至3e圖及第4至5圖的編號元件是與圖示於第1a圖至第1d圖有相似編號以及描述於以上所提出之相關揭示內容的對應物實質對應。

此外，應瞭解，除非另有特定說明，可用於以下說明的任何相對位置或方向用語，例如“上”、“下”、“上面”、“鄰近”、“上方”、“下方”、“之上”、“之下”、“頂面”、“底面”、“垂直”、“水平”及其類似者，應被視為是按照該用語的正常及日常意思來描述附圖的組件或元件。例如，請參考第1a圖之半導體裝置100 的示意橫截面，應瞭解，高介電常數介電層104位於介面層103“上方”，而，在特殊情形下，在沒有其他層或結構介於其間組態中，高介電常數介電層104可位在介面層103“上”。同樣，也應瞭解，基板101位在半導體層102“下方”或“下面”。

第2a圖示意圖示在早期製造階段的半導體裝置200，其中介面層203(例如，二氧化矽或氮氧化矽及其類似者)已形成於半導體層202(例如，矽基材料及其類似者)上面。應瞭解，儘管未具體圖示於第2a圖，半導體裝置200也可包含基板，例如第1a圖的基板101。半導體層202可形成或部份於實質結晶基板材料(未圖示)上，或者在使用絕緣層上覆矽(SOI)裝置架構時，半導體層202可形成於埋藏絕緣層(未圖示)上方。介面層203可為相對薄的層，例如，約4至6埃，以及可用本技術領域所習知的數種技術中之任一，例如，化學氧化處理、熱氧化處理、甚至經適當設計之材料沉積製程。

在第2a圖的示範具體實施例中，在執行自限原子層沉積(ALD)製程之前，半導體裝置200可能經受氣體處理環境250以形成一層高介電常數介電材料，如以下在說明第2b圖至第2e圖時所述。在一些示範具體實施例中，氣體處理環境250係經設計成可鈍化點缺陷，例如懸空鍵及其類似者，它們可能出現在介面層203表面203s或附近。在某些具體實施例中，氣體處理環境250可包含，除了別的以外，習知可使表面203s之介面能態(interface state)飽和的適當 鈍化材料，例如氟或氯及其類似者。此外，如以下所述，氣體處理環境250的形式可採用，例如，可與在隨後執行之ALD製程期間所用者實質類似的氣體前驅物。在暴露於氣體處理環境250期間，可鈍化存在於介面層203上半部203u的點缺陷，如前述。

第2b圖示意圖示在ALD製程之初始材料沉積循環240期間的第2a圖示範半導體裝置。如第2b圖所示，高介電常數介電層204(參考第2e圖)的初始子層230可形成於介面層203上面，它的上半部203u先前已暴露於氣體處理環境250。在一些具體實施例中，材料沉積循環240的第一脈衝步驟可建立包含第一氣體前驅物240a的沉積環境，第一氣體前驅物240a除了別的以外可由將會形成於介面層203上面之高介電常數介電層204的子層230之材料成分製成。例如，在某些具體實施例中，子層230可由二氧化鉿製成，在這種情形下，第一氣體前驅物240a可包含四氯化鉿，然而也可使用其他的子層材料及氣體前驅物材料。

此外，在至少一些具體實施例中，可修改在材料沉積循環240之第一脈衝步驟期間建立的沉積環境以包含第二氣體前驅物240b。除了別的以外，第二氣體前驅物240b可包含適當的鈍化材料，例如氟或氯，其係經設計成可鈍化在材料沉積循環240期間產生於子層230中的點缺陷。在某些示範具體實施例中，第二氣體前驅物230b可為三氟化氮或四氟化氫，例如，在鈍化材料包含氟時。在其他示範具體實施例中，第二氣體前驅物240b可與以上在說明第 2a圖時所述的氣體處理環境250實質相同。

在材料沉積循環240的第一脈衝步驟期間，藉由“微調”或調整構成第一及第二氣體前驅物240a、240b之組合的沉積環境中之一或更多各種參數，可有效地控制引入子層230之鈍化材料的數量及濃度。例如，如前述，在某些具體實施例中，可控制地調整反應溫度(可包含，除了別的以外，反應室的溫度，半導體裝置200的表面溫度及/或第一及第二氣體前驅物240a、240b的溫度)以便得到鈍化材料在子層230中的所欲濃度。在其他具體實施例中，可適當地調整反應室壓力，也可控制第一及第二氣體前驅物240a、240b的組合及/或個別流率。此外，藉由可控制地調整上列沉積環境參數的任何組合，可得到鈍化材料在子層230中的數量及濃度。

第2c圖示意圖示在執行ALD製程之其他材料沉積循環從而形成附加子層231、232及233之後的第2b圖半導體裝置200。在第2c圖的示範具體實施例中，類似於子層230，子層231至233也可包含適當數量的鈍化材料以便鈍化點缺陷。因此，在一些具體實施例中，用來形成子層231至233的沉積環境也可已經含有氣體前驅物的混合物，例如上述第一及第二氣體前驅物240a、240b。此外，在某些具體實施例中，可用與先前用來形成子層230相同的方式，調整用來形成子層231至233之沉積環境的各種參數，從而提供有實質相同數量及濃度之鈍化材料的子層231至233。不過，在其他具體實施例中，可逐個子層用不同的方 式調整各種參數中之一或更多以便提供有數量及濃度經個別“微調”而使子層逐個不同之鈍化材料的一個或多個子層231至233。

如第2c圖所示，半導體裝置200可暴露於另一材料沉積循環244以便形成子層234。在圖示於第2c圖的具體實施例中，在材料沉積循環244之第一脈衝步驟期間的沉積環境包含第一氣體前驅物244a，它可與先前在說明子層230時提及的第一氣體前驅物240a實質類似，例如，四氯化鉿。不過，與材料沉積循環240不同的是，在一些具體實施例中，在材料沉積循環244期間不使用第二氣體前驅物，例如，包含適當鈍化材料的。因此，在任何鈍化材料實質不存在下，可形成高介電常數介電層204(參考第2e圖)的子層234，除了在任何先前材料沉積循環之第二淨化步驟之後無意中留在反應室內的任何微量殘留或痕跡數量以外。此外，儘管第2c圖圖示包含有一數量之鈍化材料的4個子層230至234，然而應瞭解，這只是圖解說明，例如，依照特定裝置及/或材料要求，可用第一及第二氣體前驅物的組合來改變可形成有一數量之鈍化材料的子層數。

第2d圖示意圖示在已執行ALD製程之附加材料沉積循環以及附加子層235及236已形成於子層234上面後處於進一步製造階段的第2c圖半導體裝置200。與子層234相同，附加子層235、236也可在不包含第二氣體前驅物的沉積環境中形成，亦即，實質無數量經特別控制的鈍化材料。之後，如第2d圖所示，子層237可在ALD之另一材 料沉積循環247期間形成，以及它也可包含數量經控制之鈍化材料。因此，可修改用於材料沉積循環247之第一脈衝步驟期間的沉積環境以包含第一氣體前驅物247a(例如，包含高介電常數介電層204的材料成分者)與第二氣體前驅物247b(例如，包含適當鈍化材料者)，如前述。此外，如上述，可“微調”引入子層237之鈍化材料的數量及濃度以與子層230至233的數量及濃度相同或不同。

第2e圖示意圖示在ALD製程完成之後的半導體裝置200，其中由子層230至239構成之完成高介電常數介電層204的示範實施例已形成於介面層203及半導體層202上方。如第2e圖所示，本具體實施例的示範高介電常數介電層204包含3個示範子區域204a、204b及204c，其中鈍化材料的存在及/或數量可隨著子區域而有所不同。例如，子區域204a由各自數量經控制之鈍化材料的子層230至233構成，而子區域204b由不含數量經控制之鈍化材料的子層234至236構成。此外，與子區域204a相同，子區域204c的子層237至239也包含數量經控制之鈍化材料。此外，鈍化材料引入材料之各種子層的數量不必為常數，雖然有些應用可能會這樣。

應瞭解，第2e圖的半導體裝置200僅供圖解說明，以及任何此類子區域的數目及材料特性可隨著裝置而有所不同。此外，儘管第2e圖只示意圖示10個子層(亦即，子層230至239)，然而應瞭解，高介電常數介電層204及各個子區域204a至c的子層總數可顯著不同，以及在許多具體 實施例中，可實質更大，例如有數打或甚至數百個子層。

在高介電常數介電層204完成後，可繼續其他的裝置加工，例如，形成由一種或多種前述功函數材料構成的金屬閘極材料層(未圖示)於高介電常數介電層204上面。

第3a圖至第3e圖示意圖示本發明技術的另一示範具體實施例，其中可用實質不同的整體順序執行以上在說明第2a圖至第2e圖時提及的各種步驟。

第3a圖示意圖示有許多方面與第2a圖半導體裝置200相同的半導體裝置300。不過，如第3a圖所示，在包含第一氣體前驅物340a但不包含第二氣體前驅物之材料沉積循環340的第一脈衝步驟期間，用沉積環境可形成初始子層330於介面層303上面。換言之，用由高介電常數介電層304(參考第3e圖)之材料成分構成但不含任何數量經控制之鈍化材料的第一氣體前驅物340a，可形成初始子層330。此外，可執行附加材料沉積循環以便形成附加子層331至333，如第3b圖所示。在一些具體實施例中，用來形成子層331至333的沉積環境可以只包含第一氣體前驅物，亦即，沒有含有鈍化材料的第二氣體前驅物，使得子層331至333也不包含數量經控制之鈍化材料。

如第3b圖所示，半導體裝置300隨後可暴露於由適當鈍化材料構成的氣體處理環境350(例如，類似於上述的第2a圖氣體處理環境250)以便鈍化可能存在於子層333表面333s或附近的點缺陷。在暴露於氣體處理環境350期間，可鈍化存在子層333上半部333u的點缺陷，如前述。

第3c圖示意圖示處於ALD製程之更進一步加工階段(其係用來形成高介電常數介電層304(參考第3e圖))的第3b圖半導體裝置，其中ALD製程繼續執行材料沉積循環344以形成子層334。如第3c圖所示，用來形成子層334的沉積環境可包含第一氣體前驅物344a(由高介電常數介電材料的材料成分構成)與第二氣體前驅物344b(由鈍化材料構成)，從而形成有數量經控制之鈍化材料的子層334。如前述，藉由控制在材料沉積循環344之第一脈衝步驟期間用來建立沉積環境的一個或多個各種參數，可有效地調整引入子層334之鈍化材料的數量及濃度。

之後，如第3d圖所示，利用第一及第二氣體前驅物(例如，用來形成子層334的第一及第二氣體前驅物344a及344b)，可形成有數量經控制之鈍化材料的附加子層335及336。此外，如第3d圖所示，基於只包含第一氣體前驅物346a(亦即，無第二氣體前驅物)的沉積環境，在材料沉積循環346期間，可形成另一子層337於子層330至336上面，使得子層337不包含數量經特別控制之鈍化材料，如前述。

第3e圖示意圖示在ALD製程完成後的示範半導體裝置300，其中已形成完成高介電常數介電層304於介面層303及半導體材料層302上面。如前述，圖示於第3e圖之子層(例如，子層330至338)的特定數目及配置係僅供示範，因為例如，根據可使用之高介電常數材料的特定類型，所欲總厚度等等，可顯著改變形成高介電常數介電層304 所需要的實際數目。然後，可繼續其他的裝置加工，如前述，例如，沉積一個或多個金屬閘極材料層於高介電常數介電層304上面。

第4圖及第5圖示意圖示本揭示內容的具體實施例，其中不同的子層配置可用來形成高介電常數介電層。例如，如第4圖的半導體裝置400所示，示範高介電常數介電層404可由交替子層(或子層的交替群組)構成，其中有數量經控制之鈍化材料的子層可夾在沒有數量經控制之鈍化材料的相鄰子層之間。更特別的是，在某些示範具體實施例中，子層430、432、434、436及438可在利用只基於第一氣體前驅物之沉積環境的材料沉積循環期間形成，而交替子層431、433、435、437及438可用經修改成含有第一氣體前驅物及由適當鈍化材料構成之第二氣體前驅物的沉積環境形成。另外，介面層403可暴露於也包含適當鈍化材料的氣體處理環境，藉此在執行原子層沉積製程之前，也可鈍化可能存在於介面層403上半部403u的點缺陷以形成高介電常數介電層404。也應瞭解一個或多個子層430至439可由複數個個別層構成，如特定ALD製程的參數所要求的。

此外，如第5圖的示範半導體裝置500所示，高介電常數介電層504的第一數個子層(例如，子層530至535)全都可在利用基於第一及第二氣體前驅物之組合的沉積環境的ALD製程之材料沉積循環期間形成，亦即，加入其中有經特別控制之數量及濃度的鈍化材料。之後，在形成有 所欲初始厚度504i的高介電常數介電層504後，可中斷使用第二氣體前驅物，藉此可實質形成無數量經控制之鈍化材料的其餘厚度504r(例如，子層536至538)。

由於上述專利標的，揭示數種示範技術用以藉由在材料沉積製程期間將鈍化材料引入高介電常數介電層來鈍化可能形成於高介電常數介電層中的點缺陷。此外，也揭示數種技術用以鈍化可能存在於高介電常數介電層與底下介面層之介面或附近的點缺陷。

另外，應瞭解，上述技術可引入常常用來形成高介電常數/金屬閘極結構的各種不同整合方案。例如，這些技術中之任一者可用於先形成閘極方案，其中在執行閘極圖案化作業之前，包含高介電常數介電層及金屬閘極材料的閘極電極材料堆疊可形成於半導體材料層上面。另外，也可使用與後形成閘極或取代閘極方案結合的揭示技術，其中係形成虛擬閘極電極材料堆疊，圖案化虛擬閘極結構，然後移除該虛擬閘極結構以及用包含高介電常數閘極介電層及金屬閘極的適當HK/MG閘極結構取代。此外，上述方法也可用於所謂“混合型”取代閘極技術，其中經初始形成的閘極電極材料堆疊包含所欲高介電常數介電層以及虛擬閘極電極材料層(例如，多晶矽)，兩者係經圖案化以形成虛擬閘極，不過，其中相對於高介電常數閘極介電層，只移除虛擬閘極，以及用適當金屬閘極電極材料取代。

以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的 方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。

200‧‧‧半導體裝置

202‧‧‧半導體層

203‧‧‧介面層

203u‧‧‧上半部

204‧‧‧高介電常數介電層

204a、204b、204c‧‧‧子區域

230‧‧‧初始子層

231至233‧‧‧附加子層

234‧‧‧子層

235、236‧‧‧附加子層

237至239‧‧‧子層

Claims (21)

1. 一種用以改善半導體裝置的可靠度之方法，係包含：執行複數個材料沉積循環，以形成高介電常數介電層於半導體材料層上面；以及在該複數個材料沉積循環中之至少一者期間，將鈍化材料引入用來形成該高介電常數介電層的氣體前驅物。
2. 如申請專利範圍第1項所述之方法，其中，該複數個材料沉積循環各自為原子層沉積製程的自限沉積循環。
3. 如申請專利範圍第1項所述之方法，復包括：形成介面層於該半導體材料層上面，以及形成該高介電常數介電層於該介面層上面。
4. 如申請專利範圍第3項所述之方法，復包括：在執行該複數個材料沉積循環中之一初始者之前，使該介面層之表面暴露於氣體處理環境，該氣體處理環境包含該鈍化材料。
5. 如申請專利範圍第1項所述之方法，其中，該鈍化材料包含氟與氯中之一者。
6. 一種用以改善半導體裝置的可靠度之方法，包含：藉由執行包含複數個自限沉積循環的原子層沉積製程，形成一層高介電常數介電材料於該半導體裝置的半導體層上面，其中，執行該複數個自限沉積循環中之每一者包含：藉由使該半導體裝置暴露於包含第 一氣體前驅物之氣流的沉積環境，而形成該高介電常數介電材料層之子層，該第一氣體前驅物包含該高介電常數介電材料層的材料成分；以及在該複數個自限沉積循環中之至少一者期間，修改該沉積環境，以包含第二氣體前驅物之氣流，該第二氣體前驅物包含鈍化材料。
7. 如申請專利範圍第6項所述之方法，復包括，在該原子層沉積製程期間，中斷該第一氣體前驅物之該氣流以及使該高介電常數介電材料層之該等子層中之至少一者的表面暴露於包含該第二氣體前驅物的氣體處理環境。
8. 如申請專利範圍第6項所述之方法，復包括：在該複數個自限沉積循環的一初始者期間，修改該沉積環境。
9. 如申請專利範圍第6項所述之方法，更包括：在執行該複數個自限沉積循環中之一初始者之後，修改該沉積環境。
10. 如申請專利範圍第6項所述之方法，復包括：交替地形成第一及第二子層群組，其中該第一及該第二子層群組中之每一者包含至少一個子層，其中該第一子層群組的每個子層係使用該經修改之沉積環境而形成，以及其中該第二子層群組的每個子層係不使用該經修改之沉積環境而形成。
11. 如申請專利範圍第6項所述之方法，復包括：形成介面層於該半導體層上面，以及形成該高介電常數介電 材料層於該介面層上面。
12. 如申請專利範圍第11項所述之方法，復包括：在形成該高介電常數介電材料層之前，使該介面層之表面暴露於氣體處理環境，該氣體處理環境包含該第二氣體前驅物。
13. 如申請專利範圍第6項所述之方法，其中，該高介電常數介電材料包含二氧化鉿，以及該第一氣體前驅物包含四氯化鉿。
14. 如申請專利範圍第6項所述之方法，其中，該鈍化材料包含氟與氯中之一者。
15. 如申請專利範圍第6項所述之方法，其中，該鈍化材料包含氟，以及該第二氣體前驅物包含三氟化氮與四氟化氫中之一者。
16. 如申請專利範圍第6項所述之方法，復包括：藉由調整用於執行該複數個自限沉積循環中之該至少一者的該經修改之沉積環境的至少一個製程參數而控制引入該高介電常數介電材料層之該鈍化材料的數量。
17. 如申請專利範圍第16項所述之方法，其中，調整該經修改之沉積環境的至少一個製程參數包括：調整反應溫度、反應室壓力、該第一氣體前驅物的流率、以及該第二氣體前驅物的流率中之至少一者。
18. 一種用以改善半導體裝置的可靠度之方法，係包含：形成介面層於該半導體裝置的半導體層上面；執行原子層沉積製程，以沉積高介電常數介電層 於該介面層上面，其中執行該原子層沉積製程包括使該半導體裝置暴露於第一氣體前驅物；將鈍化材料引入該高介電常數介電層，其中引入該鈍化材料包括：在該原子層沉積製程的至少一個沉積循環期間，使第二氣體前驅物與該第一氣體前驅物結合；以及控制引入該高介電常數介電層之該鈍化材料的數量，其中控制該數量包括在該至少一個沉積循環期間，調整反應溫度、反應室壓力、該第一氣體前驅物的流率、以及該第二氣體前驅物的流率中之至少一者。
19. 如申請專利範圍第18項所述之方法，其中，該高介電常數介電層包含二氧化鉿，以及該第一氣體前驅物包含四氯化鉿。
20. 如申請專利範圍第18項所述之方法，其中，該鈍化材料包含氟，以及該第二氣體前驅物包含三氟化氮與四氯化氫中之一者。
21. 如申請專利範圍第18項所述之方法，復包括：形成金屬閘極電極材料層於該高介電常數介電層上面。