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TWI508186B - 薄膜電晶體之製造方法、薄膜電晶體及影像顯示裝置 - Google Patents

薄膜電晶體之製造方法、薄膜電晶體及影像顯示裝置 Download PDF

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TWI508186B
TWI508186B TW100110504A TW100110504A TWI508186B TW I508186 B TWI508186 B TW I508186B TW 100110504 A TW100110504 A TW 100110504A TW 100110504 A TW100110504 A TW 100110504A TW I508186 B TWI508186 B TW I508186B
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film transistor
thin film
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TW100110504A
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Inventor
Noriaki Ikeda
Chihiro Miyazaki
Manabu Ito
Original Assignee
Toppan Printing Co Ltd
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Description

薄膜電晶體之製造方法、薄膜電晶體及影像顯示裝置
本發明係有關於在影像顯示裝置及主動矩陣基板等所使用之薄膜電晶體及其製造方法具有特徵的薄膜電晶體技術。
近年來,作為影像顯示裝置,使用由薄膜電晶體矩陣所構成之主動矩陣基板的液晶顯示裝置、電泳顯示裝置、有機電致發光顯示裝置等的影像顯示裝置被廣為使用。
在這些使用主動矩陣基板的影像顯示裝置,如專利文獻1的記載所示,作為薄膜電晶體的半導體材料,使用非晶矽或多晶矽者成為主流。又,作為半導體材料使用金屬氧化物之薄膜電晶體的開發亦在近年來盛行。
一般,薄膜電晶體由閘極、閘極絕緣膜、源極、汲極及半導體層等之薄膜所構成,藉將這些導電材料、絕緣材料及半導體材料進行成膜,並圖案化而製作。作為薄膜的形成方法,常用化學氣象沈積法(Chemical Vapor Deposition:CVD法)或濺鍍法等的真空成膜法。作為圖案化方法,光微影法是最普通。
依此方式,在薄膜電晶體的製造,一般使用真空成膜步驟與光微影步驟,這些製程的複雜化招致製造費用的增大。
[先前技術文獻] [專利文獻]
[專利文獻1]特公平8-16757號公報
本發明係著眼於如上述所示的事項,其目的在於提供一種可減少、簡化製程數之可製造的薄膜電晶體及影像顯示裝置。
為了解決該課題,本發明中申請專利範圍第1項的發明係一種薄膜電晶體之製造方法,該製造方法的特徵為具有:第1步驟,係將閘極電極形成於基板上;第2步驟,係以覆蓋該閘極電極的方式形成閘極絕緣膜;第3步驟,係將源極電極及汲極電極形成於該閘極絕緣膜上;第4步驟,係形成與該源極電極及汲極電極連接的半導體層;第5步驟,係在該半導體層的正上面,以與該源極電極及該汲極電極之一部分重疊的方式形成保護膜;及第6步驟,係將該保護膜作為遮罩,進行該半導體層的圖案化。
其次,申請專利範圍第2項的發明係申請專利範圍第1項之薄膜電晶體的製造方法,其中在該第4步驟,係使用噴墨法形成該保護膜。
其次,申請專利範圍第3項的發明係申請專利範圍第1項之薄膜電晶體的製造方法,其中在該第4步驟,使用凸版印刷法形成該保護膜。
其次,申請專利範圍第4項的發明係如申請專利範圍第1至3項之任一項之薄膜電晶體的製造方法,其中該第4步驟係具備:形成步驟,係將第1保護膜形成於該半導體層的正上面;形成步驟,係將利用印刷法而圖案化之第2保護膜形成於該第1保護膜上;及圖案化步驟,係將該第2保護膜作為遮罩,將該第1保護膜與該半導體層圖案化。
其次,申請專利範圍第5項的發明係如申請專利範圍第1至4項之任一項之薄膜電晶體的製造方法,其中該半導體層由金屬氧化物所構成。
其次,申請專利範圍第6項的發明係一種薄膜電晶體,其特徵為:以該申請專利範圍第1至5項之任一項的製造方法所製造。
其次,申請專利範圍第7項的發明係一種薄膜電晶體之製造方法,其特徵為:除了該申請專利範圍第1至5項之任一項的第1步驟至第6步驟以外,還具有:第7步驟,係形成配置於該源極電極及該汲極電極上而且具有以使該汲極電極之一部分露出的方式所形成之開口部的層間絕緣膜;及第8步驟,係形成配置於該層間絕緣膜上,並經由該開口部與該汲極電極電性連接的像素電極。
其次,申請專利範圍第8項的發明係申請專利範圍第7項之薄膜電晶體的製造方法,其中該第4步驟係具有以成為與該源極平行之條紋狀圖案的方式形成保護膜的步驟。
其次,申請專利範圍第9項的發明係申請專利範圍第7項之薄膜電晶體的製造方法,其中該第4步驟係具有以成為孤立之島狀圖案的方式形成該保護膜的步驟。
其次,申請專利範圍第10項的發明係一種薄膜電晶體,其特徵為:具備:基板;以間隔的方式形成於該基板上的閘極電極及電容電極;覆蓋該閘極電極的閘極絕緣膜;以間隔的方式形成於該閘極絕緣膜上的源極電極及汲極電極;半導體層,係以連接該源極電極及該汲極電極的方式所形成;保護膜,係以島狀孤立地形成於該半導體層上;層間絕緣膜,係以覆蓋該源極電極的方式所形成;及像素電極,係形成於該層間絕緣膜上,而且與該汲極電極電性連接;利用島狀的該保護膜形成半導體層的圖案。
其次,申請專利範圍第11項的發明係申請專利範圍第10項的薄膜電晶體,其中將該保護膜作為遮罩,圖案化該半導體層所形成。
其次,申請專利範圍第12項的發明係申請專利範圍第10或11項的薄膜電晶體,其中該半導體層係由金屬氧化物所構成。
其次,申請專利範圍第13項的發明係申請專利範圍第10至12項之任一項的薄膜電晶體,其中該保護膜由有機材料所構成。
其次,申請專利範圍第14項的發明係申請專利範圍第10至13項之任一項的薄膜電晶體,其中該保護膜係具備:由無機材料所構成之第1保護膜;及第2保護膜,係形成於該第1保護膜的上側並由有機材料所構成。
其次,申請專利範圍第15項的發明係一種影像顯示裝置,在申請專利範圍第10至14項之任一項的薄膜電晶體上具備顯示媒體、相對向電極及相對向基板。
其次,申請專利範圍第16項的發明係申請專利範圍第15項之影像顯示裝置,其中該顯示媒體係電泳方式的顯示媒體、液晶顯示媒體、有機EL及無機EL之任一種。
若根據本發明,藉由以間隔的方式島狀地形成在半導體層上所形成的保護膜,將該保護膜作為半導體層之蝕刻時的遮罩,可圖案化該半導體層。因而,不必為了該半導體層的圖案化而進行使用光阻劑的步驟,可減少製程。
又,藉由以有機材料形成該保護膜,而可利用印刷法形成保護膜。結果,可抑制製造費用。
藉由將該保護膜作成無機材料與有機材料的疊層構造,而可在該半導體層的成膜後連續地進行由無機材料所構成之保護膜的成膜。結果,可減輕在製程中半導體之表面的損害。
又,若依據本發明,將在半導體層上所形成的保護膜使用作為蝕刻時的遮罩。結果,成為可減少用以圖案化該半導體層的光微影步驟等,而減少製造薄膜電晶體的製程數且簡化製造。
在此,藉由使用噴墨法,成為可易於形成島狀孤立之保護膜的圖案等。
又,藉由使用凸版印刷法,成為能以低費用且高生產力形成保護膜。
又,藉由將該保護膜作成疊層構造,在將該半導體層成膜於整個面後,可連續地進行保護膜的成膜,而可減少該半導體層之背通道部分的損害。
又,以與該源極的配線圖案平行之條紋狀的圖案形成該保護膜,尤其適合使用凸版印刷法的情況,成為可高位置對準精度且高良率地形成該保護膜。
以下,一面參照圖面,一面說明本發明之實施形態。此外,在實施形態,對相同的構成元件附加相同的符號,在各實施形態省略重複說明。
(薄膜電晶體)第1圖係表示本發明之實施形態之薄膜電晶體的示意剖面圖。又,第1圖係在第2圖的A-B剖面圖。
(薄膜電晶體)
本實施形態的薄膜電晶體如第5圖所示,閘極電極2及電容電極3形成於基板1上,並以覆蓋該閘極電極2的方式形成閘極絕緣膜4,源極電極5及汲極電極6形成於閘極絕緣膜4之上,並以與源極電極5及汲極電極6連接的方式形成半導體層7,保護膜8形成於該半導體層7上。
本實施形態之薄膜電晶體的製造方法具備如下的第1步驟~第6步驟。即,由以下的步驟所構成,第1步驟,係將閘極電極2形成於基板1上;第2步驟,係形成以覆蓋閘極電極2之方式形成於閘極電極2上的閘極絕緣膜4;第3步驟,係形成在閘極電極2上所形成源極電極5與汲極電極6;第4步驟,係形成與源極電極5及汲極電極6連接的半導體層7;第5步驟,係將保護膜8形成於半導體層7的正上面;及第6步驟,係將保護膜8作為遮罩,圖案化半導體層7。
(主動矩陣基板)
又,第2圖係表示本發明之實施形態的主動矩陣基板之約一個像素份量的示意剖面圖。
本實施形態之主動矩陣基板的製造方法係除了屬該薄膜電晶體之製造方法的第1步驟~第6步驟以外,還具有形成層間絕緣膜9的第7步驟、及形成像素電極10的第8步驟。以將薄膜電晶體矩陣狀地形成於基板上,而形成主動矩陣基板。
(薄膜電晶體的製造方法)
以下,按照步驟詳細說明本實施形態之薄膜電晶體的製造方法及主動矩陣基板的製造方法。
作為本實施形態的基板1,例如可使用聚甲基丙烯酸甲酯、聚丙烯酸甲酯、聚碳酸酯、聚苯乙烯、聚硫化乙烯、聚烯烴、聚對苯二甲酸乙二醇酯、聚乙烯石油精酯、環烯烴聚合物、聚醚碸、乙酸纖維素、聚氟乙烯薄膜、乙烯-四氟化乙烯共聚樹脂、耐候性聚對苯二甲酸乙二醇酯、耐候性聚丙烯、玻璃纖維強化丙烯類樹脂、玻璃纖維強化聚碳酸酯、透明性聚醯亞胺、氟系樹脂、環狀烯烴系樹脂、玻璃及石英等。本發明的基板1未限定為這些材料。這些材料亦可單獨使用,亦可作為將2種以上疊層的複合基板1來使用。
在本實施形態的基板1是有機物膜的情況,為了提高薄膜電晶體的耐久性,形成透明的氣體障壁層(未圖示)較佳。作為氣體障壁層,列舉氧化鋁(Al2 O3 )、氧化矽(SiO2 )、氮化矽(SiN)、氧化氮化矽(SiON)、碳化矽(SiC)及鑽石狀碳(DLC)等。不過,本發明未限定為這些材料。又,這些將氣體障壁層亦可使用疊層2層以上者。氣體障壁層亦可僅形成於使用有機物膜之基板1的單面,亦可形成於雙面。氣體障壁層可使用真空蒸鍍法、離子鍍法、濺鍍法、雷射剝蝕法、電漿CVD(Chemical Vapor Deposition)法、熱線CVD法及溶膠凝膠(SOL-GEL)法等形成。
首先,如第3(a)圖所示,將閘極電極2及電容電極3形成於基板1上。在主動矩陣基板的情況,電極部分與配線部分不必明確地分開。在本實施形態,尤其作為各薄膜電晶體的構成元件,稱為電極。
又,在不必區別電極與配線的情況,一併記載為閘極、電容器、源極、汲極等。
在本實施形態的各電極(閘極電極2、電容電極3、源極電極5、汲極電極6、像素電極10)及各電極所連接之配線,可使用鋁(Al)、銅(Cu)、鉬(Mo)、銀(Ag)、鉻(Cr)、鎢(W)、金(Au)、白金(Pt)、鈦(Ti)及氧化銦錫(ITO)等的導電材料形成。又,這些材料亦可以單層使用,亦可作為疊層及合金等使用。
可是,為了減少步驟數,閘極與電容器、源極與汲極以同一材料‧疊層構造形成更佳。
各電極及配線可利用真空蒸鍍法、離子鍍法、濺鍍法、雷射剝蝕法、電漿CVD法、光CVD法、熱線CVD法或網印、凸版印刷、噴墨法等形成。但,未限定為這些方法,可使用周知之一般的方法。例如,有將導電材料成膜於基板整個面,在其上面,使用光微影法將光阻劑膜形成於所需之圖案形成部分,再利用蝕刻除去不要部分的方法;或使用導電材料的墨水,利用印刷法直接形成圖案的方法等。但,關於方法,亦未限定為這些方法,可使用周知之一般圖案產生方法。
接著,如第3(b)圖所示,形成閘極絕緣膜4。閘極絕緣膜4係除了與閘極電極2及電容電極3之外部的連接部以外,可形成於基板1上整個面。
作為本實施形態之閘極絕緣膜4所使用的材料,列舉氧化矽、氮化矽、氧化氮化矽、氧化鉭、氧化釔、氧化鉿、鋁酸鉿、氧化鋯、氧化鈦等的無機材料;或PMMA(聚甲基丙烯酸甲酯)等的聚丙烯酯、PVA(聚乙烯醇)、PVP(聚乙烯酚)等。但,未限定為這些材料。為了抑制閘極漏電流,絕緣材料的電阻係數是1011 Ωcm以上較佳,是1014 Ωcm以上更佳。
閘極絕緣膜4係因應於材料,適當地使用真空蒸鍍法、離子鍍法、濺鍍法、雷射剝蝕法、電漿CVD法、光CVD法、熱線CVD法等的真空成膜法,或旋轉塗佈法、浸塗佈法、網印法等的濕成膜法形成。這些閘極絕緣膜4亦可作為單層使用,亦可作為疊層2層以上使用。又,亦可朝向成長方向使組成傾斜。
接著,如第3(c)圖所示,形成源極電極5及汲極電極6。源極及汲極的材料形成方法是如上述所示。又,汲極電極6係以亦位於電容電極3之正上的形狀形成。
接著,如第3(d)圖所示,形成半導體層7。半導體層7以連接源極電極5及汲極電極6的方式成膜。在此時間點,以覆蓋基板1整體的方式形成半導體層7。
作為本實施形態的半導體層7,可使用將金屬氧化物為主成分的氧化物半導體材料。氧化物半導體材料是包含鋅(Zn)、銦(In)、錫(Sn)、鎢(W)、鎂(Mg)及鎵中一種以上之元素的氧化物,例如列舉氧化鋅(ZnO)、氧化銦(InO)、氧化鋅銦(In-Zn-O)、氧化錫(SnO)、氧化鎢(WO)及氧化鋅鎵銦(In-Ga-Zn-O)等的材料。這些材料的構造亦可是單結晶、多結晶、微結晶、結晶與非晶形的混晶、奈米結晶散佈的非晶形、非晶形的任一種。
半導體層7可使用CVD法、濺鍍法、脈衝雷射堆積法、真空蒸鍍法等的真空成膜法、或以有機金屬化合物為先驅體的溶膠凝膠法或化學浴堆積法、或塗佈使金屬氧化物之微結晶及奈米結晶分散之溶液的方法等的濕成膜法,但是未限定為這些方法。
接著,如第3(d)圖所示,形成保護膜8。因為保護膜8係在半導體層7之蝕刻步驟之前所形成,所以用作為蝕刻時的遮罩。即,利用島狀的保護膜,進行半導體層7的圖案形成,在最終元件之狀態,保護膜圖案與半導體層圖案的形狀一致。
一般,因為在將半導體層7圖案化後形成保護膜8,所以需要將成為蝕刻時之遮罩的光阻劑塗佈於半導體層7上,然後,進行剝離光阻劑的步驟。相對地,在本實施形態,藉由形成保護膜8,可省略在半導體層7上之圖案化步驟,而且可在進行半導體層7的圖案化時,不會對半導體層7產生損害。
進而,保護膜8如第7圖所示,可採用多層構造。在此情況,藉由將上部保護膜8b用作為蝕刻阻止劑或阻劑,可易於圖案下層之保護膜8a。換言之,不必除去用作為用以圖案化保護膜8a及半導體層7之蝕刻阻止劑或阻劑的有機絕緣材料,而可用作為保護膜8b。
具體而言,首先,如第4(a)圖所示,將下層的保護膜8a形成於基板整個面。然後,在其上面,形成上部保護膜8b的圖案。由於保護膜8a的存在,在保護膜8b的圖案化時,可避免在光微影步驟之顯像液或蝕刻所造成之半導體層7的劣化。
接著,如第4(b)圖所示,可將保護膜8b用作為蝕刻阻止劑或阻劑,除去保護膜8a中未被保護膜8b覆蓋的區域,接著進行半導體層7的蝕刻。在此情況,將易圖案化的有機絕緣材料用於上層的保護膜8b較佳。進而,在下層的保護膜8a使用障壁性、耐久性優異的無機絕緣材料較佳。
作為保護膜8的材料,對半導體層7之圖案化所使用之蝕刻劑具有耐性或可充分取得蝕刻時之選擇比者較佳。例如作為無機材料,可使用氧化矽、氮化矽、氧化氮化矽、氧化鋁、氧化鉭、氧化釔、氧化鉿、鋁酸鉿、氧化鋯、氧化鈦等。作為有機材料,可使用PMMA(聚甲基丙烯酸甲酯)等的聚丙烯酯、PVA(聚乙烯醇)、PVP(聚乙烯酚)、氟樹脂等。但,未限定為這些材料。又,亦可是將無機絕緣材料混入有機絕緣材料者。保護膜8為了避免對本發明之薄膜電晶體的半導體層7有電性影響,其電阻係數是1011 Ωcm以上,尤其是1014 Ωcm以上較佳。
保護膜8係可因應於材料,適當地使用真空蒸鍍法、離子鍍法、濺鍍法、雷射剝蝕法、電漿CVD法、光CVD法、熱線CVD法等的真空成膜法,或噴墨法、凸版印刷法、網印法、微接觸印刷法等的濕成膜法。這些保護膜8亦可採用如上述所示使用1種或複數種製造方法、材料疊層2層以上的多層構造。
尤其,如第5圖所示,在保護膜8採用島狀之孤立的圖案時,可適合使用噴墨法或微接觸印刷法。
又,如第6圖所示,將保護膜8作成與源極電極5平行的條紋狀圖案時,適合使用凸版印刷法。
利用以上的步驟可易於形成多層構造的保護膜8。當然,在此情況,藉由將保護膜8b多層地進行成膜,亦可作成多層構造的保護膜8b。例如,想到在與半導體層7接觸的層使用可進行半導體層7之特性控制的絕緣材料,而在其上層使用障壁性高的絕緣材料。
為了作成本實施形態之使用薄膜電晶體的主動矩陣基板,如第3(e)圖所示,形成用以將源極電極5與像素電極10絕緣的層間絕緣膜9。
本實施形態的層間絕緣膜9可使用氧化矽、氮化矽、氧化氮化矽、氧化鋁、氧化鉭、氧化釔、氧化鉿、鋁酸鉿、氧化鋯、氧化鈦等的無機材料,或PMMA(聚甲基丙烯酸甲酯)等的聚丙烯酯、PVA(聚乙烯醇)、PS(聚苯乙烯)、PVP(聚乙烯酚)、透明性聚醯亞胺、聚酯、環氧樹脂等。但,未限定為這些材料。
層間絕緣膜9為了將源極電極5與像素電極10進行絕緣,其電阻係數是1011 Ωcm以上,尤其是1014 Ωcm以上較佳。層間絕緣膜9亦可是與閘極絕緣膜4或保護膜8相同的材料,亦可是相異的材料。又,這些層間絕緣膜9亦可使用疊層2層以上者。
層間絕緣膜9係因應於材料,適當地使用真空蒸鍍法、離子鍍法、濺鍍法、雷射剝蝕法、電漿CVD法、光CVD法、熱線CVD法等的乾成膜法,或旋轉塗佈法、浸塗佈法、網印法等的濕成膜法形成。
層間絕緣膜9在汲極電極6上具有開口部9a,可使經由開口部9a連接汲極電極6與像素電極10。開口部9a是與層間絕緣膜9的形成同時或在形成後使用光微影法或蝕刻等之周知的方法設置。藉由使用層間絕緣膜9,因為可在源極電極5上亦形成像素電極,所以可提高影像顯示裝置的開口率。
接著,將導電材料成膜於層間絕緣膜9上,並圖案化成既定之像素形狀,如第3(f)圖所示,形成像素電極10。如第2圖所示,藉由將像素電極形成於使汲極電極6露出的方式而形成開口部9a的層間絕緣膜上,而可取得汲極電極6與像素電極的導通。
進而,如第8圖、第9圖所示,藉由將顯示元件11、相對向電極12及相對向基板13設置於像素電極10上,而可作成本實施形態的影像顯示裝置。
作為顯示元件的例子,列舉電泳方式的顯示媒體(電子紙)、或液晶顯示媒體、有機EL、無機EL等。作為顯示元件11、相對向電極12及相對向基板13的疊層方法,只要根據顯示元件的種類,適當選擇將相對向基板13、相對向電極12及顯示元件11形成的疊層體貼合於顯示元件11上之方法、或將顯示元件、相對向電極12及相對向基板13依序疊層於像素電極10上的方法等即可。
[第1實施例]
作為根據本發明之第1實施例,製作第5圖所示的主動矩陣基板。
作為基板1,使用COATING公司製無鹼性玻璃EAGLE 2000。在基板1上,使用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化成所要的形狀。具體而言,塗佈感光性正型光阻劑後,利用曝光、鹼性顯像液進行顯像,而形成所要之形狀的阻劑圖案。進而,利用ITO蝕刻液進行蝕刻,使不要的ITO溶解。然後,利用阻劑剝離液除去光阻劑,而形成所要之形狀的閘極電極2及電容電極3(以下將這種圖案化方法省略為光微影法)。
接著,利用PECVD法,以300nm膜厚將氮化矽(SiN)成膜於已形成閘極電極2及電容電極3之基板1之與閘極電極2及電容電極3之外部的連接部分以外之部分的整個面,作為閘極絕緣膜4。
接著,利用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化產生成所要的形狀,而形成源極電極5及汲極電極6。
接著,作為半導體層7,利用RF磁控管濺鍍法將膜厚40nm的氧化鋅鎵銦(In-Ga-Zn-O)成膜於基板整個面。
在成膜於基板整個面上的半導體層7上之成為薄膜電晶體之通道部的區域,為了與源極電極5及汲極電極6的一部分重疊,而利用噴墨法,將氟樹脂以成島狀之孤立圖案的方式滴下後,烘烤,而形成保護膜8。
然後,將基板1浸泡於0.1M鹽酸溶液,並將保護膜8作為遮罩,使多餘的半導體層7溶解,而進行半導體層7的圖案化。
接著,以3μm的膜厚塗佈感光性丙烯樹脂,進行曝光、顯像、烘烤,而形成層間絕緣膜9。
在其上面,利用DC磁控管濺鍍法,將膜厚100nm的ITO進行成膜,再利用光微影法圖案化,而形成像素電極10,製作了根據本發明之第1實施例的主動矩陣基板。
[第2實施例]
作為根據本發明之第2實施例,製作第6圖所示的主動矩陣基板。
作為基板1,使用COATING公司製無鹼性玻璃EAGLE 2000。在基板1上,使用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化成所要的形狀。具體而言,塗佈感光性正型光阻劑後,利用曝光、鹼性顯像液進行顯像,而形成所要之形狀的阻劑圖案。進而,利用ITO蝕刻液進行蝕刻,使不要的ITO溶解。然後,利用阻劑剝離液除去光阻劑,而形成所要之形狀的閘極電極2及電容電極3(以下將這種圖案化方法省略為光微影法)。
接著,利用PECVD法,以300nm膜厚將氮化矽(SiN)成膜於已形成閘極電極2及電容電極3之基板1之與閘極電極2及電容電極3之外部的連接部分以外之部分的整個面,作為閘極絕緣膜4。
接著,利用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化成所要的形狀,而形成源極電極5及汲極電極6。
接著,作為半導體層7,利用RF磁控管濺鍍法將膜厚40nm的氧化鋅鎵銦(In-Ga-Zn-O)成膜於基板整個面。
在成膜於基板整個面上的半導體層7上之成為薄膜電晶體之通道部的區域,為了與源極電極5及汲極電極6的一部分重疊,而利用凸版印刷法,將氟樹脂印刷成與源極電極5之配線圖案平行的條紋圖案,再烘烤,而形成保護膜8。
然後,將基板1浸泡於0.1M鹽酸溶液,並將保護膜8作為遮罩,使多餘的半導體層7溶解,而進行半導體層7的圖案化。
接著,以3μm的膜厚塗佈感光性丙烯樹脂,進行曝光、顯像、烘烤,而形成層間絕緣膜9。
在其上面,利用DC磁控管濺鍍法,將膜厚100nm的ITO進行成膜,再利用光微影法圖案化,而形成像素電極10,製作了根據本發明之第2實施例的主動矩陣基板。
[第3實施例]
作為根據本發明之第3實施例,製作第7圖所示的主動矩陣基板。
作為基板1,使用COATING公司製無鹼性玻璃EAGLE 2000。在基板1上,使用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化成所要的形狀。具體而言,塗佈感光性正型光阻劑後,利用曝光、鹼性顯像液進行顯像,而形成所要之形狀的阻劑圖案。進而,利用ITO蝕刻液進行蝕刻,使不要的ITO溶解。然後,利用阻劑剝離液除去光阻劑,而形成所要之形狀的閘極電極2及電容電極3(以下將這種圖案化方法省略為光微影法)。
接著,利用PECVD法,以300nm膜厚將氮化矽(SiN)成膜於已形成閘極電極2及電容電極3之基板1之與閘極電極2及電容電極3之外部的連接部分以外之部分的整個面,作為閘極絕緣膜4。
接著,利用DC磁控管濺鍍法,以100nm膜厚將ITO進行成膜,再利用光微影法圖案化成所要的形狀,而形成源極電極5及汲極電極6。
接著,作為半導體層7,利用RF磁控管濺鍍法將膜厚40nm的氧化鋅鎵銦(In-Ga-Zn-O)成膜於基板整個面。
接著,作為下部保護膜8a,利用RF磁控管濺鍍法將膜厚80nm的SiON膜成膜於基板整個面。在下部保護膜8a上之成為薄膜電晶體之通道部的區域,為了與源極電極5及汲極電極6的一部分重疊,而利用噴墨法,滴下氟樹脂,再進行烘烤作為上部保護膜8b。
然後,將上部保護膜8b作為遮罩,利用反應離子蝕刻進行下部保護膜8a之不要部分的蝕刻,接著,將基板1浸泡於0.1M鹽酸溶液,進行半導體層7之不要部分的蝕刻。
接著,以3μm的膜厚塗佈感光性丙烯樹脂,進行曝光、顯像、烘烤,而形成層間絕緣膜9。
在其上面,利用DC磁控管濺鍍法,將膜厚100nm的ITO進行成膜,再利用光微影法圖案化,而形成像素電極10,製作了根據本發明之第3實施例的主動矩陣基板。
如上述所示,在本發明之實施例之影像顯示裝置的製造方法,藉由將保護膜8作為遮罩圖案化半導體層7,而減少用以圖案化半導體層7的光微影步驟,可簡化製程。
1...基板
2...閘極電極
3...電容電極
4...閘極絕緣膜
5...源極電極
6...汲極電極
7...半導體層
8...保護膜
8a...下部保護膜
8b...上部保護膜
9...層間絕緣膜
9a...開口部
10...像素電極
11...顯示元件
12...相對向電極
13...相對向基板
第1圖係表示本發明之實施形態之薄膜電晶體的示意剖面圖。
第2圖係表示本發明之實施形態的主動矩陣基板之約一個像素份量的示意剖面圖。
第3圖係說明根據本發明之實施形態之薄膜電晶體之製造方法的圖。
第4圖係表示根據本發明之實施形態的保護膜是複數層之情況的例子之製造方法的圖。
第5圖係表示本發明之第1實施例的主動矩陣基板之約一個像素份量的示意平面圖。
第6圖係表示本發明之第2實施例的主動矩陣基板之約一個像素份量的示意平面圖。
第7圖係表示本發明之第3實施例的主動矩陣基板之約一個像素份量的示意剖面圖。
第8圖係表示本發明之實施形態的影像顯示裝置之約一個像素份量的示意剖面圖。
第9圖係表示本發明之實施形態的影像顯示裝置之約一個像素份量的示意剖面圖。
1...基板
2...閘極電極
3...電容電極
4...閘極絕緣膜
5...源極電極
6...汲極電極
7...半導體層
8...保護膜
9...層間絕緣膜
9a...開口部
10...像素電極
11...顯示元件
12...相對向電極
13...相對向基板

Claims (12)

  1. 一種薄膜電晶體之製造方法,該製造方法的特徵為具有:第1步驟,係將閘極電極形成於基板上;第2步驟,係以覆蓋該閘極電極的方式形成閘極絕緣膜;第3步驟,係將源極電極及汲極電極形成於該閘極絕緣膜上;第4步驟,係形成與該源極電極及汲極電極連接的半導體層;第5步驟,係使用將無機絕緣材料混入有機絕緣材料的材料,在該半導體層的正上面,以與該源極電極及該汲極電極之一部分重疊的方式形成多層構造的保護膜;第6步驟,係將該保護膜作為遮罩,進行該半導體層的圖案化;第7步驟,係形成配置於該源極電極及該汲極電極上而且具有以露出該汲極電極之一部分的方式所形成之開口部的層間絕緣膜;及第8步驟,係形成配置於該層間絕緣膜上,並經由該開口部與該汲極電極電性連接的像素電極;該第4步驟係包含藉由凸版印刷法印刷氟樹脂且進行烘烤而以成為與該源極電極平行之條紋狀圖案的方式形成該保護膜的步驟。
  2. 如申請專利範圍第1項之薄膜電晶體的製造方法,其中該 第4步驟係具備:形成步驟,係將第1保護膜形成於該半導體層的正上面;形成步驟,係將利用印刷法圖案化之第2保護膜形成於該第1保護膜上;及圖案化步驟,係將該第2保護膜作為遮罩,圖案化該第1保護膜與該半導體層。
  3. 如申請專利範圍第1項之薄膜電晶體的製造方法,其中該半導體層由金屬氧化物所構成。
  4. 一種薄膜電晶體,其特徵為:以該申請專利範圍第1至3項之任一項的製造方法所製造。
  5. 如申請專利範圍第1項之薄膜電晶體的製造方法,其中該第4步驟係具有以成為孤立之島狀圖案的方式形成該保護膜的步驟。
  6. 一種薄膜電晶體,其特徵為:具備:基板;以間隔的方式形成於該基板上的閘極電極及電容電極;覆蓋該閘極電極的閘極絕緣膜;以間隔的方式形成於該閘極絕緣膜上的源極電極及汲極電極;半導體層,係以連接該源極電極及該汲極電極的方式 所形成;保護膜,係藉由凸版印刷法印刷氟樹脂且進行烘烤而以島狀孤立地形成於該半導體層上;層間絕緣膜,係以具有配置於該源極電極及該汲極電極上而且以露出該汲極電極之一部分的方式所形成之開口部的方式所形成;及像素電極,係形成於該層間絕緣膜上,而且經由該開口部與該汲極電極電性連接;利用島狀的該保護膜形成半導體層的圖案。
  7. 如申請專利範圍第6項之薄膜電晶體,其中將該保護膜作為遮罩,圖案化該半導體層所形成。
  8. 如申請專利範圍第6或7項之薄膜電晶體,其中該半導體層係由金屬氧化物所構成。
  9. 如申請專利範圍第6或7項之薄膜電晶體,其中該保護膜由有機材料所構成。
  10. 如申請專利範圍第6或7項之薄膜電晶體,其中該保護膜係具備:由無機材料所構成之第1保護膜;及第2保護膜,係形成於該第1保護膜的上側並由有機材料所構成。
  11. 一種影像顯示裝置,該影像顯示裝置係在申請專利範圍第6至10項之任一項的薄膜電晶體上具有顯示媒體、相對向電極及相對向基板。
  12. 如申請專利範圍第11項之影像顯示裝置,其中該顯示媒 體係電泳方式的顯示媒體、液晶顯示媒體、有機EL及無機EL之任一種。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI493765B (zh) 2012-08-07 2015-07-21 E Ink Holdings Inc 有機半導體元件及其製作方法
CN104662646B (zh) * 2012-09-21 2018-01-09 凸版印刷株式会社 薄膜晶体管及其制造方法、图像显示装置
JP2014183265A (ja) * 2013-03-21 2014-09-29 Toppan Printing Co Ltd 薄膜トランジスタアレイおよびその製造方法ならびに画像表示装置
JP6123413B2 (ja) * 2013-03-27 2017-05-10 凸版印刷株式会社 薄膜トランジスタアレイおよび画像表示装置
JP6217162B2 (ja) * 2013-06-19 2017-10-25 凸版印刷株式会社 薄膜トランジスタ及びその製造方法並びに画像表示装置
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
WO2015045317A1 (ja) 2013-09-25 2015-04-02 凸版印刷株式会社 薄膜トランジスタアレイ、及び画像表示装置
JP6244812B2 (ja) * 2013-10-22 2017-12-13 凸版印刷株式会社 薄膜トランジスタおよびその製造方法ならびに画像表示装置
CN104867876B (zh) * 2014-02-24 2017-11-14 清华大学 薄膜晶体管阵列的制备方法
JP2015195280A (ja) * 2014-03-31 2015-11-05 凸版印刷株式会社 薄膜トランジスタアレイ、その製造方法および画像表示装置
JP6584157B2 (ja) * 2015-06-08 2019-10-02 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
CN109920729B (zh) * 2019-03-27 2022-12-02 合肥鑫晟光电科技有限公司 一种显示基板的制备方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070031990A1 (en) * 2004-08-31 2007-02-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20090121225A1 (en) * 2007-11-13 2009-05-14 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and display using the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5025110B2 (ja) * 2004-08-31 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4946286B2 (ja) * 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP5521270B2 (ja) * 2007-02-21 2014-06-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070031990A1 (en) * 2004-08-31 2007-02-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20090121225A1 (en) * 2007-11-13 2009-05-14 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and display using the same

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Publication number Publication date
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