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TWI503863B - 包含緊密間距接點的半導體結構及其形成方法 - Google Patents

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TWI503863B
TWI503863B TW097129387A TW97129387A TWI503863B TW I503863 B TWI503863 B TW I503863B TW 097129387 A TW097129387 A TW 097129387A TW 97129387 A TW97129387 A TW 97129387A TW I503863 B TWI503863 B TW I503863B
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崔恩 盧安Ｃ
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美光科技公司
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Description

包含緊密間距接點的半導體結構及其形成方法
本發明之實施例大體而言係關於積體電路製造技術。更具體言之，本發明之實施例係關於半導體結構之製造，該等半導體結構併有與作用區域特徵對準之減小或"緊密"間距接點及(視情況)位於其上之相關聯之導線。
此申請案主張2007年8月3日申請之美國專利申請案第11/833,386號之申請日期的權利。
由於許多因素(包含對現代電子設備中增加之攜帶性、計算能力、記憶體容量及能量效率的需求)，使得如製造於半導體基板上之積體電路的大小持續減小。為促進此大小減小，繼續研究減小積體電路之構成元件之大小的方法。彼等構成元件之非限制性實例包含電晶體、電容器、電接點、導線及其他電子組成元件。減小特徵大小之趨勢(例如)在併入於設備(諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、鐵電(FE)記憶體、電子可抹可程式化唯讀記憶體(EEPROM)、快閃記憶體等)中之記憶體電路中係顯而易見的。
一NAND快閃記憶體晶片(例如)習知地包含數十億個相同電路元件(稱為記憶體單元)，該等電路元件係以複數個具有相關聯之邏輯電路的陣列來配置的。每一記憶體單元傳統上儲存一個資訊位元，但多級單元設備每單元可儲存一個以上之位元。每一此記憶體單元包含一可儲存一個資 料位元(二進位數位)之可定址位置。位元可被寫入至單元及可被讀取以擷取所儲存之資訊。藉由減小構成元件、連接其之導線及載運其間之電荷之導電接點的大小，可減小併有此等特徵之元件的大小。可藉由將更多記憶體單元裝配至記憶體設備之作用表面上的一給定區域中來提高儲存容量及電路速度。
製造上述元件之特徵之大小的持續減小對用以形成該等特徵之技術提出了日益更大之需求。舉例而言，通常使用光微影來圖案化基板上之特徵。可使用"間距"之概念來描述此等特徵之大小測定。間距係兩個鄰近重複特徵中之相同點之間的距離。可由另一材料(諸如介電)來填充鄰近特徵之間的空間。結果，當一鄰近特徵係一重複或週期性圖案之部分時(諸如可發生於(例如)一特徵陣列中)，可將間距看作一特徵之寬度與將彼特徵與彼鄰近特徵分離之空間之寬度的總和。
可習知地配製光阻材料以僅回應於選定波長之光。可使用之一普通波長範圍位於紫外線(UV)範圍中。因為許多光阻材料選擇性地回應於特定波長，所以光微影技術各自具有一由波長指示之最小間距，低於該最小間距，彼特定光微影技術不能可靠地形成特徵。因此，可使用特定光阻達成之最小間距可限制使特徵大小減小之能力。
間距減小技術(常常有些錯誤地被命名為如由"間距加倍"等例證之"間距倍增")可將光微影之能力擴大超出由光阻指示之特徵大小限制從而允許產生更小、配置更密集之特 徵。亦即，習知地，使間距"倍增"某一因數實際上涉及使間距減小彼因數。實際上，"間距倍增"藉由減小間距而增加了特徵密度。間距因此具有至少兩種意思：在一重複圖案中之相同特徵之間的線性間隔；及每給定或恆定線性距離之特徵的密度或數目。本文中保留此習知術語。
此等方法之實例描述於頒予Lowrey等人之美國專利第5,328,810號及頒予Luan C.Tran之美國專利申請公開案20070049035中。
待實施於一給定之基於半導體材料之積體電路上的一特定層級處的光罩機制或對應電路元件之臨界尺寸(CD)係機制之最小特徵尺寸或存在於彼機制或元件中之最小特徵之最小寬度的量測。歸因於若干因素(諸如幾何複雜性及對積體電路之不同部分中之臨界尺寸的不同要求)，並非積體電路之所有特徵可進行間距倍增。此外，習知之間距倍增相對於習知微影術而需要額外步驟，此可涉及顯著額外時間及費用。然而，若積體電路之一些特徵進行間距倍增，則在與彼等特徵介接之連接特徵亦未進行間距倍增的情況下係不方便的。因此，經組態以彼此接觸之重疊特徵有利地具有類似尺寸。此等類似尺寸可使積體電路上之操作組件更小且更有效，因此增加了特徵密度且減小了晶片大小。
經由絕緣材料來形成接點以在位於不同層級處之電路層之間產生電連接的習知方法並不允許接點之密度匹配意欲藉此被連接之特徵的密度。因此，需要形成具有減小之尺 寸的接點及可匹配意欲由彼等接點特徵連接之特徵之密度的間距的方法(尤其係在使用間距倍增來形成待連接之特徵的情況下)。
此外及上文所述，需要減小積體電路之大小及增加電腦晶片上之電元件陣列的可操作密度。因此，需要相對於習知方法來形成具有減小之臨界尺寸之特徵的改良方法；用於增加特徵密度之改良方法；將產生更有效之陣列的方法；將在不損害特徵解析度的情況下提供更緊湊之陣列的方法；及簡化或消除在產生大小減小之特徵中之動作的方法。
圖式描繪本發明之各種實施例。
本發明之實施例包含半導體結構，其中緊密或間距倍增之接點經形成而與半導體結構之一作用區域之下伏的特徵對準。在一實施例中，同時形成一緊密間距接點及對準之導線。如本文中所使用，術語"緊密"間距指代一間距及伴隨特徵大小，其小於可使用不存在間距倍增之習知微影技術達成的間距及伴隨特徵大小。換言之，一緊密間距之特徵在於亞微影解析度間距。
本發明之實施例可包含在美國專利申請案第11/215,982號中描述及在頒予Luan C.Tran之美國專利申請公開案第2007/0049035號中所描述的製程或結構中之任一者。
下文中參看圖式來描述本發明之非限制性實施例的細節。
如一般熟習此項技術者將瞭解，可藉由為熟習此項技術者所已知且適合與一給定層之材料一起使用的方法來形成本文中關於半導體結構之製造所論述的各種層。實例包含(但不限於)旋塗技術、噴塗技術、化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD，亦命名為"濺鍍")及相關之選擇性製程(諸如選擇性CVD)。藉助於進一步非限制性實例，可使用各種氣相沈積製程(諸如化學氣相沈積)來形成硬式光罩層。可使用一低溫化學氣相沈積製程，以將硬式光罩層或任何其他材料(例如，間隔物材料)沈積於一光罩層上，其中該光罩層通常由非晶碳形成。此等低溫沈積製程有利地防止非晶碳層之化學或物理破壞。可將一烴化合物或此等化合物之混合物用作碳前驅體而藉由化學氣相沈積來形成非晶碳層。合適之前驅體之實例包含丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯及乙炔。一種用於形成非晶碳層之合適之方法描述於2003年6月3日頒予Fairbairn等人之美國專利第6,573,030 B1號中。另外，可摻雜非晶碳。一種用於形成摻雜非晶碳之合適之方法描述於頒予Yin等人之美國專利申請案第10/652,174號中。可使用旋塗式塗佈製程來形成光可界定層(諸如抗蝕劑層)。
除將適當之材料選擇用於各種層之外，為了與待利用之蝕刻化學物及製程條件的相容性，可選擇層之厚度。藉助於非限制性實例，當藉由選擇性地蝕刻一下伏層而將圖案自一上覆層轉印至該下伏層時，可在某種程度上移除來自兩個層之材料(即使當利用一選擇性蝕刻化學物時)。因 此，上層宜足夠厚，使得其在圖案轉印之製程中未被移除。硬式光罩層可有利地較薄，使其轉印或移除可較短，從而使周圍材料受到較少降解的影響。
圖1A－圖1D說明本發明之半導體設備100之一經部分形成之實施例的一部分。詳言之，圖1A係半導體設備100之部分俯視平面圖。圖1B係半導體設備100沿圖1A中所示之剖面線1B－1B截取的部分截面圖。圖1C係半導體設備100沿圖1A中所示之剖面線1C－1C截取的部分截面側視圖。如圖1A中所示，圖1B及圖1C係在彼此平行之平面中截取的。最後，圖1D係半導體設備100沿圖1A中所示之剖面線1D－1D截取的部分截面圖，且係在一被定向成橫穿圖1B及圖1C之平面的平面中截取。
參看圖1A，半導體設備100可包含許多橫向延伸之導電跡線或導線166。該等導線166可具有一緊密間距，且可包含一導電材料(諸如銅、鋁或摻雜多晶矽)。半導體設備100亦可包含許多不具有一緊密間距之橫向延伸的導線跡線或導線166A，在圖1A之部分平面圖中僅展示了該等導線跡線或導線166A中之一者。
參看圖1B，半導體設備100可包含一半導體基板110。如本文中所使用之術語"半導體基板"包含半導體晶粒、半導體晶圓、部分晶圓及其他塊狀半導體基板(諸如絕緣物上矽(SOI)基板(諸如玻璃上矽(SOG)基板及藍寶石上矽(SOS)基板))。許多橫向分離之作用區域或特徵112可安置於半導體基板110之一作用表面之上或之中。半導體基板110可包 含複數條與作用特徵112中之每一者相關聯的額外導線(未圖示)(諸如字線)。示意性描繪之作用特徵112可包含(例如)電晶體之源極區域、汲極區域或閘極區域，或其可包含導電跡線或襯墊。在本發明之實施例中，一作用特徵112可包含半導體材料層(諸如矽、矽鍺、砷化鎵、磷化銦及III－V族材料或者諸如銅或鋁之導電金屬材料)之選擇性摻雜部分及未摻雜部分。
如將由一般熟習此項技術者所瞭解，除作用特徵112之外，半導體基板110可含有許多其他特徵及構形變化。藉助於其他特徵及構形變化之非限制性實例，描繪了橫向隔離包含作用特徵112之半導體基板區域的淺溝槽隔離區域114。
如圖1B中所進一步展示，半導體設備100可包含複數個導電性緊密間距導電通路164，該等通路164中之每一者可在圖1B之垂直方向上在一作用特徵112與一橫向延伸之緊密間距導線166之一部分之間延伸。換言之，每一緊密間距導電通路164可提供一作用特徵112與一橫向延伸之導線166之間的電通信。此外，如下文予以進一步詳細論述，每一緊密間距導電通路164可與其相關聯之緊密間距橫向延伸導線166一體式形成。
如圖1D中所最好展示，導電通路164在橫向方向上受到限制，且因此並不存在於半導體設備100之區域中，該等導電通路164被展示於圖1B中但並未展示於圖1C中。換言之，導電通路164並未橫向延伸(正如導線166一樣)。如亦 在圖1D中所示，作用特徵112亦可在一沿半導體基板110而彼此平行之橫向方向上延伸一距離。
在本發明之實施例中，作用特徵112、導電通路164及導線166可具有一緊密間距，且可具有約10 nm或更小之寬度並可隔開約50 nm或更小(例如，10 nm)之一距離。因此，特徵112、導電通路164及導線166的間距可為約60 nm或更小(例如，20 nm)。當然，此等元件可比10 nm寬或窄且可彼此隔開50 nm以上或50 nm以下而不背離本發明之範疇。在本發明之實施例中，作用特徵112、導電通路164及導線166可具有約35 nm之寬度或具有約25 nm之寬度。
下文描述可用以形成圖1A－圖1D中所示之半導體設備100的本發明之方法之一實施例。
圖2A、圖2B及圖2C說明一包含一部分形成之半導體設備100的工件180。詳言之，圖2A係工件180之部分俯視平面圖。圖2B係工件180沿圖2A中所示之剖面線2B－2B截取的部分截面圖。圖2C係工件180沿圖2A中所示之剖面線2C－2C截取的部分截面側視圖。如圖2A中所示，圖2B及圖2C係在彼此平行之平面中截取的。
參看圖2B，可使用此項技術中已知之方法而在半導體基板110中形成作用特徵112。舉例而言，可將一圖案化光罩層形成於半導體基板110之一表面上，且可藉由經由該圖案化光罩層來以離子摻雜半導體基板110而在半導體基板110之表面中形成作用特徵112以使得該等作用特徵112包含N型及/或P型摻雜半導體材料區域。
如圖2B中所描繪，可將額外材料層形成於半導體基板110及任何作用特徵112上。舉例而言，可將場氧化層111形成於基板110上，且可經由場氧化層111中之孔洞來暴露作用特徵112。此外，可將一介電層116形成於半導體基板110之作用表面(半導體基板110之其上或其中已形成有作用特徵112的表面)上，且可將一硬式光罩層118形成於介電層116之一與半導體基板110相對的表面上。
藉助於實例且非限制，介電層116可包含在此項技術中被普遍稱作層間介電質(ILD)之材料。介電層116可包含任何合適之電絕緣物，其包含(作為非限制性實例)高密度電漿(HDP)氧化物材料、硼磷矽玻璃(BPSG)、已分解之四乙基－正－矽酸酯(TEOS)、經摻雜之二氧化矽(SiO2 )、未摻雜之二氧化矽、旋塗玻璃及低k介電質(諸如氟化玻璃)。視情況可使用一研磨或平坦化製程(例如，機械研磨、化學機械研磨(CMP)等)來平坦化介電層116以在將硬式光罩118形成於其上之前移除或削去介電層116之歸因於下伏之構形而向外突出的任何部分。
作為特定非限制性實例，介電層116可包含重摻雜之BPSG或輕摻雜之BPSG。為保持將最終藉由蝕刻穿過介電層116以在其中形成導電通路164(圖1B)而形成的開口之垂直性，可能需要介電層116由重摻雜及分級BPSG形成以刺激BPSG底部(相對於圖定向之底部)附近之更快速蝕刻速率。已展示BPSG之蝕刻速率至少部分地與其中之摻雜劑的濃度有關。因此，BPSG中之摻雜劑的濃度可經組態以 在自BPSG頂部至BPSG底部之方向上展現一梯度，其將使得BPSG頂部處之蝕刻速率相對於BPSG底部處之蝕刻速率而更慢。由於在一蝕刻製程期間位於BPSG頂部附近之開口內的BPSG側壁區域相對於位於BPSG底部附近之區域而將被暴露至一蝕刻劑歷時一更長時間週期，故當在BPSG中自BPSG頂部朝其底部蝕刻開口時可藉由使得位於BPSG底部附近之開口內的BPSG側壁區域展現一更高蝕刻速率來保持開口之垂直性。
可充當一蝕刻終止層的硬式光罩118可包含為一般熟習此項技術者所已知之任何合適之光罩材料。作為非限制性實例，硬式光罩118可包含氮化矽(Si3 N4 )、碳化矽(SiC)(例如，由California之Santa Clara的Applied Materials以商品名稱BLOk出售的材料)、矽碳氮化物(SiCN)、富矽氧化物、氮氧化矽、氧化鋁(Al2 O3 )或其類似物。視情況，在製程條件允許的情況下，亦可將一抗反射塗層(ARC)(未圖示)直接形成於硬式光罩118上、直接形成於硬式光罩118下或既直接形成於硬式光罩118上亦直接形成於硬式光罩118下。此等抗反射塗層可包含(例如)：一介電抗反射塗層(DARC)，其可包含一種材料(諸如富矽氮氧化矽)；或一底部抗反射塗層(BARC)，其可包含一種材料(諸如由MO之Rolla的Brewer Science以商品名稱DUV 112出售的材料)。
如圖2A及圖2B中所示，可經由硬式光罩118而將一孔洞128形成於介電層116之一區域(其中需要形成導電通路164(圖1B))上。可使用(例如)光學光微影、電子束微影、 離子束微影、奈米壓印微影或任何其他合適之製程而在硬式光罩118中形成孔洞128。如圖2A中所示，孔洞128可具有一通常為矩形之形狀。在一些實施例中，孔洞128可具有可由習知光微影製程之解析度來界定的維度(例如，長度及寬度)。舉例而言，在一些實施例中，孔洞128可具有至少一維度(例如，寬度)，其近似地為可使用習知光微影製程而獲得之最小特徵大小。
作為一種可用以在硬式光罩118中形成孔洞128之方法之一特定非限制性實例，可將一光阻材料層(未圖示)形成於硬式光罩118(及形成於其上之任何BARC層)之表面上。光阻材料可包含為一般熟習此項技術者所已知之任何合適之光阻材料，其包含(但不限於)一與13.7奈米(nm)、157 nm、193 nm、248 nm或365 nm波長系統、193 nm波長浸沒系統或電子束微影系統相容之光阻。合適之光阻材料的實例包含(但不限於)氟化氬(ArF)敏感性光限(亦即，適合與一ArF光源一起使用之光阻)及氟化氪(KrF)敏感性光阻(亦即，適合與一KrF光源一起使用之光阻)。ArF光阻可用於利用相對較短之波長光(例如，193 nm)的光微影系統。KrF光阻可用於更長波長之光微影系統(諸如248 nm系統)。
可接著使用已知之製程(例如，光微影暴露及顯影製程等)來圖案化光阻材料層以在其中形成一孔洞(未圖示)，從而經由該光阻材料來暴露硬式光罩118之一部分。一旦已在上覆於硬式光罩118之光阻材料層中形成孔洞，便可將 光阻層中之圖案轉印至硬式光罩118。換言之，可移除硬式光罩118之暴露區域，以在硬式光罩118中產生孔洞128，如圖2A及圖2B中所描繪。可藉由任何合適之製程來移除硬式光罩118之暴露部分以形成孔洞128，該製程包含(不限於)如此項技術中已知的濕式或乾式蝕刻製程或另外的製程。在本發明之實施例中，可藉由各向異性(或高度方向性)蝕刻來實現移除。在一些實施例中，乾式蝕刻可提供對臨界尺寸之增強控制。各向異性蝕刻之實例包含(但不限於)使用HBr/Cl電漿、Cl2 /HBr或一具有碳氟化合物電漿蝕刻化學物(包含(但不限於)CF4 、CFH3 、CF2 H2 及CF3 H)之碳氟化合物電漿進行的蝕刻。蝕刻可包含一物理組份且亦可包含一化學組份，並可為(例如)一反應性離子蝕刻(RIE)(諸如Cl2 /HBr蝕刻)。藉助於非限制性實例，可使用一LAM TCP9400蝕刻腔室，且在約7－60 mTorr之壓力及約300－1000 W之頂部功率與約50－250 W之底部功率下，使約0－50 sccm Cl2 及約0－200 sccm HBr流動來執行蝕刻。藉助於進一步非限制性實例，一AME 5000蝕刻腔室亦可實現類似蝕刻，但可能需要一不同配方及設置。
用以移除硬式光罩118之暴露部分的蝕刻製程可停止於介電層116上或並未消耗太多介電層116。在硬式光罩118中形成孔洞128之後，可自基板移除光阻材料層之任何剩餘部分。
如將在查閱此說明書之後面部分之後予以更好地理解，硬式光罩118可充當一蝕刻終止層，且可用以防止下伏 層、膜或結構之材料在一或多個隨後之蝕刻製程期間被不良地移除。因此，硬式光罩118之厚度可足夠厚，以經受得住任何隨後之蝕刻製程，但並非如此厚以致於在其中產生階梯構形。
圖3係一類似於圖2B之部分截面圖的部分截面圖，其說明一可自工件180(圖2A－圖2C)形成之額外工件182，該形成藉由將額外材料層形成(例如，沈積)於第一硬式光罩118上，以填充第二孔洞128且進一步製造半導體設備100(圖1A－圖1C)。額外層可包含(例如)另一介電層134及另一硬式光罩136。藉助於實例且非限制，介電層134之厚度取決於導線166的所要之最終高度或厚度而可為自約50奈米(50 nm)至約200奈米(200 nm)。
介電層134可為類似於或不同於介電層116之組合物的組合物。作為一非限制性實例，絕緣層134可包含具有約3.9之介電常數(K)的TEOS。若銅金屬化件將被用作半導體設備100(圖1A－圖1C)中之導體或互連件，則可利用一具有約2.6至2.3之介電常數(K)的氟化玻璃。亦可利用其他合適之材料。硬式光罩136可包含(例如)透明碳(TC)材料。
參看圖4，可將緊密間距間隔物152形成於硬式光罩136上。可使用此項技術中已知之方法(諸如在頒予Abatchev等人之美國專利第7,115,525號及於2006年8月29日申請且名為"Semiconductor Devices Including Fine Pitch Arrays With Staggered Contacts And Methods For Designing And Fabricating The Same"的美國專利申請案第11/511,541號中 所揭示之方法)來形成緊密間距間隔物152。視情況，可將一ARC層138提供於間隔物152與硬式光罩136之間，如圖4中所示。ARC層138可包含一DARC層，且可包含為一般熟習此項技術者所已知之任何合適之DARC材料，其包含(但不限於)富矽氮氧化物或任何其他DARC塗層。
可用以形成間隔物152之製程的另一非限制性實例包含在一或多個循環中執行之低溫原子層沈積(ALD)製程以達成所要之間隔物材料厚度。簡單概述，將一光阻材料層沈積於硬式光罩136(及任選之ARC層138)上且使用標準光微影製程來進行圖案化以在光阻材料層中形成複數個開口，該等開口界定位於其間之複數條導線，每一導線具有約60奈米(60 nm)或更大之寬度。在於光阻材料層中形成交替之導線與開口之後，可使用所謂之"抗蝕劑微調"或"碳微調"製程來減小導線之寬度(及增加開口之寬度)。此等製程在此項技術中已為吾人所知。可將一相對較薄之間隔物材料層沈積於經圖案化之光阻材料層上。舉例而言，可使用一低溫原子層沈積(ALD)製程以將間隔物材料沈積於光阻材料上。可以一方式來毯覆沈積間隔物材料使得其符合工件之任何暴露表面的特徵(包含自光阻材料形成之導線的側壁)。作為一非限制性實例，可在一ALD腔室(處於約75℃與約100℃之間的一溫度下且在一包含六氯二矽烷(HSD)、H2 O及吡啶(C5 H5 N)之氣氛中)中沈積二氧化矽(SiO2 )間隔物材料之一薄層。吡啶可充當催化劑以在較低溫度下致能膜生長。每一ALD循環可包含HSD與吡啶之一 混合物的自約2秒至約5秒之脈衝。在此之後可為一自約5秒持續至約10秒之氬脈衝。可接著使表面受H2 O與吡啶之一混合物的自約2秒至約5秒的脈衝作用，且接著可為自約5秒持續至約10秒的另一氬脈衝。所得沈積速率可為約2.5/循環。上述製程可產生一具有較低主體污染(其可包含C(<2%)、H(<22%)、N(<1%)及/或Cl(<1%))之大體上化學計量SiO2 膜。
在額外實施例中，可藉由任何合適之不會破壞下伏之光阻材料的製程來形成間隔物材料，該製程包含(但不限於)電漿增強或輔助化學氣相沈積(PECVD)或低溫及等形沈積技術。
在沈積間隔物材料層之後，可實施所謂之"間隔物蝕刻"以自間隔物材料層形成圖4中所示之間隔物152。如為一般熟習此項技術者所已知，間隔物蝕刻係一高度各向異性蝕刻製程。間隔物蝕刻製程可包含一物理組份，且亦可包含一化學組份。間隔物蝕刻製程可為(例如)一反應性離子蝕刻(RIE)製程。作為一特定非限制性實例，可將(例如)四氟化碳(CF4 )及氬(Ar)電漿來針對氧化物間隔物材料執行間隔物蝕刻。在執行一間隔物蝕刻之後，可留下具有一有效地減小之間距的伸長間隔物圖案。ARC層138或硬式光罩136可在間隔物蝕刻製程期間充當部分蝕刻終止層。間隔物蝕刻製程移除間隔物材料層之相對垂直薄部分，但留下間隔物材料層之垂直厚部分。通常，在間隔物蝕刻期間沈積於工件184之橫向延伸表面上的間隔物材料被移除，而沈積 於垂直延伸表面上的間隔物材料之至少一部分(諸如先前自光阻材料形成之導線側壁)則保留於工件184上。如圖4中所說明之結果包含個別緊密間距間隔物152。
可藉由合適之製程來移除光阻材料之任何剩餘部分及ARC層138之暴露部分，從而留下間隔物152。所使用之製程當然取決於形成光阻及ARC層138之一或多種材料。
用於形成緊密間距特徵(如圖4中所示之緊密間距間隔物152)之其他方法在此項技術中已為吾人所知且可用於本發明之實施例中。藉助於實例且非限制，可使用諸如在2007年3月1日申請且名為"Pitch Reduced Patterns Relative To Photolithography Features"之美國專利公開案第2007/0161251 Al號中所揭示之方法之方法來形成緊密間距間隔物152。
參看圖5，可使用一蝕刻製程(例如，各向異性乾式蝕刻製程)以將間隔物152之圖案轉印至硬式光罩136且形成圖5中所示之工件186。換言之，可將間隔物152用作光罩來蝕刻硬式光罩136。
參看圖6A及圖6B，可接著將間隔物152(圖5)、硬式光罩136及下伏之硬式光罩118用作光罩結構來執行另一蝕刻製程(諸如高密度電漿蝕刻)以形成緊密間距溝槽158及自對準接點孔160、暴露下伏之作用特徵112及形成圖6A及圖6B中所示之工件188。圖6A係工件188在圖2A中所示之剖面線2B－2B之平面中所截取的部分截面圖，且圖6B係工件188在圖2A中所示之剖面線2C－2C之平面中所截取的部分 截面圖。
可使用一合適之蝕刻劑或蝕刻劑組合來實現自介電層134及介電層116移除材料。該移除製程亦可大體上同時移除間隔物152及下伏之ARC層138的剩餘材料。舉例而言，若介電層134及介電層116包含二氧化矽，則可使用一自C4 F8 、C4 F6 及O2 之一混合物形成之電漿以自介電層134及介電層116移除材料，因為此電漿以勝過可形成硬式光罩118及硬式光罩136中之一者或兩者之氮化矽的選擇性來移除二氧化矽。
蝕刻可為一氧化物溝槽及自對準接點蝕刻。在一些實施例中，蝕刻可為一乾式蝕刻。蝕刻之輪廓可為直線使得經產生而與特徵112連通之接點孔160並未受擠壓(例如，在底部、中間及/或頂部)。蝕刻對於介電層116及134之材料而言可具有一勝過硬式光罩118之材料的較高選擇性，使得一相對較薄之第一硬式光罩118能夠終止蝕刻。可使用一結合重摻雜及分級BPSG之介電層116而使用的各向異性乾式蝕刻來形成具有較高側壁垂直性的接點孔160，如先前在本文中所描述。
跨越每一接點孔160之底端的橫向尺寸可足夠大(例如，約30 nm)以最小化一隨後形成於每一接點孔160內之導線通路164與其特徵112之間的接觸電阻。此外，接點孔160與特徵112之對準係顯著的。對於35奈米(35 nm)之特徵大小而言，對準容限可小於約12奈米(12 nm)，而對於25奈米(25 nm)之特徵大小而言，其可小於約8奈米(8 nm)。
在用導電材料來填充溝槽158及接點孔160以形成導線166及導電通路164之前，可移除間隔物152、ARC層138及/或硬式光罩136之任何剩餘部分且可清洗(例如，藉由合適之剝離及清洗製程)工件188。
在以一自對準方式來形成緊密間距溝槽158及對應之緊密間距接點孔160之後，可將一或多種導電材料引入至溝槽158及接點孔160中以分別形成圖1A－圖1D中所示之至少部分形成之半導體設備100的導線166及導電通路164。藉助於實例且非限制，可藉由化學氣相沈積(CVD)、物理氣相沈積(PVD)、電鍍、無電極電鍍或藉由此等製程之一組合而將一或多種導電材料提供於溝槽158及接點孔160內。
以此方式，可以一自對準方式而大體上同時形成緊密間距導電通路164及緊密間距導線166(圖1A－圖1D)，且不存在對對準容限之需求。此外，在製造期間，緊密間距導電通路164與緊密間距導線166彼此一體式形成。結果，在對應之導電通路164與導線166中之每一者之間不存在可識別之邊界。
作為一非限制性實例，可使用一無電極電鍍製程而將導電材料之一初始膜或種子層(未圖示)形成於每一溝槽158及接點孔160內之暴露表面上(包含形成於作用特徵112及硬式光罩118之表面上)。其後，可將一導電材料電鍍至種子層或電鍍於種子層上以用該導電材料來填充每一溝槽158及接點孔160。
僅藉助於非限制性實例，一初始膜可包含一種子材料 (例如，氮化鈦(TiN)等)層，其可提高或促進一包含鎢之塊狀導電材料黏附至接點孔160及溝槽158內之表面。其他導電材料(諸如銅、鋁及鎳)亦適合用作接點孔160及溝槽158內之導電材料。
在其他實施例中，可自一種材料(例如，鎢、氮化鎢(WN)、金屬矽化物、氮化鉭(TaN)(與銅(Cu))一起使用等)來形成一種子層，其充當位於溝槽158及接點孔160之表面處的材料與塊狀導電材料(例如，鋁(Al)、銅(Cu)等)之間的黏附層及障壁層(例如，以防止擴散或相互擴散、以減小接觸電阻等)兩者。鑒於緊密間距溝槽158及緊密間距接點孔160之非常小的尺寸，種子層可非常薄(例如，約5 nm)。可使用已知之製程(包含(但不限於)脈衝化學氣相沈積(CVD)及原子層沈積(ALD)技術)來形成種子層以及塊狀導電材料。當減小溝槽158及接點孔160之橫向尺寸時，可能需要使用ALD技術。
視情況，可藉由自工件移除任何過多導電材料而使鄰近導線166彼此物理及電性分離。在不限制本發明之範疇的情況下，可藉助於一研磨或平坦化製程(例如，機械研磨、化學機械研磨(CMP)等)而以一勝過介電層134之材料的至少某種選擇性(亦即，以一快於介電層134之材料的速率)來移除導電材料而實現此移除。或者，可利用一計時、選擇性蝕刻製程來移除過多導電材料。
根據本發明之實施例之製程及結構可促進使用微影裝置來以習知技術所不可能之方式來製造半導體設備。舉例而 言，微影裝置具有對準容限，該等對準容限通常為一可使用對準容限之最小特徵大小的一分數(例如，三分之一)。然而，藉由使用本發明之實施例，可將微影裝置用於製造將與小得多的尺寸及對準容限之特徵對準的特徵中，從而有效地增加微影裝置之對準容限。
結論
在本發明之實施例中，半導體結構包含與作用區域特徵對準之緊密間距導線及接點。該導線及接點可自相同材料同時形成使得其包含一單個一體式形成之結構。藉由使用重疊光罩結構之一組合而同時產生用於導線及接點孔之溝槽，可使一緊密間距及其間之對準成為可能。節省了製造動作且因此節省了時間與材料。此外，由於接點孔係與導線之溝槽同時形成，故導線與其相關聯之接點失配的任何潛在性在至少一個方向上被最小化。如本文中所使用，術語"半導體結構"包含晶圓及其他塊狀半導體基板、部分晶圓、晶粒群組及單一化晶粒。此等半導體結構包含已封裝積體電路與未封裝積體電路兩者以及製程中之半導體結構。
本發明之實施例包含用於製造同時形成於半導體結構之中或之上的緊密間距接點孔及導線溝槽的方法。可使用各種方法來形成緊密間距接點孔及導線溝槽，該等方法包含(例如)間距加倍(或間距倍增)製程、加倍圖案化、加倍暴露、無光罩光微影及高級細線微影。此等方法可利用一種方法論，其中溝槽及相關聯之離散、橫向隔離之孔洞係以 一緊密間距而形成以延伸穿過半導體結構之兩個或兩個以上之不同製造層級或高度。接著用導電材料來填充溝槽及孔洞。在該等方法之一些實施例中，在將形成接點插塞之位置處向一光罩提供一或多個孔洞，形成溝槽以延伸於其上並產生穿過其中之連通接點孔，且隨後同時形成導線及接點插塞。當利用此等技術時，消除對用以形成導線及使導線與接點插塞對準之額外動作的需要。
本發明之實施例包含在執行此等方法期間所形成之中間結構。本發明之實施例可包含(但不限於)中間半導體結構，其可包含提供多個功能之材料層。在一非限制性實例中，單個材料層可在製造製程之不同階段充當蝕刻終止層、硬式光罩及研磨終止層。
儘管以上描述含有許多細節，但此等細節不應解釋為限制本發明之範疇，而是僅解釋為提供一些實施例之說明。可設計本發明之其他實施例，該等其他實施例被包含於本發明之範疇內。可組合地利用來自不同實施例之特徵及元件。因此，本發明之範疇僅由隨附申請專利範圍及其合法均等物而非由以上描述來指示及限制。將藉此包含落在申請專利範圍之意義及範疇內的對如本文中所揭示之本發明之實施例的所有添加、刪除及修改。
1B－1B‧‧‧剖面線
1C－1C‧‧‧剖面線
1D－1D‧‧‧剖面線
2B－2B‧‧‧剖面線
2C－2C‧‧‧剖面線
100‧‧‧半導體設備
110‧‧‧半導體基板
111‧‧‧場氧化層
112‧‧‧作用特徵
114‧‧‧淺溝槽隔離區域
116‧‧‧介電層
118‧‧‧硬式光罩層
128‧‧‧孔洞
134‧‧‧另一介電層
136‧‧‧另一硬式光罩
138‧‧‧ARC層
152‧‧‧間隔物
158‧‧‧溝槽
160‧‧‧接點孔
164‧‧‧導電通路
166‧‧‧導線
166A‧‧‧導線跡線或導線
180‧‧‧工件
182‧‧‧工件
184‧‧‧工件
186‧‧‧工件
188‧‧‧工件
圖1A－圖1D係本發明之半導體設備之一實施例的部分視圖；圖2A係一工件之部分俯視平面圖，該工件可根據本發明 之方法之實施例而形成以用於形成半導體設備(如圖1A－圖1D中所示之半導體設備)；圖2B係圖2A中所示之工件沿其中所示之剖面線2B－2B截取的部分截面側視圖；圖2C係圖2A中所示之工件沿其中所示之剖面線2C－2C截取的部分截面側視圖；圖3－圖5係額外工件之部分截面側視圖，該等額外工件可自圖2A－圖2C中所示之工件形成，該截面圖係在一包含圖2A中所示之剖面線2B－2B的平面中截取的；圖6A係一額外工件之部分截面側視圖，該額外工件可自圖2A－圖2C中所示之工件形成，該截面圖係在一包含圖2A中所示之剖面線2B－2B的平面中截取的；及圖6B係圖6A中所示之工件的部分截面側視圖，該截面圖係在一包含圖2A中所示之剖面線2C－2C的平面中截取的。
100‧‧‧半導體設備
110‧‧‧半導體基板
112‧‧‧作用特徵
114‧‧‧淺溝槽隔離區域
116‧‧‧介電層
118‧‧‧硬式光罩層
134‧‧‧另一介電層
164‧‧‧導電通路
166‧‧‧導線
166A‧‧‧導線跡線或導線

Claims (20)

  1. 一種半導體結構，其包含複數條緊密間距導線，每一緊密間距導線與複數個緊密間距導電接點中之一導電接點係一體式形成，其中該複數個緊密間距導電接點中之每一緊密間距導電接點延伸穿過位於一光罩層中之一共同孔洞。
  2. 如請求項1之半導體結構，其中該複數個緊密間距導電接點包含複數個導電通路。
  3. 如請求項2之半導體結構，其中該複數個導電通路中之每一導電通路自該複數條緊密間距導線中之一緊密間距導線延伸至一位於一半導體基板上之緊密間距作用區域。
  4. 如請求項3之半導體結構，其中位於該光罩層中之該共同孔洞被伸長，且在一大體垂直於該複數條緊密間距導線之方向上，以一橫向方向延伸於該半導體基板上。
  5. 如請求項3之半導體結構，其中該作用區域包含一選自由以下各項組成之群之特徵的至少一部分：一源極、一汲極、一閘極、一導電襯墊及一導電跡線。
  6. 如請求項1-5中任一項之半導體結構，其中該等緊密間距導線及該等緊密間距導電接點各自具有一小於約50nm之寬度。
  7. 如請求項6之半導體結構，其中該等緊密間距導線及該等緊密間距導電接點各自具有一小於約30nm之寬度。
  8. 如請求項1-5中任一項之半導體結構，其中每一一體式形 成之緊密間距導線及緊密間距導電接點包含鎢、銅、鋁及鎳中之至少一者之一單一塊。
  9. 如請求項1-5中任一項之半導體結構，其中該複數條緊密間距導線在一大體上彼此平行之方向上延伸。
  10. 一種製造一半導體結構之方法，該方法包含：於一單一材料移除製程中大體上完全形成複數個緊密間距溝槽及複數個緊密間距孔；藉由將導電材料大體上同時引入至該複數個緊密間距溝槽之每一緊密間距溝槽中及該複數個緊密間距接點孔之每一緊密間距接點孔中，大體上同時形成複數條緊密間距導線及複數個緊密間距導電接點；及一體式形成該複數條緊密間距導線中之每一緊密間距導線與該複數個緊密間距導電接點中之一緊密間距導電接點。
  11. 如請求項10之方法，進一步包含在每一緊密間距導電接點與位於一半導體基板之一表面上之複數個緊密間距作用區域中之一對應緊密間距作用區域之間，提供電接點。
  12. 如請求項10或請求項11之方法，進一步包含：形成一第一介電材料層；將一光罩層形成於該第一介電材料層上；提供一穿過該光罩層而至該第一介電材料層之孔洞；及將一第二介電材料層形成於該光罩層及該孔洞上。
  13. 如請求項12之方法，進一步包含使用一單個蝕刻製程， 順序地將該複數個緊密間距溝槽形成於該第二介電材料層中，及將該複數個緊密間距孔形成於該第一介電材料層中。
  14. 如請求項13之方法，其中使用一單個蝕刻製程包含使用一各向異性電漿蝕刻製程。
  15. 如請求項14之方法，進一步包含使該第一介電材料層及該第二介電材料層中之至少一者在該各向異性電漿蝕刻製程期間展現一可變蝕刻速率。
  16. 如請求項15之方法，進一步包含使用一摻雜劑來摻雜該第一介電材料層及該第二介電材料層中之該至少一者，且使該第一介電材料層及該第二介電材料層中之該至少一者內之該摻雜劑的濃度跨越該第一介電材料層及該第二介電材料層中之該至少一者之一厚度而變化。
  17. 如請求項12之方法，進一步包含將複數個緊密間距間隔物形成於該第二介電材料層上，且經由該複數個緊密間距間隔物來蝕刻該第二介電材料層，以形成該複數個緊密間距溝槽。
  18. 如請求項17之方法，其中形成該複數個緊密間距溝槽及形成該複數個緊密間距接點孔中之至少一者包含以下各項中之至少一者：一間距倍增製程、一加倍圖案化製程、一加倍暴露製程、一無光罩光微影製程及一高級細線微影製程。
  19. 如請求項12之方法，進一步包含：將另一光罩層形成於該第二介電材料層上，該光罩層 具有複數個具有一緊密間距之孔洞；及經由該另一光罩層之該複數個孔洞及該光罩層之該孔洞來蝕刻該第二介電材料層及該第一介電材料層，以將該複數個緊密間距溝槽形成於該第二介電材料層中，及將該複數個緊密間距接點孔形成於該第一介電材料層中。
  20. 如請求項19之方法，其中形成另一光罩層包含使用一間隔物蝕刻製程，以將該複數個孔洞形成於該另一光罩層中。
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