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CN105870138A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

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CN105870138A
CN105870138A CN201610072486.9A CN201610072486A CN105870138A CN 105870138 A CN105870138 A CN 105870138A CN 201610072486 A CN201610072486 A CN 201610072486A CN 105870138 A CN105870138 A CN 105870138A
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CN
China
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substrate
opening
wafer encapsulation
conductive pad
layer
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CN201610072486.9A
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姚皓然
温英男
刘建宏
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XinTec Inc
Original Assignee
XinTec Inc
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Publication date
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Abstract

本发明提供一种晶片封装体及其制造方法，该晶片封装体包括：一第一基底，具有一元件区且具有一第一表面及与其相对的一第二表面：一介电层，设置于第一基底的该第二表面上且包括一导电垫结构与元件区电性连接，且第一基底完全覆盖导电垫结构；一第二基底，设置于第一基底的第二表面上，且介电层位于第一基底与第二基底之间，第二基底具有一第一开口露出导电垫结构的一表面；以及一重布线层，顺应性设置于第一开口的一侧壁及露出的导电垫结构的表面上。本发明能降低晶片封装体的制作成本、提升光学元件的光学效能、增加晶片封装体的透光率、提升晶片封装体的结构强度等。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
一般的晶片封装体制造中，通常在晶圆针测(circuit probing，CP)阶段通过将介电层中的导电垫结构的一表面露出，以通过针测仪器测试其电性特性。
然而，上述晶片封装体的制造会增加晶片封装体的制造成本，且会降低晶片封装体的结构强度，进而影响晶片封装体的可靠度。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明实施例是提供一种晶片封装体，包括：一第一基底，具有一元件区且具有一第一表面及与第一表面相对的一第二表面；一介电层，设置于第一基底的该第二表面上，其中介电层内包括一导电垫结构与元件区电性连接，且第一基底完全覆盖导电垫结构；一第二基底，设置于第一基底的第二表面上，其中介电层位于第一基底与第二基底之间，且第二基底具有一第一开口露出导电垫结构的一表面；以及一重布线层，顺应性设置于第一开口的一侧壁及露出的导电垫结构的表面上。
本发明实施例是提供一种晶片封装体的制造方法，包括：提供一第一基底，第一基底具有一元件区且具有一第一表面及其相对的一第二表面，第一基底的第二表面上具有一介电层，其中该介电层内包括一导电垫结构电性连接元件区，且该第一基底内不具有露出导电垫结构的开口；形成一第二基底于第一基底的第二表面上，其中该介电层位于第一基底与第二基底之间；形成一第一开口，其贯穿第二基底并延伸至介电层内以露出导电垫结构的一表面；顺应性形成一重布线层于第一开口的一侧壁及该导电垫结构的表面上；以及依序对第二基底及第一基底进行切割。
本发明能降低晶片封装体的制作成本、提升光学元件的光学效能、增加晶片封装体的透光率、提升晶片封装体的结构强度等。
附图说明
图1A至1G是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图2是绘示出根据本发明另一实施例的晶片封装体的剖面示意图。
图3是绘示出根据本发明另一实施例的晶片封装体的剖面示意图。
图4A至4E是绘示出根据本发明另一实施例的晶片封装体的制造方法的剖面示意图。
图5A是绘示出根据图1C的晶片封装体虚线圈选部分的仰视图。
图5B是绘示出根据图4A的晶片封装体虚线圈选部分的仰视图。
其中，附图中符号的简单说明如下：
100 第一基底；100a 第一表面；100b 第二表面；110 元件区；120内连线结构；130 介电层；140 导电垫结构；140a、140b、140c 导电垫；150 导电插塞；160 第二基底；160a 第一表面；160b 第二表面；165 侧壁部分；165’ 侧壁部分；170 光学元件；180 第一开口；190 绝缘层；200 重布线层；200a 末端；210 间隔层；220 钝化保护层；230 空腔；240 第二开口；240’ 第二开口；250 导电结构；260 盖板；270 晶片区；300、400、500、600 晶片封装体；SC 切割道。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital oranalog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro MechanicalSystem,MEMS)、生物辨识元件、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package,WSP)制程对影像感测装置、发光二极管(light-emitting diodes,LEDs)、太阳能电池(solar cells)、射频元件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。
请参照图1G，其绘示出根据本发明一实施例的晶片封装体300的剖面示意图。为了说明本发明实施例，此处使用背照式(backside illumination,BSI)感测装置作为范例。然而，本发明实施例不限定于任何特定的应用。在本实施例中，晶片封装体300包括一第一基底100、一介电层130、一第二基底160及一重布线层(redistribution layer,RDL)200。
第一基底100具有一第一表面100a及与其相对的一第二表面100b，且第一表面100a为一平坦面。在本实施例中，第一基底100可为一硅基底或其他适合的半导体基底，且第一基底100具有一元件区110。元件区110可包括影像感测元件(例如，光电二极管(photodiode)、光晶体管(phototransistor)或其他光感测器)或其他集成电路的电子元件。再者，第一基底100内可具有控制上述影像感测元件的集成电路(例如，互补型金属氧化物半导体晶体管(complementary metal oxide semiconductor,CMOS)、电阻或其他的半导体元件)。
在一实施例中，一光学元件170可设置于第一基底100的第一表面100a上，且对应于元件区110。举例来说，光学元件170可为用于影像感测装置的微透镜阵列、彩色滤光片阵列或其组合或其他适合的光学元件。
介电层130设置于第一基底100的第二表面100b上，且介电层130内包括一个或一个以上的导电垫结构140，且第一基底100完全覆盖导电垫结构140。亦即，对应于导电垫结构140的第一基底100内并无任何贯穿开口。在本实施例中，介电层130可由一层或多层介电材料(例如，氧化硅、氮化硅、氮氧化硅或其组成或其他适合的介电材料)所构成。在一实施例中，导电垫结构140可包括单一导电垫或多个彼此电性连接且垂直堆叠的导电垫，且可由导电材料(例如，铜、铝或其合金或其他适合的接垫材料)所构成。为简化图式，此处仅以三个垂直堆叠的导电垫140a、140b及140c作为范例说明，且仅绘示出单一介电层130内的两个导电垫结构140作为范例说明。介电层130内的导电垫140a、导电垫140b及导电垫140c彼此隔开，且通过导电插塞150彼此电性连接。再者，导电垫140c、导电垫140b及导电垫140a依序沿着自第二表面100b朝第一表面100a的方向垂直堆叠，导电垫结构140可通过内连线结构与元件区110电性连接。为了简化图示，此处仅以“虚线”表示用以电性连接导电垫140a与元件区110的内连线结构120。
第二基底160设置于第一基底100的第二表面100b上，且介电层130位于第一基底100与第二基底160之间。第二基底160具有相邻于介电层130的第一表面160a及与其相对的第二表面160b。在一实施例中，第二基底160可为一不具有任何元件形成于内的基底。再者，第二基底160具有一第一开口180露出导电垫结构140其中一者的一表面(例如，导电垫140c的一表面)。在本实施例中，第一开口180具有露出导电垫结构140的表面的一第一侧及与其相对的一第二侧，其中第一侧的开口尺寸小于第二侧的开口尺寸。再者，第二基底160还包括一第二开口240，第二开口240沿着第二基底160的侧壁延伸且贯穿第二基底160，使第二基底160在第一开口180与第二开口240之间形成一侧壁部分165。在本实施例中，侧壁部分165的厚度等于第二基底160的厚度，使第一开口180与第二开口240不连通。
一绝缘层190顺应性设置于第二基底160的第二表面160b上，且延伸至第一开口180内，并暴露出导电垫140c的表面。在本实施例中，绝缘层190可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、或丙烯酸酯(acrylates))或其他适合的绝缘材料。
重布线层200设置于绝缘层190上，且顺应性延伸至第一开口180内，并位于露出的导电垫结构140的表面上(亦即，重布线层200延伸至导电垫140c的表面上)，而未延伸至第二开口240内。在一些实施例中，重布线层200可经由第一开口180直接电性接触或间接电性连接露出的导电垫140c。因此，第一开口180内的重布线层200也称为基底通孔电极(through substrate via,TSV)，且重布线层200可通过绝缘层190与第二基底160电性隔离。在一实施例中，重布线层200可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
一钝化保护层220设置于第二基底160的第二表面160b上，且部分填入第一开口180及第二开口240，以覆盖重布线层200。在一实施例中，钝化保护层220可包括环氧树脂、绿漆(solder mask)、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他适合的绝缘材料。
在一实施例中，钝化保护层220可具有不平坦的表面。再者，钝化保护层220未填满第一开口180，使第一开口180内的重布线层200与钝化保护层220之间具有一空腔230。举例来说，空腔230具有朝钝化保护层220方向凸起的一拱形轮廓。
第二基底160的第二表面160b上的钝化保护层220具有开口，露出重布线层200的一部分。再者，多个导电结构250(例如，焊球、凸块或导电柱)分别设置于钝化保护层220的开口内，以与露出的重布线层200电性连接。在一实施例中，导电结构250可包括一焊球且由锡、铅、铜、金、镍、或前述的组合所构成。
请参照图2、3、4E，其分别绘示出本发明其他实施例的晶片封装体400、500及600的剖面示意图，其中相同于图1G中的部件使用相同的标号并省略其说明。
图2、3中的晶片封装体400及500的结构类似于图1G中的晶片封装体300的结构，差异处在于晶片封装体400及500还包括一间隔层(或称作围堰(dam))210，设置于第一基底100的第一表面100a上。在图2的实施例中，间隔层210围绕元件区110。在图3的实施例中，间隔层210覆盖光学元件170。在一实施例中，间隔层210大致上不吸收水气。在一实施例中，间隔层210可具有粘性并可作为一暂时性粘着层(例如，一可移除式胶带)，具有黏性的间隔层210可不与任何的粘着胶接触，以确保间隔层210的位置不因粘着胶而移动。同时，由于不需使用粘着胶，可避免粘着胶溢流而污染光学元件170。在本实施例中，间隔层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)、光阻材料或其他适合的绝缘材料。
图4E中的晶片封装体600的结构类似于图1G中的晶片封装体300的结构，差异处在于晶片封装体600的第二基底160于第一开口180与第二开口240之间的侧壁部分165’的厚度小于第二基底160的厚度，使第一开口180与第二开口240连通。
根据本发明的上述实施例，由于第一基底100并未具有露出导电垫结构140的开口，因此第一基底100能够完全覆盖导电垫结构140而增加晶片封装体的平均厚度。如此一来，能够提升晶片封装体的结构强度或可靠度。
请参照图1A至1G，其绘示出根据本发明一实施例的晶片封装体300的制造方法的剖面示意图。为了说明本发明实施例，此处使用背照式(BSI)感测装置作为范例。然而，本发明实施例不限定于任何特定的应用。
在图1A中，提供一第一基底100，其具有一第一表面100a及与其相对的一第二表面100b，且包括多个晶片区。为简化图式，此处仅绘示出一完整的晶片区270及与其相邻的晶片区的一部分，晶片区270之间具有切割道SC。在一实施例中，第一基底100可为一硅基底或其他适合的半导体基底。在另一实施例中，第一基底100为一硅晶圆，以利于进行晶圆级封装制程。
第一基底100的第一表面100a为一平坦面，且晶片区270的第一基底100内具有一元件区110。元件区110可包括影像感测元件(例如，光电二极管、光晶体管或其他光感测器)或其他集成电路的电子元件。再者，第一基底100内可具有控制上述影像感测元件的集成电路(例如，互补型金属氧化物半导体晶体管)、电阻或其他的半导体元件)。
第一基底100的第二表面100b上具有一介电层130，且介电层130内包括一个或一个以上的导电垫结构140，且第一基底100内不具有露出导电垫结构140的贯穿开口。在本实施例中，介电层130可由一层或多层介电材料(例如，氧化硅、氮化硅、氮氧化硅或其组成或其他适合的介电材料)所构成。在一实施例中，导电垫结构140可包括单一导电垫或多个彼此电性连接且垂直堆叠的导电垫，且可由导电材料(例如，铜、铝或其合金或其他合适的接电材料)所构成。为简化图式，此处仅以三个垂直堆叠的导电垫140a、140b及140c作为范例说明，且仅绘示出单一介电层130内的两个导电垫结构140作为范例说明。介电层130内的导电垫140a、导电垫140b及导电垫140c彼此隔开，且通过导电插塞150彼此电性连接。再者，导电垫140c、导电垫140b及导电垫140a依序沿着自第二表面100b朝第一表面100a的方向垂直堆叠，导电垫结构140可通过内连线结构与元件区110电性连接。为了简化图示，此处仅以“虚线”表示用以电性连接导电垫140a与元件区110的内连线结构120。
接着，形成一第二基底160于第一基底100的第二表面100b上，其中介电层130位于第一基底100与第二基底160之间。在本实施例中，第二基底160为一不具有任何元件形成于内的基底。
在形成第二基底160之后，可形成一光学元件170于第一基底的100的第一表面100a上，且对应于元件区110。在本实施例中，光学元件170可为用于影像感测装置的微透镜阵列、彩色滤光片阵列或其组合或其他适合的光学元件。
请参照图1B，通过形成一间隔层(或称作围堰)210将一盖板260接合至第一基底100的第一表面100a上，盖板260用以提供承载、支撑及保护的功能。在本实施例中，间隔层210围绕元件区110，且盖板260覆盖间隔层210及元件区110。在其他实施例中，间隔层可完全210覆盖光学元件170及第一基底100，且盖板260形成于间隔层210及光学元件170上方。在一实施例中，间隔层210大致上不吸收水气。在一实施例中，间隔层210可具有粘性并可作为一暂时性粘着层(例如，一可移除式胶带)，具有黏性的间隔层210可不与任何的粘着胶接触，以确保间隔层210的位置不因粘着胶而移动。同时，由于不需使用粘着胶，可避免粘着胶溢流而污染光学元件170。在本实施例中，间隔层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)、光阻材料或其他适合的绝缘材料。在一实施例中，盖板260可包括玻璃或其他适合的基底材料。
请参照图1C，在依序形成光学元件170、间隔层210及盖板260于第一基底100的第一表面100a之后，以盖板260作为承载基板，对第二基底160的第二表面160b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少第二基底160的厚度(例如，小于大约100μm)。
接着，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区270的第二基底160内同时形成多个第一开口180及第二开口240，第一开口180及第二开口240露出介电层130。在其他实施例中，可分别通过刻痕(notching)制程以及微影及蚀刻制程形成第一开口180以及第二开口240。在本实施例中，第一开口180对应于导电垫结构140且贯穿第二基底160。
第二开口240沿着相邻晶片区270之间的切割道SC延伸且贯穿第二基底160，使得相邻晶片区270的第二基底160彼此分离。如图5A所示，相邻两晶片区270内的多个第一开口180沿着第二开口240延伸方向间隔排列，且第一开口180与第二开口240之间具有一侧壁部分165，且侧壁部分165的厚度等于第二基底160的厚度，使第一开口180与第二开口240不连通。
在一实施例中，第二开口240可沿着晶片区270延伸而环绕第一开口180。在本实施例中，第一开口180的上视轮廓不同于第二开口240的上视轮廓，举例来说，第一开口180具有圆形的上视轮廓，而第二开口240具有矩形或矩形环的上视轮廓，如图5A所示。可以理解的是，第一开口180及第二开口240可具有其他形状的上视轮廓，而并不限定于此。
请参照图1D，可通过涂布制程或沉积制程(例如，物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在第二基底160的第二表面160b上顺应性形成一绝缘层190，并顺应性形成于第一开口180及第二开口200的侧壁及底部上。在本实施例中，绝缘层190可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程，去除第一开口180底部的绝缘层190及其下方部分的介电层130，使得第一开口180延伸至介电层130内而露出对应的导电垫结构140其中一者的一表面(例如，导电垫140c的一表面)。在本实施例中，第一开口180具有露出导电垫结构140的表面的第一侧与其相对的第二侧，第一侧的开口尺寸小于第二侧的开口尺寸，进而降低后续形成于第一开口180内的膜层的制程难度，并提高可靠度。举例来说，由于第一开口180露出导电垫结构140的表面的第一侧的开口尺寸小于与其相对的第二侧的开口尺寸，因此后续形成于第一开口180内的膜层(例如，绝缘层及重布线层)能够较轻易地沉积于第一开口180的底部(邻近第一侧)的角落，以避免影响电性连接路径或产生漏电流的问题。
可通过涂布制程或沉积制程(例如，物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层190上形成图案化的重布线层200。重布线层200顺应性形成于第一开口180的侧壁及底部，而未延伸至第二开口240内，且重布线层200延伸至第一开口180与第二开口240之间的侧壁部分165上。重布线层200可通过绝缘层190与第二基底160电性隔离，且可经由第一开口180直接电性接触或间接电性连接露出的导电垫结构140的一表面。在一实施例中，重布线层200可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
请参照图1E，可通过沉积制程，在第二基底160的第二表面160b上形成一钝化保护层220，其部分填入第一开口180及第二开口240内，且位于重布线层200上。在一实施例中，钝化保护层220可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他适合的绝缘材料。
在本实施例中，钝化保护层220未填满第一开口180，使得一空腔230形成于第一开口180内的重布线层200与钝化保护层220之间，其中空腔230具有朝钝化保护层230方向凸起的一拱形轮廓。由于钝化保护层220部分填充于第一开口180而留下空腔230，因此在后续制程中进行热处理时，空腔230能够作为钝化保护层220与重布线层200之间的缓冲，以降低钝化保护层220与重布线层200之间由于热膨胀系数不匹配所引发不必要的应力，且防止外界温度或压力剧烈变化时钝化保护层220会过度拉扯重布线层200，进而可避免靠近导电垫结构140的重布线层200剥离而发生断路的问题。
接着，可通过微影制程及蚀刻制程，在第二基底160的第二表面160b上的钝化保护层220内形成开口，以露出图案化的重布线层200的一部分。接着，可通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层220的开口内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层200电性连接。在一实施例中，导电结构250可包括锡、铅、铜、金、镍、或前述的组合。
接着，沿着第二开口(即，沿着切割道SC)依序对第二基底160及第一基底100进行切割，进而形成多个独立的晶片封装体，如图1F所示。举例来说，可进行激光切割制程，以避免上下膜层发生位移。
请参照图1G，在形成多个独立的晶片封装体之后，将盖板260及间隔层210自第一基底100的第一表面100a去除，而露出光学元件170。在其他实施例中，间隔层210保留于第一基底100的第一表面100a上。
请参照图4A至4E，其绘示出根据本发明另一实施例的晶片封装体600的制造方法的剖面示意图，其中相同于图1A至1G中的部件使用相同的标号并省略其说明。为了说明本发明实施例，此处使用背照式(BSI)感测装置作为范例。然而，本发明实施例不限定于任何特定的应用。
请参照图4A，提供如图1B的实施例所示的一结构。以盖板260作为承载基板，对第二基底160的第二表面160b进行薄化制程(例如，蚀刻制程、铣削制程、磨削制程或研磨制程)，以减少第二基底160的厚度。
接着，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区270的第二基底160内同时形成多个第一开口180及第二开口240’，第一开口180及第二开口240’露出介电层130。在其他实施例中，可分别通过刻痕制程以及微影及蚀刻制程形成第一开口180以及第二开口240’。在本实施例中，第一开口180对应于导电垫结构140而贯穿第二基底160。
第二开口240’相似于图1C所示的第二开口240。如图5B所示，其绘示出根据图4A的晶片封装体虚线圈选部分的仰视图。相邻两晶片区270内的多个第一开口180沿着第二开口240’延伸方向间隔排列，其中第一开口180与第二开口240’之间具有一侧壁部分165’。不同于图1C及图5A所示的实施例，本实施例中侧壁部分165’的厚度小于第二基底160的厚度，使第一开口180与第二开口240’连通。
由于第一开口180与第二开口240’彼此连通，而并非通过第二基底160的一部分(即，侧壁部分165’)完全隔离，因此能够防止应力累积于第一开口180与第二开口240’之间的第二基底160的侧壁部分165’。再者，可通过第二开口240’缓和及释放应力，进而避免第二基底160的侧壁部分165’出现破裂。
请参照图4B，可通过涂布制程或沉积制程(例如，物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在第二基底160的第二表面160b上顺应性形成一绝缘层190，并顺应性形成于第一开口180及第二开口240’的侧壁及底部上。接着，去除第一开口180底部的绝缘层190及其下方部分的介电层130，使得第一开口180延伸至介电层130内而露出对应的导电垫结构140其中一者的一表面。如前实施例所述，第一开口180具有露出导电垫结构140的表面的第一侧与其相对的第二侧，第一侧的开口尺寸小于第二侧的开口尺寸。
之后，在绝缘层190上形成图案化的重布线层200。重布线层200顺应性形成于第一开口180的侧壁及底部，而未延伸至第二开口240’内，且重布线层200延伸至第一开口180与第二开口240’之间的侧壁部分165’上。再者，由于第一开口180与第二开口240彼此连通，因此重布线层220的一端200a仅延伸至第一开口180的侧壁上而未覆盖侧壁部分165’的上表面。
请参照图4C，在第二基底160的第二表面160b上形成一钝化保护层220，其部分填入第一开口180及第二开口240，且位于重布线层200上。
如前实施例所述，钝化保护层220未填满第一开口190，使得一空腔230形成于第一开口180内的重布线层200与钝化保护层220之间。重布线层200的一端200a位于第一开口180内的空腔230内，且空腔230具有朝钝化保护层220方向凸起的一拱形轮廓。空腔230能够作为钝化保护层220与重布线层200之间的缓冲，且防止靠近导电垫结构140的重布线层220剥离。
接着，在第二基底160的第二表面160b上的钝化保护层220内形成开口，以露出图案化的重布线层200的一部分。接着，在钝化保护层220的开口内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层200电性连接。
之后，沿着第二开口240’(即，沿着切割道SC)依序对第二基底160及第一基底100进行切割，进而形成多个独立的晶片封装体，如图4D所示。
请参照图4E，在形成多个独立的晶片封装体600之后，将盖板260及间隔层210自第一基底100的第一表面100a去除，而露出光学元件170。在其他实施例中，间隔层210保留于第一基底100的第一表面100a上。
根据本发明的上述实施例，由于第一基底100内不具有露出导电垫结构140的开口，因此不需要通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)去除部分的第一基底100以露出导电垫结构140(即，减少制程步骤)，进而降低晶片封装体的制作成本。
再者，由于第一基底100内不具有露出导电垫结构140的开口，因此第一基底100可具有一平坦的第一表面100a(即，表面并无上下起伏)，使光学元件170可以在此表面稳定的使用单一的涂布制程形成于此平坦面上，进而降低形成光学元件的成本与提升光学元件的光学效能。
另外，由于第一基底100内不具有露出导电垫结构140的开口，第一基底100具有较大的平均厚度支撑介电层130，避免在形成第一开口180与第二开口240时介电层130出现破裂，进而提升晶片封装体的结构强度。
再者，将盖板260自第一基底100去除可有利于大幅降低晶片封装体的整体高度，且增加晶片封装体的透光率。再者，由于盖板260仅作为暂时性基底而并不会影响晶片封装体的感测能力，因此无须使用高品质的玻璃材料作为盖板260，且亦可选择性使用不透光的基底材料作为盖板260。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (28)

1.一种晶片封装体，其特征在于，包括：
一第一基底，具有一元件区且具有一第一表面及与该第一表面相对的一第二表面；
一介电层，设置于该第一基底的该第二表面上，其中该介电层内包括一导电垫结构与该元件区电性连接，且该第一基底完全覆盖该导电垫结构；
一第二基底，设置于该第一基底的该第二表面上，其中该介电层位于该第一基底与该第二基底之间，且该第二基底具有一第一开口露出该导电垫结构的一表面；以及
一重布线层，顺应性设置于该第一开口的一侧壁及露出的该导电垫结构的该表面上。
2.根据权利要求1所述的晶片封装体，其特征在于，还包括一间隔层，该间隔层设置于该第一基底的该第一表面上，且围绕该元件区。
3.根据权利要求1所述的晶片封装体，其特征在于，该第一基底的该第一表面为一平坦面。
4.根据权利要求1所述的晶片封装体，其特征在于，还包括一光学元件，该光学元件设置于该第一基底的该第一表面上且对应于该元件区。
5.根据权利要求4所述的晶片封装体，其特征在于，还包括一间隔层，该间隔层覆盖该光学元件。
6.根据权利要求1所述的晶片封装体，其特征在于，该导电垫结构包括垂直堆叠的多个导电垫，其中该第一开口露出该多个导电垫中的一个的一表面。
7.根据权利要求1所述的晶片封装体，其特征在于，还包括一钝化保护层，该钝化保护层部分填入该第一开口且位于该重布线层上，使得该第一开口内的该重布线层与该钝化保护层之间具有一空腔。
8.根据权利要求7所述的晶片封装体，其特征在于，该空腔具有朝该钝化保护层方向凸起的一拱形轮廓。
9.根据权利要求1所述的晶片封装体，其特征在于，该第一开口具有露出该导电垫结构的该表面的一第一侧及与该第一侧相对的一第二侧，该第一侧的开口尺寸小于该第二侧的开口尺寸。
10.根据权利要求1所述的晶片封装体，其特征在于，该第二基底还包括一第二开口，该第二开口沿着该第二基底的侧壁延伸且贯穿该第二基底，使该第二基底在该第一开口与该第二开口之间形成一侧壁部分。
11.根据权利要求10所述的晶片封装体，其特征在于，该侧壁部分的厚度小于该第二基底的厚度，使该第一开口与该第二开口连通。
12.根据权利要求11所述的晶片封装体，其特征在于，还包括一钝化保护层，该钝化保护层部分填入该第一开口及该第二开口，使得该第一开口内的该重布线层与该钝化保护层之间具有一空腔。
13.根据权利要求12所述的晶片封装体，其特征在于，该空腔具有朝该钝化保护层方向凸起的一拱形轮廓。
14.根据权利要求10所述的晶片封装体，其特征在于，该侧壁部分的厚度等于该第二基底的厚度，使该第一开口与该第二开口不连通。
15.一种晶片封装体的制造方法，其特征在于，包括：
提供一第一基底，该第一基底具有一元件区且具有一第一表面及该第一表面相对的一第二表面，该第一基底的该第二表面上具有一介电层，其中该介电层内包括一导电垫结构电性连接该元件区，且该第一基底内不具有露出该导电垫结构的开口；
形成一第二基底于该第一基底的该第二表面上，其中该介电层位于该第一基底与该第二基底之间；
形成一第一开口，该第一开口贯穿该第二基底并延伸至该介电层内以露出该导电垫结构的一表面；
顺应性形成一重布线层于该第一开口的一侧壁及该导电垫结构的该表面上；以及
依序对该第二基底及该第一基底进行切割。
16.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括在形成该第一开口之前，在该第一基底的该第一表面上依序形成一间隔层及一盖板，其中该间隔层围绕该元件区且该盖板覆盖该间隔层及该元件区。
17.根据权利要求15所述的晶片封装体的制造方法，其特征在于，该第一基底的该第一表面为一平坦面。
18.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括在形成该第一开口前，形成一光学元件于该第一基底的该第一表面上且对应于该元件区。
19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，还包括在形成该第一开口前，在该第一基底的该第一表面上依序形成一间隔层及一盖板，其中该间隔层覆盖该光学元件且该盖板覆盖该间隔层及该光学元件。
20.根据权利要求15所述的晶片封装体的制造方法，其特征在于，该导电垫结构包括垂直堆叠的多个导电垫，其中该第一开口露出该多个导电垫中的一个的一表面。
21.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括形成一钝化保护层，该钝化保护层部分填入该第一开口且位于该重布线层上，使一空腔形成于该第一开口内的该重布线层与该钝化保护层之间。
22.根据权利要求21所述的晶片封装体的制造方法，其特征在于，该空腔具有朝该钝化保护层方向凸起的一拱形轮廓。
23.根据权利要求15所述的晶片封装体的制造方法，其特征在于，该第一开口具有露出该导电垫结构的该表面的一第一侧及与该第一侧相对的一第二侧，该第一侧的开口尺寸小于该第二侧的开口尺寸。
24.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括在切割该第二基底及该第一基底前，在该第二基底内形成一第二开口，其中该第二开口贯穿该第二基底，使该第二基底在该第一开口与该第二开口之间具有一侧壁部分，且沿着该第二开口切割该第二基底。
25.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该侧壁部分的厚度小于该第二基底的厚度，使该第一开口与该第二开口连通。
26.根据权利要求24所述的晶片封装体的制造方法，其特征在于，还包括形成一钝化保护层，该钝化保护层部分填入该第一开口及该第二开口，使一空腔形成于该第一开口内的该重布线层与该钝化保护层之间。
27.根据权利要求26所述的晶片封装体的制造方法，其特征在于，该空腔具有朝该钝化保护层方向凸起的一拱形轮廓。
28.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该侧壁部分的厚度等于该第二基底的厚度，使该第一开口与该第二开口不连通。
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